CN102280139B - 使用具有可重新编程电阻的纳米管制品的存储器阵列 - Google Patents

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Abstract

一种存储器阵列包括多个存储器单元，每个单元接收位线、第一字线和第二字线。每个存储器单元包括单元选择电路，该电路允许存储器单元被选择。每个存储器单元还包括双端开关器件，该器件包括与纳米管制品电连通的第一和第二导电端子。存储器阵列还包括存储器操作电路，该电路可操作地耦合于每个单元的位线、第一字线和第二字线。该电路可通过激活适当的线来选择单元，并且可向适当的线施加电刺激来可重新编程地改变第一和第二端子之间纳米管制品的相对电阻。相对电阻对应于存储器单元的信息状态。

Description

使用具有可重新编程电阻的纳米管制品的存储器阵列
本申请是申请号为200680025020.8、国际申请日为2006年5月9日、题为“使用具有可重新编程电阻的纳米管制品的存储器阵列”的申请的分案申请。
相关申请的交叉引用
本发明按照35U.S.C.§119(e)要求以下申请的优先权，这些申请的内容通过引用整体结合于此：
2005年5月9日提交的题为“Reversible Nanoswitch（可逆纳米开关）”的美国临时专利申请No.60/679,029；
2005年6月22日提交的题为“Reversible Nanoswitch（可逆纳米开关）”的美国临时专利申请No.60/692,891；
2005年6月22日提交的题为“Embedded CNT Switch Applications For Logic（嵌入CNT开关对逻辑的应用）”的美国临时专利申请No.60/692,765；以及
2005年6月22日提交的题为“NRAM Nonsuspended Reversible NanoswitchNanotube Array（NRAM非悬置可逆纳米开关纳米管阵列）”的美国临时专利申请No.60/692,918。
本申请涉及以下申请，这些申请的内容通过引用整体结合于此：
与本申请同日提交的题为“Two-Terminal Nanotube Devices And Systems AndMethods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表（TBA）)；
与本申请同日提交的题为“Non-Volatile Shadow Latch Using A Nanotube Switch（使用纳米管开关的非易失性阴影锁存器）”的美国专利申请No.(待发表)；
2003年3月28日提交的题为“NRAM Bit Selectable Two-Device Nanotube Array（NRAM位可选的双器件纳米管阵列）”的美国专利申请No.10/810,962；
2003年3月28日提交的题为“Single Transistor with Integrated Nanotube(NT-FET)（具有集成纳米管的单个晶体管（NT-FET））”的美国专利申请No.10/811,191；
2003年3月28日提交的题为“Nanotube-on-Gate FET Structures and Applications（栅极上纳米管FET的结构和应用）”的美国专利申请No.10/811,373；
2004年3月26日提交的题为“NRAM Byte/Block Released Bit SelectableOne-Device Nanotube Array（NRAM字节/块释放的位可选单器件纳米管阵列）”的美国专利申请No.10/810,963；
技术领域
本发明一般涉及非易失性随机存取存储器阵列，尤其涉及使用具有可重新编程电阻的纳米管制品来提供可在集成电路中使用的单位单元的非易失性随机存取存储器阵列。
背景技术
商用电子设备中使用的存储器单元的重要特征是具有低廉的制造成本、非易失性、高密度、低功率、高速度。常规存储器解决方案包括只读存储器（ROM）、可编程只读存储器（PROM）、电可编程存储器（EPROM）、电可擦可编程只读存储器（EEPROM）、动态随机存取存储器（DRAM）和静态随机存取存储器（SRAM）。
ROM具有相对低廉的成本，但是不能重写。PROM可被电编程，但是仅有单次写入循环。EPROM具有比ROM和PROM的读取循环更快的读取循环，但是具有相对较长的擦除时间并且仅对几个重复读取/写入循环可靠。EEPROM（或“闪存”）的生产并不昂贵并且具有较低的功耗，但是具有较长的写入循环（ms）以及与DRAM或SRAM相比较低的相对速度。闪存还具有有限次读取/写入循环，这导致较低的长期可靠性。ROM、PROM、EPROM和EEPROM都是非易失性的，这意味着如果存储器的功率中断，则存储器将保持存储在存储单元中的信息。
DRAM在充当电容器的晶体管栅极上存储电荷。这些电容器必须在每几毫秒电刷新一次，以补偿电荷泄漏。而且，读取操作使电容器放电，从而随后必须将信息重写到该存储器。这使系统设计更复杂，因为必须纳入独立的电路以在电容器放电之前以及读取操作之后“刷新”存储器内容。SRAM不需要被刷新，并且比DRAM更快速，但是具有较低的密度并且比DRAM更昂贵。SRAM和DRAM两者都是易失性的，这意味着如果存储器的功率中断，则存储器单元将丢失其存储的信息。
于是，现有商用技术通常是：非易失性的，不能随机存取并且具有较低的密度、较高的制造成本以及受限的允许具有电路功能的高可靠性的多次写入的能力；或者易失性的，具有复杂的系统设计或者具有较低的密度。某些新兴技术已经尝试解决这些缺点。
例如，磁性RAM（MRAM）或者铁磁性RAM（FRAM）具有由材料的磁性或铁磁性区域的取向产生的非易失性存储单元。MRAM使用磁阻存储器元件，该元件基于铁磁材料的各向异性磁阻或巨磁阻。这些类型的存储器元件是非易失性的，但是具有相对较高的电阻和较低的密度。一种基于磁性隧道结的不同的建议磁性存储器单元也已经被检验，但是没有得到大规模商用的MRAM器件。FRAM使用类似于DRAM的电路架构，但是却使用薄膜铁电电容器和外部施加的电场。这种电容器被认为在移除外部施加电场之后仍保持其电极化，从而形成非易失性存储器单元。然而，FRAM存储器单元常常较大，难以制成大规模集成组件。参照美国专利No.4,853,893；4,888,630；5,198,994。
另一种出现的非易失性存储器技术是相变存储器。该技术通过在结合了诸如硒或碲元素的薄膜合金中引起结构相变来存储信息。这些合金被视为可在晶态和不定形状态中保持稳定，从而形成用作非易失性存储器单元的双稳开关。然而，该技术操作速度较慢、难以制造、可靠性不明并且尚未达到商用化状态。参照美国专利No.3,448,302；4,845,533；4,876,667；6,044,008。
线交叉存储器（wire crossbar memory）也已经提出。参照美国专利No.6,128,214；6,159,620；以及6,198,655。这些建议存储器单元使用分子来构建双稳开关。两根线（可以是金属或半导体，取决于特定实现）交叉，其中一层一个或多个分子化合物在结点处夹在线之间。通过例如通过化学组装或电化学氧化/还原反应来控制所夹化合物，两根线彼此电接触或脱离电接触以生成对应的“接通”或“关断”状态。该存储器单元的形成具有要求高度专门化的线结的制造限制。而且它还有可能由于在氧化还原过程中发现的内在不稳定性以及化合物降解的危险而不能保持非易失性或长期可靠性。
近来，已经提出了使用诸如单壁碳纳米管的纳米尺度的线来形成作为存储器单元的交叉结的存储器器件。参照WO01/03208，“Nanoscopic Wire-Based Devices,Arrays,and Methods of Their Manufacture（基于纳米尺度线的器件、阵列及其制造方法）”；以及Thomas Rueckes等人的“Carbon Nanotube-Based Nonvolatile RandomAccess Memory for Molecular Computing（用于分子计算的基于碳纳米管的非易失性随机存取存储器）”，Science，289卷，94-97页，2000年7月7日。下文中，这些器件称为纳米管线交叉存储器（NTWCM）。在这些建议器件中，单独的单壁纳米管线被悬置在其它线上，定义了存储器单元。写入到一根或两根线的电信号使它们彼此物理吸引或排斥。每个物理状态（即吸引或排斥的线）对应于一个电学状态。排斥的线形成断路结。吸引的线形成闭合状态，从而形成整流结。当从该结移走电功率时，线保持其物理（以及由此的电学）状态，由此形成非易失性存储器单元。
最近提出的纳米管带交叉存储器（NTRCM）器件提供以下有点：非易失性、具有较小的每位生产成本、高密度、快速随机存取、以及低功耗，并且具有高度耐辐射。该存储器提供与常规SRAM可比拟的性能且实现更高的密度，因为它使用具有机电响应的纳米管加3个阵列线来控制并读取存储器单元状态的双器件结构。该存储器提供具有非破坏性读出（NDRO）操作和非易失性的相对优势。
美国专利No.6,919,592中公开了基于NTRCM的机电电路，诸如存储器单元。这些电路包括具有从衬底表面延伸的支承以及其间的导电迹线的结构。该支承将纳米管带悬置在导电迹线上。每个带包括一个或多个纳米管。例如，如美国专利No.6,919,592所述，纳米管结构物（纳米结构物）可被图形化成带。然后，该带可用作创建非易失性机电存储器单元的组件。该带可响应于控制迹线和/或带的电刺激而机电偏转。该带的偏转的物理状态可被制成表示对应的信息状态。该偏转物理状态具有非易失性特征，表示该带即使在从该存储器单元移走功率的情况下仍然保持其物理（以及由此的信息）状态。如美国专利No.6,911,682所述，三迹线架构可用于机电存储器单元，其中迹线中的两个是控制带偏转的电极。
如美国专利申请公开No.6,919,592中所述，可通过从沉积或生长的纳米管层或缠结结构物选择性地移除材料而形成带。为了制作悬置纳米管带，可使用多个掩模步骤。可在带所悬置的开关区域中的纳米管带之上或之下制作牺牲层。随后移除这些牺牲层以在该带上方和下方留下空间，即悬置该带。
至少某些提议的理想存储器器件是能够使用基体或SOI CMOS工艺实现简单、低成本的集成制作的一种器件。这种存储器器件可仅用一个附加掩模层（或至多两个附加掩模层）以及最少的附加工艺步骤来制成。
发明内容
本发明提供一种包括双端纳米管开关的非易失性存储器阵列。该阵列包括多个存储器单位单元，每个单元接收位线、第一字线和第二字线。每个存储器单位单元包括单元选择晶体管和电阻可重新编程的非易失性双端纳米管制品，该制品的状态确定了存储器单位单元的逻辑状态。
在一方面，存储器阵列包括多个存储器单元，每个存储器单元接收位线、第一字线、和第二字线。每个存储器单元包括可操作地耦合于第一字线和位线以响应于位线和第一字线中至少一个的激活而选择存储器单元的单元选择电路。每个存储器单元还包括双端开关器件，该器件包括与纳米管制品电连通的第一和第二导电端子。第一端子可操作地耦合于单元选择电路而第二端子可操作地耦合于第二字线。存储器阵列还包括可操作地耦合于每个单元的位线、第一字线和第二字线的存储器操作电路。该操作电路能够通过激活位线和第一字线中至少一个来选择单元并且能够向位线、第一字线和第二字线中至少一个施加第一电刺激来将第一和第二端子之间的纳米管制品的电阻变成相对较高电阻。该操作电路还能够通过激活位线和第一字线中至少一个来选择单元并且能够向位线、第一字线和第二字线中至少一个施加第二电刺激来将第一和第二端子之间的纳米管制品的电阻变成相对较低电阻。纳米管制品的相对较高电阻对应于存储器单元的第一信息状态，而纳米管制品的相对较低电阻对应于存储器单元的第二信息状态。
在另一方面，第一和第二信息状态是非易失性的。第一状态的电阻可以是第二状态的电阻的至少十倍。
在另一方面，单元选择电路包括具有栅极、源极和漏极的晶体管。栅极可与第一字线电接触，源极可与第一导电端子电接触，而漏极可与位线电接触。在另一方面，单元选择电路包括FET。
在另一方面，操作电路通过激活位线和第一字线之一来选择单元，并且向位线和第一字线中另一个施加读取刺激来读取存储器单元的信息状态。读取刺激可包括施加浮动电压（floating voltage），且操作电路可通过确定位线和第一字线中所述另一个上的电压是否降到阈值以下来读取单元的信息状态。读取存储器单元的信息状态可以是非破坏性读出操作。
在另一方面，操作电路包括对应于每个存储器单元的锁存器，并且在擦除存储器单元之前在对应锁存器中记录存储器单元的信息状态。
在另一方面，操作电路包括对第一电刺激产生擦除操作的电路。该擦除操作可包括施加一个或多个电压脉冲，其中脉冲幅度、脉冲波形、和脉冲数量一起足以将该器件变成第一状态。在另一方面，操作电路包括对第二电刺激产生编程操作的电路。编程操作可包括施加一个或多个电压脉冲，其中脉冲幅度、脉冲波形和脉冲数量一起足以将该器件变成第二状态。
在另一方面，存储器单元包括与位线和第一字线电连通以响应于位线和第一字线中至少一个的激活而选择存储器单元的单元选择电路。该存储器单元还包括双端纳米管开关器件，该器件包括与纳米管制品电连通的第一和第二导电端子。第一端子与单元选择电路电连通，且第二端子与第二字线电连通。选择存储器单元并向位线、第一字线和第二字线中至少之一施加第一电刺激，将第一和第二端子之间的开关器件电阻从相对较低电阻变成相对较高电阻。选择存储器单元并向位线、第一字线和第二字线中至少一个施加第二电刺激，将第一和第二端子之间的开关器件电阻从相对较高电阻变成相对较低电阻。第一和第二端子之间的相对较高电阻对应于存储器单元的第一信息状态，且第一和第二端子之间的相对较低电阻对应于存储器单元的第二信息状态。
在另一方面，第一和第二信息状态是非易失性的。第一信息状态的电阻可以是第二状态的电阻的至少十倍。
在另一方面，单元选择电路包括具有栅极、源极、和漏极的晶体管。栅极可与第一字线电连通，源极可与第一导电端子电连通，且漏极可与位线电连通。在另一方面，单元选择电路包括FET。
在另一方面，第一电刺激包括施加一个或多个电压脉冲，其中脉冲幅度、脉冲波形和脉冲数量一起足以将该器件变成第一信息状态。在另一方面，第二电刺激包括施加一个或多个电压脉冲，其中脉冲幅度、脉冲波形和脉冲数量一起足以将该器件变成第二信息状态。
附图说明
在附图中：
图1A和1B是非易失性双端纳米管开关的某些实施方式的横截面图；
图1C是根据本发明的某些实施方式的处于高电阻“关断”状态的图1A的非易失性双端纳米管开关的示意图；
图1D是根据本发明的某些实施方式的处于低电阻“接通”状态的图1A的非易失性双端纳米管开关的示意图；
图2是根据本发明某些实施方式的具有各自包括单元选择FET和非易失性双端纳米管开关的存储器单元的存储器阵列的示图；
图3是根据本发明某些实施方式的存储器阵列的操作波形的示图。
具体实施方式
本发明的较佳实施方式提供包括具有可重新编程的电阻的纳米管制品的可缩放存储器阵列。一般而言，该阵列包括多个存储器单位单元，每个单元包括单元选择晶体管和双端纳米管开关，并且可操作地耦合于位线、第一字线和第二字线。单元选择晶体管用于通过使用位线、第一字线和/或第二字线向晶体管施加电刺激来选择单元。双端纳米管开关可操作地连接到单元选择晶体管，并用于存储存储器单位单元的状态。双端纳米管开关包括两个导电端子和纳米管元件。两个导电端子之间的电阻表征存储器单元的状态。高电阻状态可用作逻辑“0”状态，而低电阻状态可用作逻辑“1”状态。该单元可通过向位线、第一字线和/或第二字线施加适当的电刺激而在两种状态之间可重新编程地切换。
非易失性纳米管存储器组件的一个示例包括与非易失性双端纳米管（NT）开关组合以提供可用在集成电路中的非易失性单位单元的NFET或PFET（尤其是NFET）、阵列器件。
可包括在非易失性单位单元中的双端非易失性NT开关的示例在与本申请同日提交并具有共同受让人的题为“Two-Terminal Nanotube Devices And Systems AndMethods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中有描述，该申请的内容通过引用整体结合于此。
在所述实施方式中的纳米管开关组件可通过例如沉积并图形化与纳米管带直接接触的金属层而制成。这些纳米管开关可用在实现至少与DRAM相同密集的存储器密度、同时提供NDRO操作、非易失性数据保持、以及快速随机存取读取时间的存储器器件中。此外，写入（编程）和擦除时间可以比EEPROM和闪存EEPROM更快且需要更低的电压。
双端纳米管开关
可包含在所述存储器阵列中的双端纳米管开关的实施方式在与本申请同日提交并具有共同受让人的题为“Two-Terminal Nanotube Devices And Systems AndMethods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中有描述，该申请的内容通过引用整体结合于此。使用该开关的关联结构、以及电学特性、制作方法和将该开关与现有半导体技术集成的方法得到描述。
图1A示出非易失性2-端子纳米管开关（2-TNS）10的横截面图。纳米管元件25设置在包含绝缘体层30的衬底35上。纳米管元件25与直接沉积到纳米管元件25上的诸如导电元件15和20的两个端子至少部分地重叠。在本实施方式中，在沉积导电元件15和/或20之前或之后定义的区域内对纳米管元件25进行图形化。
导电元件15和20与刺激电路50接触。刺激电路50对导电元件15和20中至少一个进行电刺激，这改变了开关10的状态。具体而言，纳米管元件25通过改变在导电元件15和20之间的开关10电阻来响应该刺激；电阻的相对值对应于开关的状态。例如，如果刺激电路50跨越导电元件15和20施加例如相对较高电压和电流的第一电刺激，则纳米管元件25通过将导电元件15和20之间的器件电阻变成相对较高电阻来响应。这对应于器件的“擦除”或“关断”状态，其中导电元件15和20之间导电相对较差。在该状态中，元件15和20之间的阻抗也相对较高。例如，如果刺激电路50跨越导电元件15和20施加例如相对较低电压和电流的第二电刺激，则纳米管元件25通过将导电元件15和20之间的器件电阻变成相对较低电阻来响应。这对应于器件的“编程”或“接通”状态，其中导电元件15和20之间的导电相对较好，甚至是近欧姆性的。在该状态下，元件15和20之间的阻抗也相对较低。与相对较高的“擦除”电压关联的“擦除”电流可大于或小于与相对较低的“编程”电压关联的“编程”电流。“擦除”和“编程”电流通常在纳安或微安范围内，并且由非易失性双端纳米管开关的几何结构和材料选择来确定。一般而言，器件的第一和第二导电元件之间的电阻和阻抗相关于器件的状态，并且可通过测量开关的电特性来确定。
导电元件15和20较佳地由导电材料制成，并且可根据所需的开关10的性能特征由相同或不同材料制成。例如，导电元件15和20可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属以及其它合适金属及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn和TiW的金属合金、包括CNT自身（例如单壁、多壁、和/或双壁）的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSix和TiSix的导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。绝缘体30较佳地是SiO2、SiN、Al2O3、BeO、GaAs、聚酰亚胺或其它合适材料的合适绝缘材料。可在2-TNS10中使用的导电和绝缘材料的示例在与本申请同日提交的题为“Two-Terminal Nanotube Devices And Systems AndMethods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中有详细描述。
在某些实施方式中，纳米管元件（制品）25是缠结的碳纳米管的结构物（也称为纳米结构物）。纳米结构物中的纳米管可随机取向，或者其取向可不受限于纳米管元件25的取向。纳米管元件通常基本上顺应表面；在某些实施方式中，双端纳米管开关中的一个或多个端子具有垂直取向表面，并且纳米管元件基本上顺应垂直取向表面的至少一部分。在某些实施方式中，纳米管元件或结构物是多孔的，并且导电元件15和/或20的材料可填充纳米管元件25中至少一些孔。在某些实施方式中，纳米管元件25包括单壁纳米管（SWNT）、和/或多壁纳米管（MWNT）和/或双壁纳米管（DWNT）。在某些实施方式中，纳米管元件25包括一个或多个纳米管束。通常，纳米管元件25包括至少一个纳米管。制作纳米管元件和纳米结构物的方法是公知的并在以下文献中有描述：美国专利No.6,784,028、6,835,591、6,574,130、6,643,165、6,706,402、6,919,592、6,911,682和6,924,538；美国专利公开No.2005-0062035、2005-0035367、2005-0036365和2004-0181630；以及美国专利申请No.10/341005、10/341055、10/341054、10/341130，这些文献的内容通过引用整体结合于此（下文和上文中称为“所结合的专利参考文献”）。可用于2-TNS10的纳米管元件的某些实施方式在与本申请同日提交的题为“Two-TerminalNanotube Devices And Systems And Methods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中有详细描述。
通常，高电阻和低电阻值较佳地分开至少一个量级。在某些较佳实施方式中，“关断”状态具有是“接通”状态至少10倍的电阻。在某些较佳实施方式中，“关断”状态具有是“接通”状态至少10倍的阻抗。在某些实施方式中，“编程”或“接通”状态由导电元件15与20之间通常在100Ω至1MΩ范围内的电阻（RON）来表征。在某些实施方式中，“擦除”或“关断”状态由导电元件15与20之间的通常在10MΩ至10GΩ或更高的范围内的电阻（ROFF）来表征。两种状态是非易失性的，即它们不发生变化直到刺激电路50向导电元件15和20中至少一个施加另一适当的电刺激，并且它们保持状态，即使从该电路移除功率。刺激电路还可使用非破坏性读出操作（NDRO）来确定2-TNS10的状态。例如，刺激电路50可跨越导电元件15和20施加较低的测量电压，并且测量导电元件之间的电阻R。该电阻可通过测量导电元件15和20之间的电流并由此计算电阻R来测量。该刺激足够弱，使得它不会改变器件的状态。以下进一步描述通过测量穿过导电元件15和20（之间）的预充电位线电容放电来确定单元状态的另一示例方法。双端纳米管开关的某些实施方式的“编程”和“擦除”状态的示例电刺激和电阻以及示例“读取”刺激在题为“Two-Terminal Nanotube Devices And Systems And Methods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中有详细描述。
在某些实施方式中，热学和/或电学工程设计，即热学和/或电学工程设计管理（设计）可用于增强双端纳米管开关的性能，如与本申请同日提出的题为“Two-Terminal Nanotube Devices And Systems And Methods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)所述。图1B示出非易失性双端纳米管开关（2-NTS）10’的横截面图，其中热学和/或电学工程设计管理（设计）通过限制纳米管元件25’与导电元件20’之间的重叠来实现。纳米管元件25’设置在包括绝缘体层30’的衬底35’上。纳米管元件25’被安排成以指定的几何关系与诸如直接沉积在纳米管元件25’上的导电元件15’和20’的端子中至少一个的至少一部分以诸如预定程度重叠。
在本实施方式中，在导电元件15’和/或20’的沉积之前或之后所定义的区域内对纳米管元件25’进行图形化。导电元件15’与纳米管元件25’的一整个末端区域重叠，形成近欧姆性接触。在纳米管元件25’的相对一端，在重叠区域45’，导电元件20’与纳米管元件25’重叠受控重叠长度40’。受控重叠长度可以例如在1-150nm范围内，或者在15-50nm范围内。在一较佳实施方式中，受控重叠长度40’约为45nm。制作开关10’的材料和方法与以上对图1A的开关10所述的类似。
图1A和1Ｂ所示的开关10和10’旨在作为可用于使用具有可重新编程电阻的纳米管制品的存储器阵列的双端纳米管开关的说明性示例。可用于存储器阵列的2-TNS的其它实施方式在与本申请同日提交并具有共同受让人的题为“Two-Terminal Nanotube Devices And Systems And Methods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中有详细描述，该申请的内容通过引用整体结合于此。
图1C和1D分别是处于“关断”和“接通”状态的图1A所示2-TNS10的示意图。图1C示出处于“关断”状态110的开关100。图1C的导电元件120对应于图1A中的导电元件20，且导电元件115对应于图1A中的导电元件15。纳米管元件125对应于图1A中的纳米管元件25。刺激电路150向元件115和120中至少一个施加适当的电刺激以将开关100的状态变成状态110。开关100的状态110由元件115和120之间的相对较高电阻来表征，这可被视为“不接触”状态，因为元件115和元件120之间存在相对较差的电接触。图1D示出在“接通”状态110’的的开关100’。图1D的导电元件120’对应于图1A中的导电元件20，且导电元件115对应于图1A中的导电元件15。刺激电路150’向元件115和120’中至少一个施加适当的电刺激以将开关100’的状态变成状态110’。开关100’的状态110’由相对较低电阻来表征，这可被视为“接触”状态，因为导电元件115’和元件120’之间存在相对较好的电接触。
NRAM器件的钝化可用于方便器件在空气中、室温下的操作，并且与NRAM器件顶部上的堆栈材料层结合作为保护层。未钝化的NRAM器件的操作通常在诸如氩、氮或氦的惰性气体环境中或者升高（高于125C）样品温度下进行，以从暴露的纳米管移除所吸收的水。因此，钝化膜的要求通常是双重的。首先，钝化膜应形成有效的潮湿屏障，防止纳米管暴露在水气中。其次，钝化膜不应与NRAM器件的开关机制干扰。
一种钝化的方法涉及在NRAM器件周围制成来提供密封的开关区域的腔。围绕单独器件（器件级钝化）和围绕22个器件的整个管芯（管芯级钝化）两种腔都已被制成。然而，制作的工艺流程很复杂，需要至少两个附加光刻步骤和至少两个附加蚀刻步骤。
钝化的另一种方法涉及在NRAM器件上沉积合适的电介质层。该方法的示例是使用与NRAM器件直接接触的旋涂聚偏二氟乙烯（PVDF）。将PVDF图形化成管芯级（在整个管芯有源区域）或器件级的片（覆盖单个器件的单个片）。然后，使用诸如氧化铝或二氧化硅的合适的辅助电介质钝化膜来密封PVDF并提供对NRAM操作鲁棒的钝化。NRAM操作被认为会热分解覆盖的PVDF，因此需要辅助钝化膜来密封该器件。由于管芯级钝化通常为～100平方微米的片，该局部分解可导致辅助钝化的破裂、NRAM器件暴露在空气中以及其随后的失效。为了避免辅助钝化膜的这种失效，经管芯级钝化的器件通过用通常从4V以0.5V步长到8V的500ns脉冲来脉冲调制该器件而电学“老化”。这被视为可控地分解PVDF并防止覆盖的辅助钝化膜破裂。在老化处理之后，管芯级钝化的NRAM器件可正常操作。使用器件级PVDF涂层和辅助钝化膜来钝化的器件在处理上不需要这种老化，并且可直接在操作电压下在室温下空气中操作。通过器件级钝化，PVDF被图形化成精确的CNT结构物的形状，通常0.5微米宽和1-2微米长。这种小的片可被视为能在不使辅助钝化膜失效的情况下分解。对于辅助钝化中给定的缺陷密度，与更大的、管芯级片相比，平均而言，有可能在器件级PVDF片的更小覆盖面积上没有缺陷。
本文所述的存储器阵列包括刺激/锁存器电路，该电路可通过向与开关电接触的线施加适当刺激来独立选择和控制阵列中每个开关，如下文更详细描述。刺激/锁存器电路还与对应于阵列中开关的一组存储锁存器通信。刺激/锁存器电路在读取操作期间将阵列中纳米管开关的状态记录在锁存器中。
使用双端纳米管开关的存储器阵列
图2示出包括非易失性双端纳米管开关的非易失性NRAM存储器阵列200的一个实施方式。阵列200包括NFET或PFET器件，尤其是NFET阵列选择器件Txy，其中x是字线索引，而y是位线索引。Txy与非易失性纳米管开关Ntxy串联以提供可用于集成电路的非易失性存储器单位单元。在此，纳米管开关NTxy仅被示意性示出并且对应于图1C和1D所示的示意纳米管开关100、100’。选择节点SNxy对应于图1C和1D所示的导电元件115、115’。导电元件Cexy对应于图1C和1D所示的导电元件120、120’。阵列中每个非易失性纳米管开关NTxy可处于两种状态之一，即以上详细描述的对应于图1D所示的状态110’的“接通”状态以及对应于图1C所示的状态110的“关断”状态。
非易失性NRAM存储器阵列200包括非易失性存储单元C00至Cnm的矩阵。非易失性单元C00如同阵列中的其它单元一样包括选择晶体管T00和纳米管开关NT00。T00的栅极耦合于WL0，T00的漏极耦合于BL0，且T00的源极耦合于与纳米管元件NT00接触的选择节点SN00。导电元件CE00连接于第二字线WWL0。在另一实施方式中，T00的栅极耦合于BL0，T00的漏极耦合于WL0，且T00的源极耦合于与纳米管元件TN00接触的选择节点SN00、
NRAM存储器阵列200还包括字线（WL0、WL1至WLn）、第二字线（WWL0、WWL1至WWLn）以及位线（BL0、BL1至BLm）。虽然未示出，但是刺激/锁存器电路与字线、第二字线和位线电接触，并通过这些线向存储器单元C00…Cnm提供擦除、写入（编程）和读取信号。刺激/锁存器电路可包括信号发生器，并且每根线可与独立的信号发生器接触或者共享共用信号发生器。
对于同时擦除C00、C01至单元C0m的沿字线WL0的示例性擦除操作，刺激/锁存器电路首先读出单元C00至C0m的内容并将其存储在对应锁存器中，如以下详细描述的。沿字线WL0的擦除操作对所有接地（处于零伏）的位线BL0、BL1至BLm进行。在擦除操作的起始处，所有第二字线WWL0、WWL1至WWLn接地。刺激/锁存器电路启动接地（零伏）的字线WL0，然后施加电压VW，从而接通晶体管T00并形成将选择节点SN00接于接地位线BL0的导电沟道。晶体管T00的FET沟道电阻被设计成比纳米管开关NT00的“接通”电阻小得多（例如小10倍）。
然后，刺激/锁存器电路向第二字线WWL0施加擦除刺激VE。如与本申请同日提交的题为“Two-Terminal Nanotube Devices And Systems And Methods OfMaking Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中详细描述的，擦除刺激可以是例如单脉冲或脉冲系列，并且具有适当脉冲波形和/或脉冲幅度和/或脉冲数量。如果在擦除操作之前器件NT00处于“接通”状态，则电流从第二字线WWL0流向导电元件CE00、通过纳米管开关NT00的纳米管、通过晶体管T00的沟道到达接地的BL0。压降的大部分跨接在纳米管开关NT00上，因为晶体管T00沟道电阻比纳米管开关NT00的电阻小得多。例如，如果晶体管T00的沟道电阻是纳米管开关NT00的1/10，则0.9VE将跨接在开关NT00上。擦除刺激VE使纳米管开关NT00从低电阻的“接通”状态变成高电阻的“关断”状态。如果在擦除操作之前，纳米管开关NT00处于“关断”状态，则纳米管开关NT00仍保持在“关断”状态。在擦除操作完成之后，所有纳米管开关NT00至NT0m都被擦除并处于高电阻“关断”状态。
写入（编程）操作在如上进一步描述的擦除操作之后进行。换言之，沿所选字线WL0的单元C00至C0m在已擦除或“关断”状态开始编程操作。对于示例性写入（编程）操作（例如对单元C00），在写入操作起始处，第二字线WWL0接地且WL0接地。刺激/锁存器电路通过将字线WL0从接地切换到VW来选择晶体管T00。如果单元C00中的纳米管开关NT00从“关断”状态被编程到“接通”状态（例如对应于逻辑“1”），则刺激/锁存器电路向位线BL0施加编程刺激VBP。如与本申请同日提交的题为“Two-Terminal Nanotube Devices And Systems AndMethods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中详细描述的，编程刺激可以是例如单个脉冲或脉冲系列，并且可具有适当的脉冲波形和/或脉冲幅度和/或脉冲数量。例如，位线电压可首先升高到VBP，然后降到1/2VBP，以完成写入（编程）操作。一般而言，将编程电压脉冲选择成最大化编程电压效率。电流从位线BL0通过晶体管T00的沟道、通过纳米管开关NT00的纳米管流到导电元件CE00并到达第二字线WWL0。然而，如果单元C00中的纳米管开关NT00被编程成“关断”状态（对应于例如逻辑“0”状态），则位线BL0电压保持在零伏，并且单元C00中的NT00保持在“关断”状态。
对于示例性读取操作（来自例如单元C00），刺激/锁存器电路将第二字线WWL0接地并以例如VBR的高电压驱动位线BL0，使线电压浮动。将读取位线电压VBR选择成小于“擦除”和“编程”电压以确保所擦除的逻辑状态（位）在读取操作期间不被干扰（改变）。刺激/锁存器电路将WL0驱动到例如VWR的高电压，从而接通晶体管T00并形成导电沟道。如果NT00处于“接通”状态，则在位线BL0与WWL0之间通过晶体管T00的沟道和纳米管开关NT00的纳米管形成导电路径。这允许位线BL0上的浮动电压放电到接地。然而，如果纳米管开关NT00处于“关断”状态，则在位线BL0与WWL0之间没有形成导电路径。这防止位线BL0放电到接地，所以它保持在VBR。刺激/锁存器电路（未示出）检测预充电的位线BL0上的电压变化。如果刺激/锁存器电路检测到位线BL0的电压降低了超过例如预定感测阈值ΔVBR的预定量以上，则NT00处于“接通”状态，刺激/锁存器电路将对应于存储器单元C00的锁存器设定为逻辑“1”状态。预定感测阈值ΔVBR的实际值取决于NT00单元的特定参数，并且可通过本领域公知技术经验地或解析地确定。如果刺激/锁存器电路检测到位线BL0的预充电电压VBR未改变，例如NT00处于“关断”状态，则刺激/锁存器电路将对应于NT00的锁存器设定在逻辑“0”状态。因此，读取操作是单元信息的非破坏性读出（NDRO）。不需要写回/再生循环。而且，如果外部功率丢失（或关断），则该阵列保持所存储的信息（即非易失性存储）。
使用双端纳米管开关的存储器阵列的操作波形
图3示出可在擦除、编程和读取操作（或模式）期间向如图2所示的存储器阵列实施方式施加的示例操作波形300。在擦除操作之前执行擦除前读取操作，以将沿诸如字线WL0的所选字线的单元状态记录在对应锁存器中。对于预读取（未示出）和读取（示出）操作，刺激/锁存器电路将位线BL0至BLm预充电到在例如0.5-2V范围内的读取电压VBR，并允许该电压浮动。然后，刺激/锁存器电路将WL0从接地电压变成例如1-6V的读取电压VWR，该电压足以接通晶体管T00至T0m以选择单元C00至C0m来进行读取操作。在图3所示的示例中，在读取操作期间，单元C00处于“接通”（逻辑“1”）状态（如图1D所示），单元C01处于“关断”（逻辑“0”）状态（如图1C所示）。对于单元C00，BL0读取电压VBR降低，因为位线BL0的电容放电到接地，如图3所示。BL0在“接通”和“关断”状态之间的读取电压差ΔVBR通常在100mV-200mV范围内，虽然该值可根据电路的特定特性而变化。刺激/锁存器电路（未示出）确定对于C00，BL0电压已变化，并锁存对应于单元C00中NT01的“接通”状态的逻辑“1”状态。对于单元C01，刺激/锁存器电路确定BL1读取电压未变化（位线BL0未放电），并锁存对应于单元C01中NT01的“关断”状态的逻辑“0”状态。
擦除操作在如以上进一步描述的在锁存器中存储待擦除的单元状态的读取操作之后进行。然后，沿字线WL0的单元C00至C0m中的纳米管开关NT00至NT0m被同时擦除。在擦除操作的起始处，WWL0、WL0和BL0至BLm全部接地（零伏），如图3所示。BL0至BLm在整个擦除操作中保持接地。刺激/锁存器电路将字线WL0的电压切换到例如约6V的VW。这将单元C00的晶体管T00接通，并且选择节点SN00通过晶体管T00的沟道接地。然后，WWL0上升到擦除电压VE。在一实施方式中，VE约为10V。如果纳米管开关NT00在擦除操作的起始处处于高电压的“关断”状态，则它在擦除操作完成之后保持在“关断”状态。如果在擦除操作之前，纳米管开关NT00处于“接通”状态，则电流流动并且纳米管开关NT00从“接通”状态变成“关断”状态。电流在WWL0与BL0之间流动，其中电流在例如100nA-100μA范围内，取决于诸如开关中纳米管元件中纳米管的数量或密度和电阻等的开关NT00的特性。
纳米管开关NT00的“接通”状态电阻通常是晶体管T00沟道电阻的10倍，所以对于约10V的示例擦除电压VE，选择节点SN00约为1V，且晶体管T00经历约5V的栅极-源极电压差以及约6V的栅极-漏极电压差。一般而言，应该注意到，虽然图3中所示的VE为方脉冲，但是可以施加具有适当幅度和波形的单个或一系列WWL0擦除脉冲，如与本申请同日提交的题为“Two-Terminal Nanotube DevicesAnd Systems And Methods Of Making Same（双端纳米管器件和系统及其制作方法）”的美国专利申请No.(待发表)中详细描述。
写入（编程）操作在如上所述的擦除沿所选字线的所有纳米管开关的擦除操作之后进行。例如，如果字线WL0被选择，则纳米管开关NT00至NT0m被擦除。因此，在写入操作的起始处，NT00至NT0m的所有纳米管开关处于已擦除的“关断”高电阻状态。在写入操作的起始处，WWL0至WWLn、WL0至WLn以及BL0至BLm全部接地（零伏）。在本示例中，将单元C00中的纳米管开关NT00切换（例如写入、编程）到“接通”（逻辑“1”）状态，并且使单元C01中的纳米管开关NT01保持在“关断”（逻辑“0”）状态。WWL0在整个写入操作中保持接地。刺激/锁存器电路向字线施加例如约6V的电压VW。晶体管T00接通，并且选择节点SN00通过晶体管T00的沟道与位线BL0电连接。由于在本示例中，将单元C00的纳米管开关NT00从“关断”状态切换到“接通”状态，则刺激电路将BL0升高到例如约5-6V的编程电压VBP。BL0写入电压VBP通过晶体管T00发送到选择节点SN00。晶体管T00在源随器（source-follower）模式下操作，使得晶体管T00的源极电压（连接到选择节点SN00）等于VBP减去诸如约1-1.5V的晶体管T00源随器阈值压降。因此，选择节点SN00的诸如约4.5V的写入电压被跨接到纳米管开关NT00上(在选择节点SN00与连接到第二字线WWL0的导电元件CE00之间)。注意，源随器是本领域中公知的。写入电流流过晶体管T00和纳米管开关NT00的纳米管元件，且纳米管开关NT00从“关断”状态变换到“接通”状态。电流在BL0与WWL0之间流动，其中电流在例如100nA-100μA范围内，具体取决于纳米管开关NT00的特性。
应该注意，位线写入电压可在写入操作期间变化。在如图3所示的一个示例中，位线写入电压在写入操作期间可从VBP变化到1/2VBP。因此，例如位线写入电压可从例如约5-6V的VBP变换到约2.5-3V的1/2VBP，且对应的选择节点SN00在写入操作期间从例如约4.5V变换到1.5-2V。由于在本示例中，单元C01保持在“关断”状态，则纳米管开关NT01保持在高电阻的“关断”状态，位线BL1的电压在如图3所示的写入循环期间保持接地（零），并且开关NT01保持在“关断”状态。位线BL2至BLm将提供写入电压或保持接地，如位线BL0和BL1所示，取决于待写入到阵列200的对应单元中的逻辑状态。
以下美国专利申请和已授权专利公开了可包含在较佳实施方式中的纳米管结构物和纳米管元件的各种制作方法和技术。在某些实施方式中，纳米管元件是多孔的，而在某些情形中，是高度多孔的。在一个或多个实施方式中，纳米管元件基本上是碳纳米管单层。在某些实施方式中，纳米管元件包括单壁碳纳米管、多壁纳米管和/或双壁纳米管。在某些实施方式中，纳米管元件包括一个或多个纳米管束。以下参考文献被授让给本申请的受让人并且通过引用整体结合于此：
“Electromechanical Memory Array Using Nanotube Ribbons and Method forMaking Same（使用纳米管带的机电存储器阵列及其制作方法）”，2001年7月25日提交的美国专利申请No.09/915,093，现在的美国专利No.6,919,592；
“Electromechanical Three-Trace Junction Devices（机电三迹线接合器件）”，2001年12月28日提交的美国专利申请No.10/033,323，现在的美国专利No.6,911,682；
“Nanotube Films and Articles（纳米管膜和制品）”，2002年4月23日提交的美国专利申请No.10/128,118，现在的美国专利No.6,706,402；
“Methods of Making Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles（制作碳纳米管膜、层、结构物、带、元件和制品的方法）”；2003年1月13日提交的美国专利申请No.10/341,005；
“Non-volatile Electromechanical Field Effect Devices and Circuits using Sameand Methods of Forming Same（非易失性机电场效应器件和使用该器件的电路以及形成它们的方法）”，2004年6月9日提交的美国专利申请No.10/864,186；
“Devices Having Horizontally-Disposed Nanofabric Articles and Methods ofMaking the Same（具有水平设置的纳米结构物制品的器件及其制作方法）”，2004年2月11日提交的美国专利申请No.10/776,059，美国专利申请公开No.2004/0181630；
“Devices Having Vertically-Disposed Nanofabric Articles and Methods ofMaking the Same（具有垂直设置的纳米结构物制品的器件及其制作方法）”，2004年2月11日提交的美国专利申请No.10/776,572，美国专利申请公开No.2004/0175856；
“Patterned Nanoscopic Articles and Methods of Making the Same（图形化的纳米尺度的制品及其制作方法）”，美国专利申请No.10/936,119，美国专利申请公开No.2005/0128788。
本发明还可通过其它具体形式来实现而不背离其精神和实质特征。因此，本发明的实施方式可被视为说明性而非限制性的。

Claims (12)

1.一种用于对双端纳米管开关进行编程的方法，所述双端纳米管开关的第一端子通过晶体管耦合到位线，所述晶体管具有耦合到第一字线的栅极，所述双端纳米管开关的第二端子耦合到第二字线，所述方法包括：
将栅极电压施加到所述第一字线，
以接通所述晶体管，同时维持所述第二字线接地；以及
当所述晶体管接通时将编程电压施加到所述位线，以此来将写入电压通过所述晶体管而施加到所述双端纳米管开关，所述写入电压小于所述编程电压，其中所述编程电压斜变到第一电压级并随后改变到第二电压级，所述第二电压级是第一电压级的一半；
其中所述双端纳米管开关包括与所述第一端子和第二端子成永久电连通的纳米管制品；
其中所述写入电压改变所述纳米管制品的电阻。
2.如权利要求1所述的方法，其特征在于，还包括：在施加所述栅极电压之前，擦除所述双端纳米管开关。
3.如权利要求2所述的方法，其特征在于，擦除所述双端纳米管开关包括：
将栅极电压施加到所述第一字线，以接通所述晶体管并维持第二字线接地；以及
当所述晶体管接通时，将擦除电压施加到所述第二字线，其中所述擦除电压大于所述编程电压。
4.如权利要求3所述的方法，其特征在于，所述擦除电压是10伏。
5.如权利要求1所述的方法，其特征在于，所述编程电压在5到6伏范围内。
6.如权利要求1所述的方法，其特征在于，所述写入电压是所述编程电压减去所述晶体管的源随器阈值压降。
7.如权利要求6所述的方法，其特征在于，所述源随器阈值压降在1.0到1.5伏范围内。
8.一种用于对双端纳米管开关进行编程的方法，所述双端纳米管开关的第一端子通过晶体管耦合到位线，所述晶体管具有耦合到第一字线的栅极，所述双端纳米管开关的第二端子耦合到第二字线，所述方法包括：
将读取电压施加到所述位线，其中所述读取电压被允许浮动；以及
将栅极电压施加到所述第一字线，以接通所述晶体管，其中：
如果在所述栅极电压接通后所述读取电压下降，则所述双端纳米管开关对应于“接通”状态；以及
如果在所述栅极电压接通后所述读取电压保持基本不变，则所述双端纳米管开关对应于“关断”状态；
其中所述双端纳米管开关包括与所述第一端子和第二端子成永久电连通的纳米管制品；
其中所述双端纳米管开关的状态是由所述纳米管制品的电阻所决定。
9.如权利要求8所述的方法，其特征在于，所述读取电压范围从0.5到2.0伏。
10.如权利要求8所述的方法，其特征在于，如果在所述栅极电压接通后所述读取电压下降，则在“接通”和“关断”状态之间的所述读取电压的差在100mV-200mV范围内。
11.一种用于对双端纳米管开关进行编程的方法，所述双端纳米管开关的第一端子通过晶体管耦合到位线，所述晶体管具有耦合到第一字线的栅极，所述双端纳米管开关的第二端子耦合到第二字线，所述方法包括：
将栅极电压施加到所述第一字线，以接通所述晶体管，同时维持所述位线接地；以及
当所述晶体管接通时，将擦除电压施加到所述第二字线；
其中所述双端纳米管开关包括与所述第一端子和第二端子成永久电连通的纳米管制品；
其中所述擦除电压改变所述纳米管制品的电阻。
12.如权利要求11所述的方法，其特征在于，所述擦除电压是10伏。
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