CN102099894B - 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法 - Google Patents

制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法 Download PDF

Info

Publication number
CN102099894B
CN102099894B CN200980128003.0A CN200980128003A CN102099894B CN 102099894 B CN102099894 B CN 102099894B CN 200980128003 A CN200980128003 A CN 200980128003A CN 102099894 B CN102099894 B CN 102099894B
Authority
CN
China
Prior art keywords
semiconductor material
material layer
layer
temperature
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980128003.0A
Other languages
English (en)
Other versions
CN102099894A (zh
Inventor
C·阿雷纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102099894A publication Critical patent/CN102099894A/zh
Application granted granted Critical
Publication of CN102099894B publication Critical patent/CN102099894B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Abstract

一种制造半导体器件或结构的方法，包括在一温度下将半导体材料层键合到另一材料，以及随后改变半导体材料层的温度。另一材料可以被选择为具有如下的热膨胀系数，即在半导体材料层的温度改变时，受控的和/或选择的晶格参数被赋予或保持在半导体材料层中。在一些实施例中，半导体材料层可以包括III-V型半导体材料，例如铟镓氮。在这样的方法中形成新的中间结构。工程衬底包括半导体材料层，该半导体材料层在室温下具有的平均晶格参数接近之前在高温下得到的半导体材料层的平均晶格参数。

Description

制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法
请求优先权
本发明请求于2008年8月27日提交的美国临时专利申请序列号No.61/092,373的名称为“制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法”的优先权。
技术领域
本发明主要涉及制造半导体结构或使用工程(engineered)衬底的器件，涉及在制造半导体结构或器件的期间形成的中间结构，以及涉及用于制造半导体结构或器件的工程衬底。
背景技术
包括一个或多个半导体材料层的衬底用于形成多种多样的半导体结构和器件，例如包括集成电路(IC)器件(例如逻辑处理器和存储器件)，辐射发光器件(例如发光二极管(LED))，谐振腔发光二极管(RCLED)，和垂直腔体表面发射激光器(VCSEL)，以及辐射感应器件(例如，光学传感器)。这样的半导体器件通常以一层一层的方式(即光刻方式)形成在半导体衬底的表面上和/或表面中。
在历史上，这样的半导体衬底主要用于半导体器件制造工业，其包括硅材料的薄盘或“晶片”。以如下方式制造这样的硅材料的晶片，首先形成大的通常是圆柱体的硅单晶锭，以及随后垂直于其纵轴对单晶锭切片以形成多个硅晶片。这样的硅晶片可以具有大约三十厘米(30cm)或者更大(大约十二英寸(30.48cm)或更大)的直径。虽然硅晶片通常具有几百微米(例如大约700微米)或者更厚的厚度，在硅晶片的主要表面上仅非常薄的(例如小于大约三百纳米(300nm))半导体材料层实际上用于形成硅晶片上的有源器件。
已经发现，通过将半导体衬底上的实际用于形成半导体器件的半导体材料部分与衬底的剩余体半导体材料之间电绝缘，可以提升半导体器件的速度和功率效率。结果是，开发出所谓的“工程衬底”，其包括置于介电材料层(例如二氧化硅(SiO2)，氮化硅(Si3N4)，或氧化铝(Al2O3))上的相对薄的半导体材料层(例如厚度小于大约三百纳米(300nm)的层)。可选的，介电材料层可以相对较薄(例如薄到不能通过传统的半导体器件制造设备处理)，以及半导体材料和介电材料层可以置于相对较大的基(host)或基底衬底上，以通过制造设备促进整体工程衬底的处理。结果是，在本领域中基底衬底经常被称为“处理”或“处理中”衬底。基底衬底还可以包括半导体材料。
本领域中已知各种工程衬底，以及所述工程衬底可以包括诸如硅(Si)、锗(Ge)、III-V型半导体材料和II-VI型半导体材料的半导体材料。
例如，工程衬底可以包括形成在基底衬底表面上的诸如氧化铝(Al2O3)(其可以被称为蓝宝石)的III-V型半导体材料的外延层。使用这样的工程衬底，可以在III-V型半导体材料的外延层上形成和处理(例如图案化)额外的材料层，以在工程衬底上形成一个或多个器件。
当在高温下半导体材料层形成(例如外延生长)在另一材料层(例如介电材料的下层或不同半导体材料的下层)上时，在生成的结构被冷却到室温时，各相邻材料显现出的热膨胀系数(CTE)的任何差异都可能在半导体材料层的晶体晶格中引入晶格应变。如果下层材料显现出的热膨胀系数高于半导体材料显现出的热膨胀系数，在冷却生成的结构时半导体材料可能处于压缩应变的状态。反过来，如果下层材料显现出的热膨胀系数低于半导体材料显现出的热膨胀系数，在冷却生成的结构时半导体材料可能处于拉伸应变的状态。在各种半导体器件和工艺中，这样的晶格应变都制约了可能制造的器件。
例如，通过生长一个或多个外延器件层，可以在工程衬底上形成铟镓氮(InXGa1-XN)器件，所述外延器件层的每一个都包括在工程衬底上形成的III-氮材料(例如氮化镓，铟镓氮)的籽晶层上的铟镓氮(InXGa1-XN)(其共同形成“器件结构堆叠”)。III-氮材料的相邻层的晶体晶格中的任何不匹配都可能引起一个或多个III-氮器件层的晶体晶格中的应变，其可能有效的限制III-氮器件层的厚度和/或铟镓氮器件层中的铟的浓度。有许多理由可以证明并不希望在半导体材料层中出现这样的晶格应变。例如，在半导体材料层中出现这样的晶格应变可能导致半导体材料层中缺陷(例如晶格位错)的密度增加，在半导体材料层表面的不期望的形态，甚至还可能导致半导体材料层中的裂痕的形成。此外，半导体材料层中的晶格应变的出现可以促进半导体材料层中的材料相位发生不期望的分离。
难以通过铟镓氮籽晶层的晶格参数匹配形成于其上的铟镓氮器件层的晶格参数的方式在工程衬底的表面上形成铟镓氮籽晶层。结果是，当使用铟镓氮的下层籽晶层形成铟镓氮的上覆器件层时，铟镓氮的上覆器件层的晶体晶格将被应变。
以上述观点，在半导体结构和器件中，例如工程衬底、集成电路(IC)器件、辐射发光器件、以及辐射传感器器件中，需要用于降低相邻层之间的晶格参数不匹配以及其中得到的晶格应变的方法。
2007年9月18日发表的Saxler的美国专利No.7,271,416公开了半导体结构和制造降低相邻材料层中的应变的半导体结构的方法。正如其中所公开的，半导体结构可以包括衬底，所述衬底上的半导体材料的第一层以及可变不匹配层，所述衬底具有第一面内未应变(in-planeunstrained)晶格参数，所述半导体材料的第一层具有和第一面内未应变晶格参数不同的第二面内未应变晶格参数，以及所述可变不匹配层包括置于所述衬底和所述半导体材料的第一层之间的第二半导体材料。可变不匹配层被配置为将第一层的应力降低到低于在衬底上直接生长第一层得到的应力水平。可变不匹配层可以是这样的层，其应变面内晶格参数基本上匹配第一层的未应变晶格常数。
Krames等人在2005年9月27日提交的美国专利申请序列号No.11/237,164(美国专利申请公开No.2007/0072324A1，出版于2007年3月29日)公开了用于生长发光器件的工程衬底，其包括基衬底和键合到基衬底的籽晶层。在籽晶层上生长包括发光层的半导体结构，所述发光层置于n型区域和p型区域之间。键合层可用于键合基衬底和籽晶层。籽晶层可以比半导体结构中应变松弛的临界厚度还薄，从而半导体结构中的应变被籽晶层中形成的位错、或者籽晶层和键合层之间的滑动所释放(relieve)。通过蚀刻掉键合层，可以将基衬底和半导体结构以及籽晶层分隔开。
形成在工程衬底上的半导体材料层通常在高温中形成。在该工程衬底从高温冷却到室温时，衬底中相邻的材料层之间的热膨胀系数的任何不匹配都可以导致衬底冷却时一个或两个相邻的材料层中的晶格应变。这样，希望当材料层的温度随后改变时(例如降低到室温)，尽可能的保持在给定温度(例如高温)下形成的材料层的晶体晶格的晶格常数。
发明内容
在一些实施例中，本发明包括制造半导体结构或器件的方法。所述方法可以包括将半导体材料层的温度从第一温度改变到第二温度，以及在半导体材料层的温度从第一温度改变到第二温度时使半导体材料层的晶格参数从第一值改变到第二值。半导体材料层可以被键合到另一材料层，同时半导体材料层在第二温度。在将半导体材料层键合到另一材料层之后，半导体材料层的温度可以返回到第一温度，以及可以在半导体材料层的温度返回到第一温度时防止半导体材料层的晶格参数返回到第一值。
本发明包括制造半导体结构或器件的方法的另外的实施例。例如，可以在第一衬底上形成III-V型半导体材料层。可以选择第一衬底以包括具有第一热膨胀系数的材料。可以在第一温度下提供III-V型半导体材料层和第一衬底，选择所述第一温度从而将平均晶格参数赋予III-V型半导体材料层，该平均晶格参数可选的可以是预定的平均晶格参数。当III-V型半导体材料层在第一温度时，可以在III-V型半导体材料层上与第一衬底相反的一侧贴附第二衬底。所述第二衬底可以被选择为包括具有第二热膨胀系数的材料，所述第二热膨胀系数低于第一热膨胀系数。在将第二衬底贴附到III-V型半导体材料层上之后，可以将III-V型半导体材料层从第一衬底上去除，以及III-V型半导体材料层和第二衬底可以从第一温度冷却到第二温度。
在又一个实施例中，本发明包括形成工程衬底的方法。例如，可以在第一衬底上生长或者形成铟镓氮层，所述第一衬底包括具有第一热膨胀系数的基底衬底。可以在铟镓氮层上与第一衬底相对的一侧贴附第二衬底，可以在大约一百摄氏度(100℃)以上的温度将第二衬底贴附在铟镓氮层上。第二衬底可以被选择为包括具有第二热膨胀系数的另一基底材料，所述第二热膨胀系数小于第一热膨胀系数。例如，第二热膨胀系数可以小于第一热膨胀系数的大约百分之八十(80％)。第一衬底可以在大约一百摄氏度(100℃)以上的温度从铟镓氮层上去除，以及可以在从铟镓氮层去除第一衬底之后冷却铟镓氮层。
本发明另外的实施例包括如本文所述的在制造半导体结构或器件的方法期间形成的中间结构。例如，本发明的实施例包括这样的结构，其包含在基底衬底上生长并贴附在基底衬底上的III-V型半导体材料的外延层，所述基底衬底包括具有第一热膨胀系数的基底材料，以及贴附到III-V型半导体材料的外延层与基底衬底相对的一侧的键合衬底。键合衬底可以包括具有第二热膨胀系数的基底材料，所述第二热膨胀系数小于所述第一热膨胀系数。
本发明的实施例还包括工程衬底，所述工程衬底包括在室温下具有平均晶格参数的半导体材料层，所述室温下的平均晶格参数至少接近之前在高温下得到的半导体材料层的平均晶格参数。
附图说明
虽然说明书和权利要求一起特别指出以及清楚地声明了本发明的保护范围，当参考附图阅读本发明的说明书时，还是能够更清楚的确定本发明的优点，其中：
图1是在本发明的方法的实施例中形成的中间结构的简化的截面图，该中间结构包括贴附在基底衬底上的半导体材料层；
图2是在本发明的方法的实施例中形成的另一中间结构的简化的截面图，该另一中间结构包括贴附在基底衬底和键合衬底两者上的半导体材料层；
图3是说明图2中的中间结构的分层的简化的截面图；
图4是在本发明的方法的实施例中形成的另一中间结构的简化的截面图，该另一中间结构包括在从半导体材料层去除基底衬底之后，贴附在键合衬底上的半导体材料层，如图3所示；
图5是在本发明的方法的实施例中形成的另一中间结构的简化的截面图，该另一中间结构包括贴附在键合衬底和接收衬底两者上的半导体材料层；
图6是在本发明的方法的实施例中形成的另一中间结构的简化的截面图，该另一中间结构包括在从半导体材料层去除键合衬底之后，贴附在接收衬底上的半导体材料层；以及
图7是半导体结构或器件的简化的截面图，所述半导体结构或器件包括置于如图6所示的中间结构上的器件层的堆叠。
具体实施方式
此处的说明并不实际针对任何特别的材料、设备、系统或方法，而仅仅是用于理想地描述本发明。另外，附图中的相同元件以相同的附图标记表示。
在此使用的术语“III-V型半导体材料”意指并包括任何这样的材料，其主要由元素周期表中的IIIB族(B、Al、Ga、In、和Ti)中的一种或多种元素以及元素周期表中的VB族(N、P、As、Sb、和Bi)中的一种或多种元素构成。
在此使用的术语“II-VI型半导体材料”意指并包括任何这样的材料，其主要由元素周期表中的IIB族(Zn、Cd、和Hg)中的一种或多种元素以及元素周期表中的VIB族(O、S、Se、Te、和Po)中的一种或多种元素构成。
这里使用的术语“热膨胀系数”当用于材料或结构时，是指材料或结构在室温中的平均线性热膨胀系数。
这里使用的术语“工程衬底”，在其最广泛的含义中意指并包括任何这样的衬底，其包括两个或更多个材料层，并被设计用作在其上制造一个或多个半导体器件的衬底。工程衬底包括例如绝缘体上半导体型衬底。
在这里使用的术语“材料外延层”是指至少实质上是单晶材料以及形成为单晶表现出已知的晶体取向的材料层。
这里使用的术语“生长晶格参数”当用于半导体材料的外延层时，是指当半导体材料层在高温下外延生长时半导体材料层所表现出的平均晶格参数。
这里使用的术语“晶格应变”当用于材料层时，是指在至少基本上平行于材料层的平面的方向中的晶体晶格的应变。类似的，术语“平均晶格参数”当用于材料层时，是指在至少基本上平行于材料层的平面的维度中的平均晶格参数。
本发明的实施例包括促进制造半导体材料层(例如，在工程衬底上的III-V性半导体材料的外延层)的方法和结构，所述半导体材料层具有受控和/或选择的晶格应变的程度以及受控和/或选择的平均晶格参数。制造半导体结构或器件的方法的实施例的示例包括以下参考图1到7描述的半导体材料层。
参考图1，第一中间结构100可以被制造为包括贴附到基底衬底102上的半导体材料层104。半导体材料层104包括希望控制和/或选择晶格应变的程度和平均晶格参数以及可以被最终用作例如籽晶层的层，所述籽晶层用于在其上形成一个或多个半导体材料的附加层，作为制造有源半导体器件的一部分。
在一些实施例中，半导体材料层104可以包括半导体材料的外延层。此外，在一些实施例中，半导体材料层104可以包括III-V型半导体材料的外延层。如一个特别的非限制性示例，半导体材料层104可以包括铟镓氮(InxGa1-xN)的外延层。在一些实施例中，铟镓氮的外延层的铟浓度可以小于大约百分之十二点五的原子百分比(12.5at％)。在其他实施例中，铟镓氮的外延层中铟的浓度可以小于大约百分之七点五的原子百分比(7.5at％)。
如图1所示，基底衬底102包括基底材料103以及可选的一个或多个半导体材料的中间层106，所述半导体材料的中间层106最终置于半导体材料层104和基底材料103之间。当难以或不能在基底衬底102的基底材料103上直接形成半导体材料层104时，这样的材料的中间层106可以被用作例如在其上形成半导体材料层104的籽晶层。附图并非是成比例绘制，实际上，半导体材料的中间层106和半导体材料层104相对于基底衬底102的基底材料103的厚度而言可以较薄。
通过示例以及非限制性的方式，中间结构100可以包括形成在基底衬底102的基底材料103上的单独的半导体材料的中间层106，以及半导体材料层104可以形成在单独的半导体材料的中间层106上。作为一个特别的非限制性示例，半导体材料的中间层106可以包括氮化镓(GaN)的外延层，以及半导体材料层104可以包括铟镓氮(InxGa1-xN)的外延层。
为了形成如图1所示的中间结构100，在基底材料103的主要表面上可以外延生长或以其它方式形成一个或多个半导体材料的中间层106，此后可以在一个或多个半导体材料的中间层106上外延生长或以其它方式形成半导体材料层104。在其他实施例中，可以在基底材料103上直接外延生长或以其它方式形成半导体材料层，而不包括任何半导体材料的中间层106。
在形成半导体材料的中间层106(其可以包括例如氮化镓层)中，可以使用本领域已知的各种方法来降低其中位错的密度。这样的方法包括例如横向外延过生长(ELO)，悬空外延(Pendeo epitaxy)，原位掩膜(in-situ masking)等等。
可以通过选择基底衬底102控制和/或选择半导体材料层104的晶体结构中的应变程度，以及由此的半导体材料层104的平均晶格参数，从而包括具有第一已知热膨胀系数的基底材料103，所述第一已知热膨胀系数不同于半导体材料层104的第二已知热膨胀系数，以及加热如图1中所示的中间结构100至预选择的温度，该预选择的温度使半导体材料层104显示被选择的晶格应变和平均晶格参数。
例如，如果基底衬底102包括这样的基底材料103，即所述基底材料103的热膨胀系数低于半导体材料层104的热膨胀系数，当将中间结构100加热到高温时，半导体材料层104的晶体晶格可能处于压缩晶格应变的状态，因为对于给定的高温，基底衬底102和半导体材料层104之间的原子键合可以防止半导体材料层104的晶体晶格膨胀到平衡尺寸。平衡尺寸是指如果半导体材料层104不贴附到基底衬底102，半导体材料层104在给定温度和压力下显示的尺寸。如果基底材料103显现的热膨胀系数高于半导体材料层104显现的热膨胀系数，在将中间结构100加热到高温时半导体材料层104的晶体晶格可能处于拉伸晶格应变的状态，因为对于给定的高温，基底衬底102和半导体材料层104之间的原子键合可以将半导体材料层104的晶体晶格“伸长”到超过平衡尺寸。
换言之，半导体材料层104和基底材料103可以被选择为包括具有已知但是不同热膨胀系数的材料。然后可以将半导体材料层104(以及包括基底衬底102的整个中间结构100)的温度从第一温度(例如室温)改变到选择的第二高温。当半导体材料层104的温度从第一温度改变到第二温度时，半导体材料层104的平均晶格参数可以从初始的第一值改变为选择的、不同的第二值。
在本发明的一些实施例中，半导体材料层104(和包括基底衬底102的整个中间结构100)可以被加热到高于大约五百摄氏度(500℃)的温度，以赋予半导体材料层104选择的晶格参数。另外，在半导体材料层104被加热到将选择的晶格参数赋予半导体材料层104时，晶格参数可以增加大于大约百分之零点五(0.5％)，大于百分之一(1.0％)，或者甚至是大于百分之一点五(1.5％)。
在其它的实施例中，半导体材料层104可以在高温下(例如大于大约五百摄氏度(500℃)的温度)生长，所选择的高温使半导体材料层104在高温下生长或者以其它方式形成时显现预定的平均晶格参数。换言之，可以在选择条件下形成半导体材料层104以赋予半导体材料层104选择的和预定的晶格参数。
参考图2，当半导体材料层104在预先选择的温度下，以及当半导体材料层的晶体结构具有选择的平均晶格参数时，可以在半导体材料层104的与基底衬底102相反的一侧键合或者贴附具有相对低的热膨胀系数的另一个键合衬底112。如图2所示，键合衬底112可以包括基底材料113以及可选的介电材料层114，所述介电材料层114最终置于基底材料113和半导体材料层104之间。可选的介电材料层114可被用于促进键合衬底112和半导体材料层104之间的键合。可以通过将键合衬底112和半导体材料层104彼此紧靠，以及将它们保持在高温中(选择所述高温以将选择的晶格参数赋予半导体材料层104)(例如至少高于一百摄氏度(100℃))并在足够长的时间中施加压力，而将键合衬底112和半导体材料层104键合到一起。
通过示例以及非限制性的方式，在半导体材料层104包括铟镓氮(InxGa1-xN)的外延层以及半导体材料的中间层106包括氮化镓(GaN)的实施例中，键合衬底112可以在例如大约八百摄氏度(800℃)的温度下被键合到铟镓氮层，从而引起伪形态(pseudomorphically)应变的铟镓氮层被伸长，从而其平均晶格参数至少基本上等于其未应变的平均晶格参数。
在从中间结构110上去除基底衬底102之后当半导体材料层104被冷却到低温(例如室温)时，键合衬底112可以被用于防止半导体材料层104的平均晶格参数显著的改变，如下文详细的说明。在另外的实施例中，在将半导体材料层104冷却到低温(例如室温)时，键合衬底112可以用于允许或者引起半导体材料层104的平均晶格参数改变到平均晶格参数的第一值和平均晶格参数的第二值之间的值，其中在加热并将半导体材料层104键合到键合衬底112之前在低温(例如室温)下得到所述平均晶格参数的第一值，以及在键合温度或接近键合温度的情况下得到所述平均晶格参数的第二值。
键合衬底112可以被选择为包括具有相对于基底衬底102而言比较低的热膨胀系数的材料。在一些实施例中，键合衬底112可以被选择为包括热膨胀系数比基底衬底的热膨胀系数的大约百分之八十(80％)还低的材料。在另外的实施例中，键合衬底112可以被选择为包括热膨胀系数比基底衬底的热膨胀系数的大约百分之四十(40％)还低的材料。
通过示例以及非限制性的方式，基底衬底102可以被选择为包括热膨胀系数大于大约5.50x 10-6℃-1的材料，以及键合衬底112可以被选择为包括热膨胀系数小于大约2.5x 10-6℃-1的材料。
在特别的非限制性实施例中，基底衬底102可以至少基本上由氧化铝(Al2O3)、氧化锌(ZnO)、氧化钇铝(Y3Al5O12)、或氧化镁(MgO)构成。在另外的实施例中，基底衬底102可以包括金属衬底，该金属衬底能够经受半导体材料层104(以及任何可选的半导体材料的中间层106)在其上生长或者以其它形式提供的条件。例如，基底衬底102可以基本上至少包括例如以商品名HAYNES合金214或者HAYNES合金230出售的金属合金。在基底衬底102包括金属或金属合金的实施例中，基底衬底102可以具有高至大约20.00x 10-6℃-1的热膨胀系数。
通过实例以及非限制性的方式，键合衬底112可以基本上至少由石英(SiO2)、熔融石英(SiO2)玻璃、玻璃-陶瓷复合材料(例如，宾夕法尼亚州Duryea的Schott North America公司出售的商标为的产品)、或熔融石英玻璃复合材料(例如SiO2-TiO2或Cu2-Al2O3-SiO2)构成。这样的键合衬底112可以具有小于大约5.5x 10-6℃-1的热膨胀系数，小于大约2.5x 10-6℃-1的热膨胀系数，小于大约0.5x 10-6℃-1的热膨胀系数，甚至小于大约0.2x 10-6℃-1的热膨胀系数。
在一些实施例中，半导体材料层104的热膨胀系数可以在基底衬底102和键合衬底112的热膨胀系数之间。例如，基底衬底102可以被选择为包括热膨胀系数大于半导体材料层104的热膨胀系数的大约百分之一百一十(110％)的材料，以及键合衬底112可以被选择为包括热膨胀系数小于半导体材料层104的热膨胀系数的大约百分之九十(90％)的材料。通过实例以及非限制性的方式，半导体材料层104的热膨胀系数可以小于大约5.00x 10-6℃-1，以及大于大约2.80x10-6℃-1。
但是，在本发明的其它的实施例中，半导体材料层104的热膨胀系数可以大于基底衬底102的热膨胀系数，或者小于键合衬底112的热膨胀系数。
参考图3，在将键合衬底112键合到半导体材料层104之后，可以将半导体材料层104和键合衬底112一起从基底衬底102去除(或者可以将基底衬底102从半导体材料层104去除)，从而形成第三中间结构120。通过示例以及非限制性的方式，可以使用业界已知的SMART-CUT工艺将基底衬底102和半导体材料层104分开。在例如Bruel的美国专利No.RE39,484，Aspar等的美国专利No.6,303,468，Aspar等的美国专利No.6,335,258，Moriceau等的美国专利6,756,286，Aspar等的美国专利6,809,044和Aspar等的美国专利6,946,365中详细描述了这样的工艺。
简而言之，再次参考图1，多个离子(例如氢、氦或惰性气体离子)可以被注入到中间结构100。例如，可以从位于中间结构100的邻近半导体材料层104的一侧的离子源(未显示)将离子注入中间结构100。如图1所示的方向箭头108所指示，可以沿着基本上垂直于半导体材料层104的方向将离子注入中间结构100。如本领域已知，离子注入中间结构100的深度至少部分的是注入中间结构100的离子能量的函数。一般而言，注入能量较低的离子注入深度相对较浅，而注入能量较高的离子的注入深度相对较深。
可以以预定能量将离子注入中间结构，该预定能量被选择为在中间结构100中的理想深度D处注入离子。如本领域已知，不可避免的至少一些离子会注入到理想注入深度以外的深度，以及作为从半导体材料层104的暴露表面距离中间结构100的深度的函数的离子浓度的图形一般而言可以是钟形(对称的或非对称的)的曲线，该曲线在理想注入深度具有最大值。
在注入中间结构100时，可以在中间结构100中由离子确定离子注入层109。离子注入层109可以包括和中间结构100中的离子浓度最大值的平面对齐(例如以其为中心)的中间结构100中的层或区域。离子注入层109可以确定中间结构100中的弱区，如下文详细描述的，中间结构100在后续过程中沿所述弱区劈开或者断裂。
在本发明的一些实施例中，离子注入层109可以置于半导体材料层104和半导体材料的中间层106的一个和两者中。换言之，离子注入层109可以完全置于半导体材料层104中，完全置于半导体材料的中间层106中，或部分的置于半导体材料层104中并部分的置于半导体材料的中间层106中。如一个特别的非限制性示例所示，在一些实施例中，离子注入层109可以位于半导体材料层104以下的大约一百纳米(100nm)和大约三百纳米(300nm)之间的深度，置于邻近半导体材料层104的半导体材料的中间层106中。
在将键合衬底112贴附到半导体材料层104上与基底衬底102相对的一侧以形成中间结构110之后，参考图2如前文所述，中间结构110可以经受热处理过程，以引起中间结构110沿离子注入层109劈开或断裂，从而形成如图3所示的中间结构120。换言之，在中间结构110经受热处理时，半导体材料层104和可选的半导体材料的中间层106下的部分106’可以与半导体材料的中间层106和下面的基底衬底102的剩余部分分层。
通过示例和非限制性的方式，在将键合衬底112贴附到半导体材料层104以形成中间结构110之后，以及在冷却中间结构110之前，中间结构110的温度可以保持在高温(即，大约100℃以上)中足够长的时间，以引起离子注入层109中的注入离子聚结(coalesce)以及形成多个微腔和/或夹杂物(inclusion)。执行该热处理过程的高温可以是键合衬底112贴附到半导体材料层104的温度，或比该温度低或比该温度高。此外，可以调整用于形成离子注入层109的离子注入过程的剂量(以及相应的离子注入层109中的离子浓度)，从而引起中间结构110沿离子注入层109断裂所需的热预算(即热输入)大于键合所述键合衬底112和半导体材料层104所需的热预算，从而确保在键合衬底112贴附到半导体材料层104之前，中间结构110不沿离子注入层109断裂。
在本发明的一些实施例中，在对中间结构110(图2)热处理以结构性的弱化离子注入层109之后，可以通过改变中间结构110的温度而开始沿离子注入层109分开中间结构110。在中间结构110的温度改变时，基底衬底102和键合衬底112之间的热膨胀系数的差可以导致在中间结构110中产生应力(stress)，由此最终导致中间结构110沿热处理过的离子注入层109断裂。作为非限制性的示例，沿着离子注入层109分开中间结构110可以随着热处理中间结构110以结构性的弱化离子注入层109之后的中间结构110的冷却(例如至室温)而开始。
参考图3，留在中间结构120上的半导体材料的中间层106的任何剩余部分106’都可以被去除，以暴露半导体材料层104与键合衬底112相反的一侧上的主表面，以提供另外的如图4所示的中间结构130。通过示例以及非限制性的方式，中间结构120可以经历蚀刻过程，以去除半导体材料的中间层106的任何剩余部分106’，以及形成图4的中间结构130。
可选的，在制造如图1所示的中间结构100的过程中，可以在半导体材料的中间层106和半导体材料层104之间提供蚀刻停止层(未示出)，以促进后面在中间结构120上去除半导体材料的中间层106的任何剩余部分106’。换言之，在制造如图1所示的中间结构100的过程中，可以在半导体材料的中间层106和半导体材料层104之间提供另外的材料层，在使用蚀刻剂去除半导体材料的中间层106的剩余部分106’时该另外的材料层不通过蚀刻剂被去除，以及该另外的材料层可以随后从中间结构120(图3)中去除而不引起半导体材料层104的任何实质性的损坏。
如一个特定的非限制性示例所示，在半导体材料层104包括铟镓氮(InxGa1-xN)层以及半导体材料的中间层106包括氮化镓(GaN)层的实施例中，可以在半导体材料层104和半导体材料的中间层106之间提供包括铝镓氮(AlxGa1-xN)(例如Al0.1Ga0.9N)的蚀刻停止层。在这样的实施例中，可以使用例如感应耦合等离子体(ICP)蚀刻过程，利用从包括氯气(Cl2)、氩气(Ar)和可选的氧气(O2)的气体混合物中产生的气态的等离子体，从中间结构120上将半导体材料的中间层106的任何剩余部分106’蚀刻掉。通过示例和非限制性的方式，氯气(Cl2)的流动速率是大约每分钟三十标准立方厘米(30sccm)，氩气(Ar)的流动速率是大约每分钟十标准立方厘米(10sccm)，氧气(O2)的流动速率是大约每分钟零到八标准立方厘米之间(0-8sccm)，上述流动速率可以用于在等离子体腔中提供等离子体。腔的压力可以保持在大约十毫托尔(10mTorr)，以及工作台温度(table temperature)可以保持在大约二十摄氏度(20℃)。在上述条件下，可以使用功率为大约一千瓦(1000W)的感应耦合等离子体(ICP)以及功率在大约一百瓦(100W)到大约二百五十瓦(250W)之间的射频(RF)来产生等离子体。在蚀刻掉半导体材料的中间层106的剩余部分106’之后，可以例如使用湿化学蚀刻过程去除铝镓氮(AlxGa1-xN)蚀刻停止层(未示出)。通过示例和非限制性的方式，可以在大约八十五摄氏度(85℃)的温度下通过使用包括氢氧化钾(KOH)的溶液蚀刻掉铝镓氮(AlxGa1-xN)蚀刻停止层。
本发明不限于使用SMART-CUT工艺来分离基底衬底102和半导体材料层104(和键合衬底112一起)，以及本发明的方法的实施例可以包括任何其它的分离基底衬底102和半导体材料层104的方法，或者简单的从半导体材料层104上去除基底衬底102的方法。例如，根据本发明的实施例，蚀刻过程、研磨过程，激光剥离过程可以用于从半导体材料层104去除基底衬底102。
图4所示的中间结构130可选的可以被用作工程衬底，以及可以通过例如使用半导体材料层104作为籽晶层而在中间结构130上制造有源器件。换言之，可以在半导体材料层104的暴露的主表面105A上形成器件结构的外延层，如图4所示。但是，在另外的实施例中，在半导体材料层104的相对主表面105A、105B可能具有不同的极性的情况下，可能需要使用半导体材料层104的相对的主表面105B(未暴露的)。这样，半导体材料层104可以被转移到另外的衬底以暴露主表面105B，如下文详细的描述。
图4的中间结构130可以被键合到接收衬底142，以形成图5所示的另一个中间结构140。更特别的是，中间结构130中的半导体材料层104可以被键合到接收衬底142，从而接收衬底142被贴附到半导体材料层104上与键合衬底112相对的一侧。如图5所示，接收衬底142可以包括基底材料143以及置于基底材料143上的可选介电材料层144。可选介电材料144可以被用于促进接收衬底142的基底材料143和半导体材料层104之间的键合。接收衬底142和半导体材料层104可以保持通过彼此紧靠(abut)以及在高温(例如至少在高于一百摄氏度(100℃))下对其压紧足够长的时间而键合在一起。
通过示例以及非限制性的方式，接收衬底142的基底材料143可以包括热膨胀系数大于键合衬底112的热膨胀系数的材料。例如，接收衬底142的基底材料143可以包括热膨胀系数大于大约5.50x 10-6℃-1的材料。作为特别的非限制性示例，接收衬底142的基底材料143可以至少基本上由氧化铝(Al2O3)、氧化锌(ZnO)、氧化钇铝(Y3Al5O12)、或者氧化镁(MgO)构成。在另外的实施例中，接收衬底142的基底材料143可以包括金属材料，例如以商品名HAYNES合金214或者HAYNES合金230出售的金属材料。在一些实施例中，接收衬底142可以至少基本上对特定波长的电磁辐射(例如可见光)是透明的，从而能够在后续的在半导体材料层104上制造器件的操作过程中使上述辐射穿过接收衬底142。
可选的，在本发明的一些实施例中，接收衬底142可以至少基本上与上述的基底衬底102相同。在另外的实施例中，基底衬底102和接收衬底142都可以是单独的衬底。
在形成如图5所示的中间结构140之后，可以从中间结构140上去除键合衬底112，从而形成图6所示的中间结构150。通过示例以及非限制性的方式，可以使用蚀刻过程(例如干等离子体蚀刻过程或者湿等离子体蚀刻过程)去除键合衬底112。但是，在另外的实施例中，可以使用激光剥离过程以去除键合衬底112。在例如2003年5月6日发表的Kelly等人的美国专利No.6,559,075，2004年5月25口发表的Kelly等人的美国专利No.6,740,604，以及2008年3月11日发表的Kelly等人的美国专利No.7,341,925中公开了该激光剥离过程。通过使用激光剥离过程可以保护并重新使用键合衬底112。
如上文所述，键合衬底112具有相对较低的热膨胀系数。从而，在键合半导体材料层104和键合衬底112之后，在半导体材料层104的温度改变时，键合衬底112将半导体材料层104的晶体晶格的平均晶格参数约束(constrain)或者保持为接近或者至少基本上等于之前在高温下(例如至少高于一百摄氏度(100℃))得到的半导体材料104的平均晶格参数。例如，键合衬底112将半导体材料层104的晶体晶格的平均晶格参数约束或者保持为接近或者基本上等于之前在半导体材料层104键合到键合衬底112的温度下获得的半导体材料层104的晶体晶格的平均晶格参数。结果是，图6所示的中间结构150中的半导体材料层104的晶体晶格的平均晶格参数可以接近或者至少基本上等于半导体材料层104键合到键合衬底112时的半导体材料层104的晶体晶格的平均晶格参数。
如上文所述，在本发明的一些实施例中，在将半导体材料层104贴附到键合衬底112上之前将半导体材料层104加热以赋予半导体材料层104选择的晶格参数时，半导体材料层104的晶格参数可能增加大于大约百分之零点五(0.5％)，大于百分之一(1.0％)，或者甚至大于百分之一点五(1.5％)。在将键合衬底112贴附到半导体材料层104以及从半导体材料层104上去除基底衬底102之后，在本发明的一些实施例中，在半导体材料层104的温度下降时，半导体材料层104的晶格参数可以保持在半导体材料层104的初始生长晶格参数以上，超过初始生长晶格参数至少大约百分之零点二五(0.25％)。
可选的，图4所示的中间结构130可以被用作工程衬底。参考图7，在本发明的一些实施例中，可以在中间结构150(图6)的半导体材料层104上形成器件结构162，以形成半导体器件160。在一些实施例中，半导体材料层104可以包括用于初始化半导体材料的上覆层的生长以共同形成器件结构162的籽晶层。器件结构162的特定性质并不是本发明的中心，本发明的实施例可以用于形成任何器件结构162以及半导体器件160。通过非限制性示例的方式，器件结构162可以至少包括集成电路(IC)器件(例如逻辑处理器或存储器件)，辐射发光器件(例如发光二极管(LED))，谐振腔发光二极管(RCLED)，或垂直腔体表面发射激光器(VCSEL)，或辐射感应器件(例如，光学传感器)的一部分。
如上文所述，中间结构150(在本发明的范围内包括工程衬底的实施例)的半导体材料层104可以被制造为包括具有受控的和/或选择的晶格参数以及降低的晶格应变的晶体晶格。此外，通过选择性的调整半导体材料层104的晶格参数，半导体材料层104和形成器件结构162的一部分的半导体材料的上覆层之间的晶格不匹配将降低或者消除。结果是，本发明的实施例可以允许在器件结构162中制造半导体材料层，相对已知器件，其更不容易受到半导体材料层的不期望的材料相的分离的影响。例如，根据本发明的一些实施例，半导体材料层104可以包括铟镓氮(InxGa1-xN)层。可以在其上形成器件结构162的另一个铟镓氮的外延层。通过消除或者降低相邻铟镓氮层的晶格参数中的不匹配，可以形成器件结构162中的铟镓氮层以包括层厚度和铟浓度的结合，同时保持材料的单相，而以前用本领域已知的制造方法是无法得到的。
通过示例以及非限制性的方式，例如可以使用包括铟镓氮(InxGa1-xN)的半导体材料层104，以在其上生长另一铟镓氮(InxGa1-xN)的外延层，该另一铟镓氮的外延层为单相材料，且具有大于大约百分之五的原子百分比(5at％)的铟含量以及大于大约五百纳米(500nm)的厚度。
例如，使用上述的本发明的方法的实施例，可以形成工程衬底(例如图4所示的中间结构130或图6所示的中间结构150)以包括半导体材料层104的暴露的籽晶层，其包括铟镓氮In0.07Ga0.93N以及具有大约3.21埃的平均晶格参数。可以(如参考图1所述的方法)形成半导体材料的籽晶层104以具有低于引发应变松弛与缺陷形成的临界厚度的厚度(例如对于In0.07Ga0.93N厚度低于大约五十纳米(50nm))。半导体材料的籽晶层104可以被用于在其上生长另一个铟镓氮In0.07Ga0.93N的外延层，其厚度例如大于大约五百纳米(500nm)，如前文参考图7所述。
如另一示例所示，可以形成工程衬底(例如图4所示的中间结构130或者图6所示的中间结构150)以包括暴露的半导体材料的籽晶层104，其包括铟镓氮In0.15Ga0.85N以及具有大约3.24埃的平均晶格参数。可以(如前文参考图1所述)形成半导体材料的籽晶层104以具有低于引发应变松弛与缺陷形成的临界厚度的厚度(例如厚度低于大约两百纳米(200nm)，或者甚至对于In0.15Ga0.85N厚度低于大约二十纳米(20nm))。半导体材料的籽晶层104可以被用于在其上生长另一个铟镓氮In0.15Ga0.85N的外延层，其具有例如大于大约五百纳米(500nm)的厚度，如前文参考图7所述。
在又一个示例中，可以形成工程衬底(例如图4所示的中间结构130或者图6所示的中间结构150)以包括暴露的半导体材料的籽晶层104，其包括铟镓氮In0.25Ga0.75N以及具有大约3.26埃的平均晶格参数。可以(如前文参考图1所述)形成半导体材料的籽晶层104以具有低于引发应变松弛与缺陷形成的临界厚度的厚度(例如厚度低于大约一百纳米(100nm)，或者甚至对于In0.25Ga0.75N厚度低于大约五纳米(5nm))。半导体材料的籽晶层104可以被用于在其上生长另一个铟镓氮In0.25Ga0.75N的外延层，其具有例如大于大约五百纳米(500nm)的厚度，如前文参考图7所述。
虽然本发明的实施例主要参考包括铟镓氮的半导体材料层104进行了描述，但是本发明并不限于此，以及本发明的实施例也可以用于提供包括其他III-氮材料的半导体材料层，其它III-V型半导体材料层，或者其它的半导体材料层(例如II-VI型半导体材料层，硅层，和锗层)。
虽然在此参考特定优选实施例描述了本发明，但是本领域普通技术人员将认识并理解本发明并不限于此。而是可以在不背离本发明权利要求保护范围的情况下对优选实施例作出很多的补充、删除和修改。另外，一个实施例中的特征可以和另一个实施例中的特征组合，同样也处于发明人构思的本发明的范围之内。

Claims (8)

1.一种制造半导体结构或器件的方法，该方法包括：
将半导体材料层的温度从第一温度改变到第二温度；
当所述半导体材料层的温度从所述第一温度改变到所述第二温度时，使所述半导体材料层的晶格参数从第一值改变到第二值；
当所述半导体材料层在所述第二温度时，将所述半导体材料层键合到另一材料层；
在将所述半导体材料层键合到所述另一材料层之后，使所述半导体材料层的温度返回到所述第一温度；
当所述半导体材料层的温度返回到所述第一温度时，防止所述半导体材料层的晶格参数返回到所述第一值；以及
在所述半导体材料层上生长至少一个额外的半导体材料层。
2.根据权利要求1所述的方法，其中当所述半导体材料层的温度返回到所述第一温度时防止所述半导体材料层的晶格参数返回到所述第一值包括当所述半导体材料层的温度返回到所述第一温度时允许所述半导体材料层的晶格参数改变为所述第一值和所述第二值之间的第三值。
3.根据权利要求1所述的方法，进一步包括选择基底衬底以包括热膨胀系数大于所述半导体材料层的热膨胀系数的基底材料。
4.根据权利要求1所述的方法，进一步包括选择所述另一材料层以包括热膨胀系数小于所述半导体材料层的热膨胀系数的材料。
5.根据权利要求1所述的方法，进一步包括选择所述半导体材料层以包括铟镓氮。
6.根据权利要求5所述的方法，进一步包括：
生长另一铟镓氮层；以及
形成所述另一铟镓氮层使其具有大于五百纳米(500nm)的厚度以及大于百分之五的原子百分比(5at％)的铟浓度。
7.根据权利要求1所述的方法，进一步包括：
将半导体材料的第三层贴附到所述半导体材料层上与所述另一材料层相对的一侧；以及
在将所述半导体材料的第三层贴附到所述半导体材料层之后，从所述半导体材料层去除所述另一材料层。
8.根据权利要求7所述的方法，进一步包括：
在所述半导体材料层与所述半导体材料的第三层相对的一侧上形成多个半导体材料附加层；以及
将所述多个半导体材料附加层配置为包括发光器件。
CN200980128003.0A 2008-08-27 2009-07-23 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法 Active CN102099894B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9237308P 2008-08-27 2008-08-27
US61/092,373 2008-08-27
PCT/US2009/051505 WO2010024987A1 (en) 2008-08-27 2009-07-23 Methods of fabricating semiconductor structures or devices using layers of semiconductor material having selected or controlled lattice parameters

Publications (2)

Publication Number Publication Date
CN102099894A CN102099894A (zh) 2011-06-15
CN102099894B true CN102099894B (zh) 2014-04-16

Family

ID=41162707

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980128003.0A Active CN102099894B (zh) 2008-08-27 2009-07-23 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法

Country Status (6)

Country Link
US (2) US8765508B2 (zh)
EP (1) EP2324488B1 (zh)
JP (1) JP5567569B2 (zh)
KR (2) KR101236211B1 (zh)
CN (1) CN102099894B (zh)
WO (1) WO2010024987A1 (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
KR101236211B1 (ko) 2008-08-27 2013-02-25 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
JP4979732B2 (ja) * 2009-05-01 2012-07-18 信越化学工業株式会社 貼り合わせウェーハの製造方法
KR20110113822A (ko) 2010-04-12 2011-10-19 서울옵토디바이스주식회사 결정 성장용 기판 어셈블리 및 이를 이용한 발광소자의 제조방법
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
FR2975222A1 (fr) * 2011-05-10 2012-11-16 Soitec Silicon On Insulator Procede de fabrication d'un substrat semiconducteur
US20120309172A1 (en) * 2011-05-31 2012-12-06 Epowersoft, Inc. Epitaxial Lift-Off and Wafer Reuse
TWI446583B (zh) * 2011-06-29 2014-07-21 Univ Nat Chiao Tung 半導體製程方法
CN103732809A (zh) * 2011-08-10 2014-04-16 日本碍子株式会社 13族元素氮化物膜的剥离方法
WO2013022122A1 (ja) 2011-08-10 2013-02-14 日本碍子株式会社 １３族元素窒化物膜およびその積層体
US9269858B2 (en) 2011-08-31 2016-02-23 Micron Technology, Inc. Engineered substrates for semiconductor devices and associated systems and methods
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
US9257339B2 (en) * 2012-05-04 2016-02-09 Silicon Genesis Corporation Techniques for forming optoelectronic devices
US9487885B2 (en) * 2012-06-14 2016-11-08 Tivra Corporation Substrate structures and methods
KR20130140325A (ko) * 2012-06-14 2013-12-24 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
US9879357B2 (en) 2013-03-11 2018-01-30 Tivra Corporation Methods and systems for thin film deposition processes
EP2867177A1 (en) 2012-06-29 2015-05-06 Corning Incorporated Glass-ceramic substrates for semiconductor processing
FR2998089A1 (fr) * 2012-11-09 2014-05-16 Soitec Silicon On Insulator Procede de transfert de couche
US10041187B2 (en) * 2013-01-16 2018-08-07 QMAT, Inc. Techniques for forming optoelectronic devices
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
FR3007892B1 (fr) * 2013-06-27 2015-07-31 Commissariat Energie Atomique Procede de transfert d'une couche mince avec apport d'energie thermique a une zone fragilisee via une couche inductive
FR3008543B1 (fr) * 2013-07-15 2015-07-17 Soitec Silicon On Insulator Procede de localisation de dispositifs
US9831273B2 (en) * 2013-12-23 2017-11-28 University Of Houston System Flexible single-crystalline semiconductor device and fabrication methods thereof
EP2933824B1 (en) * 2014-04-14 2021-08-18 Nxp B.V. Substrate arrangement
EP3161877B1 (en) 2014-06-26 2022-01-19 Soitec Semiconductor structures including bonding layers, multijunction photovoltaic cells and related methods
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
WO2016205751A1 (en) * 2015-06-19 2016-12-22 QMAT, Inc. Bond and release layer transfer process
TWI581460B (zh) * 2015-09-04 2017-05-01 錼創科技股份有限公司 發光元件及其製作方法
CN106548972B (zh) 2015-09-18 2019-02-26 胡兵 一种将半导体衬底主体与其上功能层进行分离的方法
WO2017087393A1 (en) * 2015-11-20 2017-05-26 Sunedison Semiconductor Limited Manufacturing method of smoothing a semiconductor surface
EP3539153A2 (en) * 2016-11-11 2019-09-18 Qmat, Inc. Micro-light emitting diode (led) fabrication by layer transfer
CN108808444A (zh) * 2018-06-19 2018-11-13 扬州乾照光电有限公司 一种倒装vcsel芯片及制作方法
US11414782B2 (en) 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object
US20220173234A1 (en) * 2020-12-01 2022-06-02 Texas Instruments Incorporated Normally-on gallium nitride based transistor with p-type gate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180066B2 (en) * 2004-11-24 2007-02-20 Chang-Hua Qiu Infrared detector composed of group III-V nitrides
WO2008010771A1 (en) * 2006-07-20 2008-01-24 Agency For Science, Technology And Research Method for straining a semiconductor wafer and a wafer substrate unit used therein

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2682253A1 (fr) 1991-10-07 1993-04-09 Commissariat Energie Atomique Sole chauffante destinee a assurer le chauffage d'un objet dispose a sa surface et reacteur de traitement chimique muni de ladite sole.
AU2764095A (en) 1994-06-03 1996-01-04 Commissariat A L'energie Atomique Method and apparatus for producing thin films by low temperature plasma-enhanced chemical vapor deposition using a rotating susceptor reactor
US5972790A (en) 1995-06-09 1999-10-26 Tokyo Electron Limited Method for forming salicides
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
DE19640594B4 (de) 1996-10-01 2016-08-04 Osram Gmbh Bauelement
FR2755537B1 (fr) 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
FR2758907B1 (fr) 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
US6121140A (en) 1997-10-09 2000-09-19 Tokyo Electron Limited Method of improving surface morphology and reducing resistivity of chemical vapor deposition-metal films
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6090705A (en) 1998-01-20 2000-07-18 Tokyo Electron Limited Method of eliminating edge effect in chemical vapor deposition of a metal
US6558998B2 (en) 1998-06-15 2003-05-06 Marc Belleville SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit
US20020089016A1 (en) 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
FR2781082B1 (fr) 1998-07-10 2002-09-20 Commissariat Energie Atomique Structure semiconductrice en couche mince comportant une couche de repartition de chaleur
FR2784796B1 (fr) 1998-10-15 2001-11-23 Commissariat Energie Atomique Procede de realisation d'une couche de materiau enterree dans un autre materiau
FR2784795B1 (fr) 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
FR2795865B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
FR2795866B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
FR2798224B1 (fr) 1999-09-08 2003-08-29 Commissariat Energie Atomique Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
US6440494B1 (en) 2000-04-05 2002-08-27 Tokyo Electron Limited In-situ source synthesis for metal CVD
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
US6730605B2 (en) 2001-04-12 2004-05-04 Tokyo Electron Limited Redistribution of copper deposited films
US20050026432A1 (en) * 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
US6514836B2 (en) * 2001-06-04 2003-02-04 Rona Elizabeth Belford Methods of producing strained microelectronic and/or optical integrated and discrete devices
FR2834654B1 (fr) 2002-01-16 2004-11-05 Michel Bruel Procede de traitement d'une piece en vue de modifier au moins une de ses proprietes
US7452757B2 (en) 2002-05-07 2008-11-18 Asm America, Inc. Silicon-on-insulator structures and methods
US6841001B2 (en) 2002-07-19 2005-01-11 Cree, Inc. Strain compensated semiconductor structures and methods of fabricating strain compensated semiconductor structures
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
EP1429381B1 (en) 2002-12-10 2011-07-06 S.O.I.Tec Silicon on Insulator Technologies A method for manufacturing a material compound
KR100495215B1 (ko) * 2002-12-27 2005-06-14 삼성전기주식회사 수직구조 갈륨나이트라이드 발광다이오드 및 그 제조방법
WO2004066380A1 (en) 2003-01-24 2004-08-05 S.O.I.Tec Silicon On Insulator Technologies A layer transfer method
FR2850390B1 (fr) 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
US7022593B2 (en) 2003-03-12 2006-04-04 Asm America, Inc. SiGe rectification process
WO2004081986A2 (en) 2003-03-12 2004-09-23 Asm America Inc. Method to planarize and reduce defect density of silicon germanium
JP2007511892A (ja) 2003-07-30 2007-05-10 エーエスエム アメリカ インコーポレイテッド 緩和シリコンゲルマニウム層のエピタキシャル成長
WO2005091391A1 (en) * 2004-03-18 2005-09-29 Showa Denko K.K. Group iii nitride semiconductor light-emitting device and method of producing the same
US7642557B2 (en) * 2004-05-11 2010-01-05 Los Alamos National Security, Llc Non-contact pumping of light emitters via non-radiative energy transfer
US7279751B2 (en) * 2004-06-21 2007-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor laser device and manufacturing method thereof
US7687383B2 (en) 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
US7273798B2 (en) * 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US8334155B2 (en) * 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
JP5042506B2 (ja) * 2006-02-16 2012-10-03 信越化学工業株式会社 半導体基板の製造方法
US7785995B2 (en) 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
US20080026149A1 (en) 2006-05-31 2008-01-31 Asm America, Inc. Methods and systems for selectively depositing si-containing films using chloropolysilanes
KR101094913B1 (ko) 2006-06-09 2011-12-16 소이텍 Iii-v 족 반도체 물질을 형성하기 위한 제조 공정 시스템
JP4943820B2 (ja) 2006-11-10 2012-05-30 信越化学工業株式会社 ＧＯＩ（ＧｅｏｎＩｎｓｕｌａｔｏｒ）基板の製造方法
JP5019852B2 (ja) 2006-11-10 2012-09-05 信越化学工業株式会社 歪シリコン基板の製造方法
KR101236211B1 (ko) 2008-08-27 2013-02-25 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180066B2 (en) * 2004-11-24 2007-02-20 Chang-Hua Qiu Infrared detector composed of group III-V nitrides
WO2008010771A1 (en) * 2006-07-20 2008-01-24 Agency For Science, Technology And Research Method for straining a semiconductor wafer and a wafer substrate unit used therein

Also Published As

Publication number Publication date
KR20110033868A (ko) 2011-03-31
JP2012501092A (ja) 2012-01-12
US20110156212A1 (en) 2011-06-30
US9793360B2 (en) 2017-10-17
EP2324488B1 (en) 2013-02-13
US20140306320A1 (en) 2014-10-16
KR20120089288A (ko) 2012-08-09
KR101236211B1 (ko) 2013-02-25
JP5567569B2 (ja) 2014-08-06
WO2010024987A1 (en) 2010-03-04
US8765508B2 (en) 2014-07-01
CN102099894A (zh) 2011-06-15
KR101233105B1 (ko) 2013-02-15
EP2324488A1 (en) 2011-05-25

Similar Documents

Publication Publication Date Title
CN102099894B (zh) 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法
KR101478977B1 (ko) 글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들
JP5031364B2 (ja) エピタキシャル成長層の形成方法
US5877070A (en) Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US8093138B2 (en) Method of fabricating an epitaxially grown layer
JP5031365B2 (ja) エピタキシャル成長層の形成方法
JP2008537341A (ja) 自立（Ａｌ，Ｉｎ，Ｇａ）Ｎウェーハ製作のためのウェーハ分離技術
KR101568890B1 (ko) 컴포지트 구조물 위에 에피택시얼하게 성장된 층을 제조하는 방법
CN102239538A (zh) 形成经松弛半导体材料层、半导体结构、装置的方法及包含经松弛半导体材料层、半导体结构、装置的工程衬底
EP1435110B1 (en) A method for forming a layered semiconductor structure and corresponding structure
EP2377153A1 (en) Strain engineered composite semiconductor substrates and methods of forming same
US20150303251A1 (en) Bonded epitaxial oxide structures for compound semiconductor on silicon substrates
KR20140060688A (ko) 박막 접합 기판 제조방법
WO2024052695A1 (en) Method of separating a semiconductor device from a substrate

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant