CN102084484B - 具有导电性提高的非穿通半导体沟道的半导体器件及其制造方法 - Google Patents

具有导电性提高的非穿通半导体沟道的半导体器件及其制造方法 Download PDF

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Abstract

本发明描述了一种半导体器件，其中，器件中的电流被限制在整流结(例如，p-n结或金属-半导体结)之间。该器件提供了非穿通行为以及增强的电流传导性能。该器件可以是功率半导体器件，例如，结型场效应晶体管(JFET)、静电感应晶体管(SIT)、结型场效应晶闸管、或者JFET限流器。可以由例如碳化硅(SiC)的宽禁带半导体来制造该器件。根据某些实施方式，该器件可以是常关型SiC垂直结型场效应晶体管。本发明还描述了制造该器件以及包括该器件的电路的方法。

Description

具有导电性提高的非穿通半导体沟道的半导体器件及其制造方法
技术领域
本发明总体上涉及一种半导体器件以及制造半导体器件的方法。
背景技术
在用于功率切换应用的结型场效应器件中，通常非常希望不仅减小沟道电阻，而且提供类似MOSFET的开关行为。具体来讲，一旦沟道被施加至栅极的阈值电压夹断(pinch-off)，则希望器件可以阻断最大电压或额定电压。这种器件特性需要无限高的电压阻断增益(voltage blocking gain)β。在结型场效应器件中，通常将较低的沟道电阻和较高的电压阻断增益视为竞争性的器件特征。例如，在短沟道JFET或SIT中，与长沟道JFET结构相比，总体器件电阻中的沟道电阻部分相对较小，并且电流饱和更加不显著。然而，电压阻断增益也很小，并且阈值电压与阻断最大漏极电压所需的栅极偏置之间的差异非常大，在某些情况下达到了数十伏特(例如，Merrett  et al.[1])。另一方面，在可以提供较高的电压阻断增益的长沟道增强型JFET中，电流饱和得太早以致于无法在线性区中充分利用相对较低的导通状态沟道电阻(例如，Zhao et al.[2]以及Sannuti et al.[3])。在功率SiC VJFET的情况下，该问题尤其明显。结果，常关开关器件的开发受到了损害。
因此，仍然存在对于导通状态沟道电阻较低且电压阻断增益较高的结型场效应半导体器件的需求。
发明内容
本发明提供了一种半导体器件，该半导体器件包括：
第一导电类型的半导体材料的基板层；
位于基板层上的第一导电类型的半导体材料的第一层；
位于第一层上的第一导电类型的半导体材料的凸起区域(raised region)，所述凸起区域包括上表面以及第一锥形侧壁和第二锥形侧壁；
位于所述凸起区域的第一侧壁与第二侧壁上，并且位于与所述凸起区域相邻的第一层的上表面上的第二导电类型的半导体材料，该第二导电类型不同于第一导电类型；以及
位于所述凸起区域的上表面上的第一导电类型的半导体材料的第三层；
其中，所述凸起区域包括与第三层相邻的具有第一平均掺杂物浓度的第一部分和位于第一部分与第一层之间具有第二平均掺杂物浓度的第二部分，其中，第一平均掺杂物浓度低于第二平均掺杂物浓度，并且其中，第二平均掺杂物浓度高于第一层的平均掺杂物浓度。
本发明还提供了一种包括如上阐明的一个或者更多个半导体器件的电路。
本发明还提供了一种制造半导体器件的方法，该方法包括以下步骤：
选择性蚀穿(etch through)第一导电类型的半导体材料的第三层，其中，第三层位于第一导电类型的半导体材料的第二层上，并且其中，第二层位于第一导电类型的半导体材料的第一层上，并且其中，第一层位于第一导电类型的半导体材料的基板层上，其中，选择性蚀穿第三层的步骤包括选择性蚀入下面的第二层，以形成第一导电类型的半导体材料的凸起区域，该凸起区域具有包括第三层的半导体材料的上表面和包括第二层的半导体材料的锥形侧壁；
将掺杂物选择性植入位于所述凸起区域的侧壁上的第二层的半导体材料中，以形成第二导电类型的半导体材料的区域，第二导电类型不同于位于所述凸起区域的侧壁上以及与所述凸起区域相邻的第一层的上表面上的第一导电类型；
其中，第二层包括与第三层相邻的具有第一平均掺杂物浓度的第一部分和位于第一部分与第一层之间的具有第二平均掺杂物浓度的第二部分，其中，第一平均掺杂物浓度低于第二平均掺杂物浓度，并且其中，第二平均掺杂物浓度高于第一层的平均掺杂物浓度。
这里阐明了本教导的这些特征以及其它特征。
附图说明
本领域技术人员应该理解，以下附图仅仅出于例示的目的。附图绝不是要对本发明的范围构成限制。
图1是具有减小的电阻的非穿通(NPT：non-punch through)沟道的SiC VJFET结构的示意性截面图。
图2是例示了在非均匀掺杂的非穿通(NPT)沟道中的各种示例性掺杂分布的示意图。
图3A是例示了在具有渐进式掺杂的场抑制层的非均匀掺杂的非穿通(NPT)沟道中的各种示例性掺杂分布的示意图。
图3B是例示了在具有阶梯式掺杂的场抑制层的非均匀掺杂的非穿通(NPT)沟道中的各种示例性掺杂分布的示意图。
图4是示出了具有5×1016cm-3的均匀掺杂浓度的沟道以及利用零度离子植入形成的整流结的1mm2常关1500V 4H-SiC VJFET器件的测量I-V特性与仿真I-V特性相重叠的图。
图5A是示出了具有利用零度离子植入形成的整流结并具有均匀沟道掺杂的1mm2常关800V SiC VJFET的仿真I-V特性的图。
图5B是示出了具有利用零度离子植入形成的整流结并具有均匀沟道掺杂的1mm2常关800V SiC VJFET的全部电阻的组成的饼图。
图6A是示出了具有利用零度离子植入形成的整流结并具有非均匀沟道掺杂的1mm2常关800V SiC VJFET的仿真I-V特性的图。
图6B是示出了具有利用零度离子植入形成的整流结并具有非均匀沟道掺杂的1mm2常关800V SiC VJFET的全部电阻的组成的饼图。
具体实施方式
为了说明本说明书的目的，这里所使用的“或者”表示“和/或”，除非另作说明或者使用“和/或”明显不合适。未指明单复数的情况是表示“一个或更多个”，除非另作说明或者使用“一个或更多个”明显不合适。“包含”、“包括”的使用是可互换的，并且不旨在进行限制。此外，在一个或更多个实施方式使用措辞“包含”的地方，本领域技术人员应理解的是，在某些特定的情况，可以使用“本质上包括”和/或“包括”来另选地描述实施方式。还应当理解，只要本教导是可操作的，步骤的顺序或执行某些动作的顺序是不重要的。此外，在某些实施方式中，两个或更多个步骤或动作可以同时进行。
过去，将高的沟道电阻与低的电压阻断增益作为单独的问题来对待。沟道电阻是施加至沟道引出端(terminal)以及整流结的偏置的非线性函数。在沟道电阻几乎恒定的沟道的I-V特征中，可以有条件地区分两个区域：线性区以及饱和区。在线性区中，沟道电阻与沟道长度成正比，并与掺杂浓度以及电流所通过的横截面面积成反比。在饱和区中，沟道电阻剧烈增长，使得在大多数功率开关应用中很少使用该区域。
在Shockley[4]中公开了在结型场效应晶体管中的电流饱和的机制。以下将描述该效应。在栅源偏置固定时，随着施加至JFET结构的源漏偏置的增大，在沟道中沿着电流方向的电压降导致沟道内的耗尽区向着漏极加宽。由此，沟道内的电流通路朝向漏极变得更窄，导致电流饱和。由于在高电场中载流子漂移速度的饱和，稍后在Shockley中描述的机制显得更加剧烈。根据欧姆定律，随着沟道电阻率向着漏极增大，电场也增大，导致载流子迁移率降低，这造成了沟道电阻率的进一步增大以及漏极电流更快饱和。
目前已经提出了集中解决电流过早饱和的问题的方法。例如U.S.专利No.2,984,752公开了一种在合金pn结之间利用非均匀隔离来减小电流饱和效应的沟道结构。结间距离向着具有更高偏置的引出端线性地增大，从而导致更高的电流，通过并入空间电荷区，在沟道夹断之前可以驱动该电流通过沟道。然而，由于合金结，很难制造出在U.S.专利No.2,984,752中公开的器件结构。
在U.S.专利No.2,984,752中公开的器件也不适于高压应用，因为它在沟道与漏极之间没有电压阻断层(即，漂移区)。针对预定的击穿电压Vb以及最大可允许的平面结电场E1DMAX，通过如在以下等式中所阐明的关系来选择掺杂Ndr与厚度tdr，可以使漂移区的电阻最小化。
t dr = 3 2 · V b E 1 DMAX (1)
N dr = 4 9 · ϵ 0 · ϵ r q · E 1 DMAX 2 V b
在U.S.专利No.4,403,396中公开了具有由等离子蚀刻形成的并由植入整流结限制的垂直沟道结构的器件。
在U.S.专利No.5,747,831中公开了一种具有漂移区的垂直SiC JFET，其中，利用结间非均匀的隔离改善了饱和电流。尽管与在U.S.专利No.2,984,752中公开的结构相比，该器件更容易制造，但是在U.S.专利No.5,747,831中公开的垂直SiC JFET不适用于表现出以下说明的类似MOSFET的开关行为(即，无限的高阻断增益)的高压器件。
通过以下等式来表示无限高的阻断增益：
β = dV DS dV GS → - ∞ 在VGS＜Vth时
可以考虑长度为L的假想沟道，其中，电流在源极(y＝0)与漏极(y＝L)之间流动，并被关于沟道轴而言对称的整流结(例如，p-n结)所限制。如果由N(y)来定义沿着沟道轴的掺杂浓度，并且a(y)表示整流结之间距离的一半，则可以由如下等式来定义沿着沟道轴的夹断电压：
V P ( y ) = q ϵ N ( y ) a ( y ) 2 2 , y∈[0，L]   (2)
以下是非穿通(NPT)条件，其中Vbi(y)是内建电势，并且Em表示可以沿着沟道轴设置的、当施加最大漏电压(VDS＝Vb)时发生在沟道的漏极入口处的最大电场强度：
Vpunch-through(y)-Vth+Vbi(y)≥Vp(y)，y∈[0，L]     (3)
E punch - through = q ϵ ∫ 0 L N ( y ) dy > E m - - - ( 4 )
在器件结构具有针对最低电阻、预定击穿电压(Vb)以及最大可允许平面结电场E1DMAX利用等式(1)经过优化的漂移区的情况下，可以将条件(3)至(4)写为以下一组约束：
1 t dr &Integral; 0 L &Integral; 0 y N ( &xi; ) d&xi;dy + &Integral; 0 L N ( y ) dy > &epsiv; q E 1 DMAX a ( y ) < 2 &Integral; 0 y &Integral; 0 &lambda; N ( &xi; ) N ( y ) d&xi;d&lambda; + 2 &epsiv; qN ( y ) ( V bi ( y ) - V th ) , y &Element; [ 0 , L ] - - - ( 5 )
针对沟道掺杂浓度均匀的情况，可以将约束(5)简化为：
L > t dr ( ( 1 + 3 N dr N ch ) - 1 ) a ( y ) < y 2 + 2 &epsiv; q N ch ( V bi - V th ) , y &Element; [ 0 , L ] - - - ( 6 )
由于在U.S.专利No.5,747,831中公开的垂直SiC JFET具有相同掺杂浓度(Ndr＝Nch)的沟道和漂移区，所以如果满足条件(6)，则该结构中的沟道长度会超过漂移区厚度(L＞tdr)。对于需要相对较厚的低掺杂漂移区的高压器件来说，这是不切实际的。
在U.S.专利No.5,945,701中公开了一种在沟道层中具有比在漂移区中更高的掺杂浓度的垂直SiC静电感应晶体管(SIT：Static Induction Transistor)。
在U.S.专利No.4,364,072中公开了一种静电感应晶体管(SIT)结构，其中沟道包括利用杂质浓度“非常低”的层从源极分开的“低”杂质浓度层。
U.S.专利No.2007/0187715 A1公开了一种具有均匀掺杂从而可以提供非穿通性能的沟道结构的器件。然而，在U.S.专利No.2007/0187715 A1中公开的结构也存在以下讨论中说明的某些局限性。
可以从以下等式得到具有来自等式(1)的最佳参数的漂移区的电阻率：
R drift _ opt = 27 8 &CenterDot; V b 2 &epsiv; 0 &CenterDot; &epsiv; r &CenterDot; &mu; &CenterDot; E 1 DMAX 3 - - - ( 7 )
如等式(7)所示，对于给定的阻断需求，漂移区的特定电阻率与最大的一维电场(E1DMAX)的立方成反比。在4H-SiC中，在完全截止的突变结中允许的最大电场可以超过2.4MV/cm(Sankin et al.，[5])。结果，非常希望在功率器件中使用SiC，以减小导通状态损耗。然而，当在具有均匀掺杂的非穿通结型场效应器件中使用SiC时，应该选择比具有较低临界电场的半导体高得多的沟道掺杂物量Dch＝NchL。为了将沟道电阻最小化，最好通过增加沟道掺杂来增大沟道掺杂物量，而不是增加沟道长度。然而，对于给定的阈值电压，沟道掺杂物量越高，整流结之间的距离就越短。相应地，这需要更昂贵的光刻技术，尤其是当需要正的阈值电压时。在植入p-n结的情况下，缩小沟道厚度将导致横向植入剖面(profile)在沟道轴处合并，这导致净沟道掺杂的减小，而且由于植入损伤从侧壁横向地扩散，沟道电子的迁移率也会下降。这些效应将导致沟道电阻增大以及沟道电流过早饱和。实际上，在U.S.专利No.2007/0187715A1中公开的器件的I-V特性表现出非常小的饱和电压(在VGS＝2.5V时，VSAT＜1)。结果，在栅源偏置不会超过受控p-n结的内建电势的单极模式下，使U.S.专利申请No.2007/0187715 A1中公开的器件工作是比较困难的。
在U.S.专利No.7,187,021中公开了一种在沟道区域和漂移区域中具有不同掺杂水平的器件。
在Nagata et al[6]中公开了一种具有同时包括增强区域和耗尽区域的“非均匀栅极区域”的MOS晶体管结构。
先来描述半导体器件，其中，器件中的电流被限制在通常称为沟道的整流结之间的器件区域中。整流结可以是例如p-n结和/或金属-半导体结。该半导体结构提供了非穿通行为以及增强的电流传导能力。这种器件可以是功率半导体器件，例如结型场效应晶体管(JFET：Junction Field-Effect Transistor)、静电感应晶体管(SIT)、结型场效应晶闸管、JFET限流器等。可以用例如碳化硅(SiC)的宽禁带半导体来制造这种器件。根据某些实施方式，这种器件可以是常关型SiC垂直结型场效应晶体管(即，VJFET)。
根据某些实施方式，描述了具有沟道结构的提供了非穿通性能(例如，满足等式(5)的条件)的器件。具体地来讲，一旦沟道被施加至栅极的阈值电压所夹断，器件就可以阻断由下式表示的最大电压：
&beta; = dV DS dV GS &RightArrow; - &infin; 在VGS＜Vth时
器件的沟道结构也可以提供显著减小的电阻并且减小或者消除电流过早饱和的问题。通过消除在器件电阻的沟道与漂移分量之间寻找折中的必要性，器件可以充分利用非穿通结型场效应器件中的宽禁带半导体的击穿强度。
根据某些实施方式，器件具有垂直沟道结构，其被非均匀地掺杂，使得位于沟道的更接近源极的一部分具有低于沟道的下部的掺杂浓度的平均掺杂浓度。可以利用等于所需阈值电压的栅极偏置将沟道(或者“VTH控制沟道”)的相对较短并更低的掺杂部分夹断，而无需向总的器件电阻增加明显的分量。可以按高得足以提供非穿通性能(例如，满足条件(4))的水平来选择在沟道(或者“场截止型沟道”)的重掺杂下面部分中的掺杂物的浓度。由于重掺杂“场截止型沟道”中的整流结之间的距离大于等于“VTH控制沟道”中的整流结之间的距离，所以其电阻可以更小。
应理解的是，器件的“VTH控制沟道”以及“场截止型沟道”之间的区分是有条件的。沟道掺杂浓度N(y)以及整流结之间的距离a(y)可以满足条件(5)，但是所产生的在等式(2)中定义的夹断电压Vp(y)既可以是阶梯增长函数，也可以是严格增长函数。
图1中示出了具有非均匀掺杂的非穿通沟道的示例性4H-SiC VJFET结构的示意性截面图。图2中示出了示例性沟道掺杂分布。在这些图中，标号1、2、3分别表示沟道区、整流结、漂移区。图1中的标号4、5、与6分别对应于P+栅极区、N+漏极区基板、N+源极层。图2中的标号101、102、103、104表示沟道与漂移区中的示例性掺杂分布。图2中的拉丁字母I与II分别表示沟道的有条件定义的具有长度L1与L2的“VTH控制”以及“场截止”部分。
在图2中示出的掺杂分布仅是示例性的。此外，当在导通状态下最小化沟道电阻和电流饱和效应时，可以优化沿着沟道的掺杂分布以在截止期间提供最高的电压增益。例如，可以由更高次数的多项式或者另一解析函数来定义掺杂分布。
如上所述，这里所描述的器件具有电阻显著减小的非穿通沟道，其实现可以是通过增加沟道掺杂浓度，同时在整流结之间保持足够的距离。这可以导致沟道入口处更加显著的结奇异性(singularity)，从而导致更加显著的场增强，并最终降低了施加至栅极漂移区的可允许的最大1-D电场。此外，当试图通过减小沟槽宽度来增加沟道堆积密度时，可以减小栅极结“圆柱”的半径，从而导致场进一步增强。
为了抑制整流结处的电场增强，还提供了一种具有位于更高掺杂的“场截止型沟道”与更低掺杂的漂移区之间的沟道的漏极处的相对较薄的半导体层的器件。图3A与图3B分别示出了在具有渐进式或者阶梯式掺杂的场抑制层的非均匀掺杂NPT沟道(或者“平滑场沟道”)中的示例性掺杂分布。图3A与图3B中的标号201-204以及301-304示意性地表示在渐进式(图3A)与阶梯式(图3B)掺杂的“平滑场沟道”的情况下沟道与漂移区中的示例性掺杂分布。这些图中的拉丁字母I、II、与III分别表示有条件地定义的长度为L1、L2、L3的沟道的“VTH-控制”、“场截止”、“平滑场”部分。与前面的实施方式相同，可以由更高次数的多项式或者另一解析函数来定义沟道的“平滑场”部分中的掺杂浓度。
根据某些实施方式，提供了一种具有如上所述的非均匀掺杂的沟道的器件，其中，对于限定电流的整流结进行电耦合或者单独偏置，或者将其中至少一个整流结电耦合至其中至少一个沟道入口。
可以将如上所述的非均匀掺杂的沟道用于控制具有垂直沟道结构的场效应半导体器件中的电流，这种场效应半导体器件包括但不限于：结型场效应晶体管(JFET)、静电感应晶体管(SIT)、结型场效应晶闸管、JFET限流器。
例如，如上所述的非均匀掺杂的沟道可以用于控制常关型SiC垂直结型场效应晶体管(VJFET)中的电流。
沿着沟道的“VTH-控制”部分的电流路径所计算的平均掺杂浓度可以在1×1016cm-3到1×1017cm-3的范围内。
可以选择沟道的“VTH-控制”部分中的整流结之间的平均距离以提供期望的阈值电压，平均距离的范围可以在0.3μm至1.7μm的范围内。
沿着电流路径所测量的沟道的“VTH-控制”部分的长度可以从0.25μm到1μm变化。
沟道的“场截止”部分中的平均掺杂浓度可以从3×1016cm-3到3×1017cm-3。
沿着电流路径所测量的沟道的“场截止”部分的长度可以从0.5μm到3μm变化。
沿着电流路径所测量的沟道的可选“平滑场”部分的长度可以从0.25μm到0.75μm变化。
沿着电流路径所计算的沟道的可选“平滑场”部分的平均掺杂浓度可以从1×1016cm-3到1×1017cm-3变化。
根据某些实施方式，器件具有穿通电场(即，当施加至沟道时导致穿通行为的最小电场)大于2.4MV/cm的沟道。例如，在施加了2.4MV/cm或者更小的电场时，器件可以表现出非穿通行为。
具有非均匀掺杂的沟道的器件可以是由宽禁带半导体(例如，EG＞2eV的半导体材料)制成的常关型结型场效应晶体管(JFET)，并且具有由植入的或者再生长的p-n结或者整流肖特基触点所限制的垂直沟道结构。也可以将该非均匀掺杂的沟道应用于具有垂直沟道结构的其它宽禁带半导体的设计与制造。这种器件的示例包括但不限于：结型场效应晶体管(JFET)、静电感应晶体管(SIT)、结型场效应晶闸管、JFET限流器。
此外，器件可以是任何具有电流受到整流结的限制的垂直沟道结构的半导体器件。这种器件的示例包括但不限于：结型场效应晶体管与晶闸管，其中，电流穿过与垂直沟道串联的横向沟道而出现；金属氧化物半导体场效应晶体管(MOSFET)，其中，电流穿过与垂直沟道串联并由p-n结所限制的MOS沟道而出现；以及结型势垒肖特基(JBS)二极管，其中，电流穿过由p-n结所限制的沟道而出现。
如上所阐明的，可以用例如SiC的宽禁带半导体来制造半导体器件。SiC可以是4H-SiC。然而，也可以使用多种其它类型的SiC(例如，6H-SiC、3C-SiC或者15R-SiC)或者例如III族的氮化物化合物半导体(例如，氮化镓GaN)的其它宽禁带半导体材料。
这里描述的非均匀掺杂的沟道结构可以针对给定的阈值电压以最小的电阻来提供非穿通行为。可以利用外延生长来实现沟道区域中的非均匀掺杂浓度。例如，通过利用允许将气流指定为时间的解析函数的外延生长炉(例如，见参考文献[7])。另选地，可以通过多剂量离子植入来实现沟道区域中的非均匀掺杂浓度。
尽管现代商用的外延生长炉允许将气流指定为时间的解析函数(例如，见参考文献[7])来定义非均匀掺杂浓度，但是所产生的掺杂分布会与预期的有所不同。因为在进行外延期间，并入所生长的“场截止”和“VTH-控制”层的所需掺杂浓度会随着时间减少，所谓的记忆效应会导致除以解析方式指定的掺杂浓度以外的无意掺杂。在外延生长的早期阶段，掺杂物核素被外延生长炉的内表面吸收会导致“记忆效应”。可以通过向定义气流的解析公式增加修正项来补偿这种效应。
在利用离子植入来形成非均匀掺杂分布的情况下，这种分布会出现对应于植入能量的浓度峰之间的“谷”。为了减小浓度峰之间的这种“谷”的影响，要谨慎地设计植入进度表(即，能量与剂量)。
可以利用零度离子植入来形成整流结。零度离子植入的使用可以显著地减小向沟道横向扩散的植入损伤量，从而显著地减小电流饱和的影响(在VGS＝2.5V时，多于一个数量级的更高的饱和电流密度)。根据某些实施方式，可以在与基板垂直的+/-2度的角度内进行离子植入。根据某些实施方式，可以在与基板垂直的+/-1度的角度内进行离子植入。
图4示出了具有5×1016cm-3均匀掺杂浓度的沟道以及利用零度离子植入而形成的整流结的1mm2常关型1500V 4H-SiC VJFET的重叠在一起的测量I-V特征与仿真I-V特征。
图5A是示出了具有利用零度离子植入而形成的整流结并具有均匀沟道掺杂的1mm2常关型800V SiC VJFET的仿真I-V特征的图。图5B是示出了具有利用零度离子植入而形成的整流结并具有均匀沟道掺杂的1mm2常关型800V SiC VJFET的全部电阻的组成的饼图。
图6A是示出了具有利用零度离子植入而形成的整流结并具有非均匀沟道掺杂的1mm2常关型800V SiC VJFET的仿真I-V特征的图。图6B是示出了具有利用零度离子植入而形成的整流结并具有非均匀沟道掺杂的1mm2常关型800V SiC VJFET的全部电阻的组成的饼图。
两种器件中的漂移参数是利用针对E1DMAX和Vb分别等于2.3 MV/cm和800V的等式(1)而计算出的。
尽管利用出于说明目的而提供的实施例，前述的说明书教导了本发明的原理，但是可以理解的是，在不脱离本发明的真正范围的情况下，本领域技术人员通过阅读本公开可以在形式上和细节上对本发明进行各种修改。
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Claims (29)

1.一种半导体器件，该半导体器件包括：
第一导电类型的半导体材料的基板层；
位于所述基板层上的第一导电类型的半导体材料的第一层；
位于第一层上的第一导电类型的半导体材料的凸起区域，所述凸起区域包括上表面以及第一侧壁和第二侧壁，其中，第一侧壁和第二侧壁是锥形的，使得所述凸起区域在所述上表面附近比在与第一层相邻处更窄；
位于所述凸起区域的第一侧壁和第二侧壁上，并且位于与所述凸起区域相邻的第一层的上表面上的第二导电类型的半导体材料，其中，第二导电类型不同于第一导电类型；以及
位于所述凸起区域的上表面上的第一导电类型的半导体材料的第三层；
其中，所述凸起区域包括与第三层相邻的第一部分和位于第一部分与第一层之间的第二部分，第一部分以第一平均掺杂物浓度掺杂有第一导电类型的掺杂物，第二部分以第二平均掺杂物浓度掺杂有第一导电类型的掺杂物，其中，第一平均掺杂物浓度低于第二平均掺杂物浓度，并且其中，第二平均掺杂物浓度高于第一层的平均掺杂物浓度。
2.根据权利要求1所述的半导体器件，其中，所述凸起区域还包括位于第一层与所述凸起区域的第二部分之间的具有第三平均掺杂物浓度的第三部分，其中，第三平均掺杂物浓度高于第一层的平均掺杂物浓度，并且其中，第三平均掺杂物浓度低于第二平均掺杂物浓度。
3.根据权利要求2所述的半导体器件，其中，所述凸起区域的第三部分在与所述凸起区域的上表面垂直的方向上的厚度为0.25μm到0.75μm。
4.根据权利要求2所述的半导体器件，其中，所述凸起区域的第三部分中的掺杂物浓度在与所述凸起区域的上表面垂直的方向上是非均匀的，并且其中，与所述凸起区域的第二部分相邻的所述凸起区域的第三部分中的掺杂物浓度高于与第一层相邻的所述凸起区域的第三部分中的掺杂物浓度。
5.根据权利要求2所述的半导体器件，其中，第三平均掺杂物浓度为1×1016cm-3到1×1017cm-3。
6.根据权利要求1所述的半导体器件，其中，第一导电类型的半导体材料是n型半导体材料，并且其中，第二导电类型的半导体材料是p型半导体材料。
7.根据权利要求1所述的半导体器件，其中，所述半导体材料是宽禁带半导体材料。
8.根据权利要求1所述的半导体器件，其中，所述半导体材料是SiC。
9.根据权利要求1所述的半导体器件，其中，所述凸起区域的第一部分在与所述凸起区域的上表面平行的方向上的平均宽度是0.3μm至1.7μm。
10.根据权利要求1所述的半导体器件，其中，所述凸起区域的第一部分在与所述凸起区域的上表面垂直的方向上的厚度为0.25μm至1μm。
11.根据权利要求1所述的半导体器件，其中，第一平均掺杂物浓度为1×1016cm-3到1×1017cm-3。
12.根据权利要求1所述的半导体器件，其中，第二平均掺杂物浓度为3×1016cm-3到3×1017cm-3。
13.根据权利要求1所述的半导体器件，其中，所述凸起区域的第二部分在与所述凸起区域的上表面垂直的方向上的厚度为0.5μm至3μm。
14.根据权利要求1所述的半导体器件，其中，所述凸起区域的第一部分中的掺杂物浓度是均匀的，并且其中，所述凸起区域的第二部分中的掺杂物浓度在与所述凸起区域的上表面垂直的方向上以阶梯式关系变化。
15.根据权利要求1所述的半导体器件，其中，所述凸起区域的第一部分中的掺杂物浓度是均匀的，并且其中，所述凸起区域的第二部分中的掺杂物浓度在与所述凸起区域的上表面垂直的方向上以线性关系变化。
16.根据权利要求1所述的半导体器件，其中，所述凸起区域的第一部分和第二部分中的掺杂物浓度在与所述凸起区域的上表面垂直的方向上以线性关系变化。
17.根据权利要求1所述的半导体器件，其中，该半导体器件是结型场效应晶体管JFET、静电感应晶体管SIT、结型场效应晶闸管或者JFET限流器。
18.根据权利要求1所述的半导体器件，其中，该半导体器件在所施加的电场为2.4MV/cm或更小时表现出非穿通行为。
19.根据权利要求1所述的半导体器件，该半导体器件还包括：
第一栅极触点，其位于所述凸起区域的第一侧壁上的第二导电类型的半导体材料上，并位于与第一侧壁相邻的第一层的上表面上；
第二栅极触点，其位于所述凸起区域的第二侧壁上的第二导电类型的半导体材料上，并位于与第二侧壁相邻的第一层的上表面上；
位于第三层上的源极触点；以及
位于与第一层相对的所述基板层上的漏极触点。
20.一种包括根据权利要求19所述的半导体器件的电路。
21.根据权利要求20所述的电路，其中，第一栅极触点和第二栅极触点是电连接的。
22.根据权利要求20所述的电路，其中，第一栅极触点和第二栅极触点不是电连接的。
23.一种包括两个根据权利要求19所述的半导体器件的电路，其中，这两个半导体器件中的一个的源极触点电连接至这两个半导体器件中的另一个的栅极触点。
24.根据权利要求20所述的电路，其中，该电路是集成电路。
25.一种制造半导体器件的方法，该方法包括以下步骤：
选择性蚀穿第一导电类型的半导体材料的第三层，其中，第三层位于第一导电类型的半导体材料的第二层上，并且其中，第二层位于第一导电类型的半导体材料的第一层上，并且其中，第一层位于第一导电类型的半导体材料的基板层上，其中，选择性蚀穿第三层的步骤包括选择性蚀入位于下面的第二层，以形成第一导电类型的半导体材料的凸起区域，所述凸起区域具有包括第三层的半导体材料的上表面和包括第二层的半导体材料的锥形侧壁；
将掺杂物选择性植入位于所述凸起区域的侧壁上和位于与所述凸起区域相邻的第一层的上表面上的第二层的半导体材料中，以形成第二导电类型的半导体材料的区域，第二导电类型不同于位于所述凸起区域的侧壁上和位于与所述凸起区域相邻的第一层的上表面上的第一导电类型；
其中，第二层包括与第三层相邻的具有第一平均掺杂物浓度的第一部分和位于第一部分与第一层之间的具有第二平均掺杂物浓度的第二部分，其中，第一平均掺杂物浓度低于第二平均掺杂物浓度，并且其中，第二平均掺杂物浓度高于第一层的平均掺杂物浓度。
26.根据权利要求25所述的方法，其中，在相对于与所述凸起区域的上表面垂直的方向成2度以内的方向上植入所述掺杂物。
27.根据权利要求25所述的方法，其中，所述凸起区域还包括位于第二层的第二部分与第一层之间的具有第三平均掺杂浓度的第三部分，其中，第三平均掺杂浓度高于第一层的平均掺杂浓度，并且其中，第三平均掺杂浓度低于第二平均掺杂浓度。
28.根据权利要求25所述的方法，该方法还包括以下步骤：
在第一层上外延生长第一导电类型的半导体材料以形成第二层；以及
在第二层上外延生长第一导电类型的半导体材料以形成第三层；
其中，在第一层上外延生长第一导电类型的半导体材料的步骤包括用多种气体接触所述表面，所述多种气体发生反应以形成第一导电类型的半导体材料，其中，所述多种气体中的一种或更多种的浓度在外延生长期间是变化的，使得第二层中的掺杂浓度是非均匀的。
29.根据权利要求25所述的方法，其中，所述凸起区域的未植入部分是锥形的，使得所述凸起区域的所述未植入部分在所述上表面附近比在与第一层相邻处更窄。
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