CN101887743B - 在矩阵拓扑中包括多个集成电路存储器器件和多个缓冲器器件的存储器模块 - Google Patents

在矩阵拓扑中包括多个集成电路存储器器件和多个缓冲器器件的存储器模块 Download PDF

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    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Abstract

本发明涉及一种在矩阵拓扑中包括多个集成电路存储器器件和多个缓冲器器件的存储器模块。具体地，涉及一种存储器模块，包括从多个相应的集成电路缓冲器器件向存储器模块连接器接口提供数据的多个数据通路，所述集成电路缓冲器器件访问来自相关联的多个集成电路存储器器件的数据。该存储器模块形成多个“数据分片”或者耦合至相应的集成电路缓冲器器件的存储器模块数据总线的多个部分。每个集成电路缓冲器器件还耦合至提供控制信息的总线，所述控制信息指定对至少一个集成电路存储器器件的访问。根据实施方式，SPD器件存储关于存储器模块的配置信息的信息。在实施方式中，至少一个集成电路缓冲器器件访问存储在SPD器件中的信息。在封装实施方式中，封装容纳集成电路缓冲器裸片和多个集成电路存储器裸片。

Description

在矩阵拓扑中包括多个集成电路存储器器件和多个缓冲器器件的存储器模块
本申请是申请号为200680041998.3、申请日为2006年9月21日、发明名称为“在矩阵拓扑中包括多个集成电路存储器器件和多个缓冲器器件的存储器模块”的专利申请的分案申请。
技术领域
本发明总体涉及集成电路器件、这种器件的高速信令、存储器器件以及存储器系统。
背景技术
一些当代的趋势预言：处理器，诸如通用微处理器和图形处理器，将继续增大对系统存储和数据带宽的要求。通过在应用中使用诸如多核处理器架构和多图形流水线的并行机制，处理器应当能够以被预测为在未来10年里每3年增大一倍的速度拉动系统带宽的增长。动态随机访问存储器(“DRAM”)中存在若干主要趋势，这些趋势可能使DRAM出奇昂贵并且对跟上增长的数据带宽要求和系统存储要求提出挑战。例如，相对于给定DRAM技术节点中特征尺寸改进的晶体管速度，以及使DRAM技术适应给定DRAM裸片的更大存储密度所需的增大的成本都对DRAM技术跟上增大的数据带宽要求和系统容量要求的速度产生不利影响。
发明内容
本发明的实施方式提供了一种存储器模块包括：集成电路存储器器件；以及耦合至所述集成电路存储器器件的集成电路缓冲器器件，其中经由所述集成电路缓冲器器件执行对所述集成电路存储器器件的存储器访问，所述集成电路缓冲器器件包括存储电路，用以存储关于所述集成电路存储器器件的有缺陷的存储器单元的冗余信息，使得所述集成电路缓冲器器件重新路由具有与所述有缺陷的存储器单元相关联的地址的存储器访问。
本发明的实施方式提供了一种存储器模块包括：多个集成电路存储器器件，所述多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；以及耦合至所述多个集成电路存储器器件的集成电路缓冲器器件，其中经由所述集成电路缓冲器器件执行对所述多个集成电路存储器器件的存储器访问，所述集成电路缓冲器器件包括存储电路，用以存储关于至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息。
本发明的实施方式提供了一种存储器模块包括：多个集成电路存储器器件，所述多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；耦合至所述多个集成电路存储器器件的集成电路缓冲器器件，其中经由所述集成电路缓冲器器件执行对所述多个集成电路存储器器件的存储器访问；以及耦合至所述集成电路存储器器件的集成电路存储器件，所述集成电路存储器件用以存储关于所述多个集成电路存储器器件的至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息。
本发明的实施方式提供了一种容纳在单个半导体封装中的系统，所述系统包括：第一集成电路存储器裸片，具有存储器单元阵列；以及耦合至所述集成电路存储器裸片的集成电路缓冲器裸片，其中经由所述集成电路缓冲器裸片执行所述集成电路存储器裸片的存储器访问，所述集成电路缓冲器裸片包括存储电路，用以存储关于所述存储器单元阵列中至少一个有缺陷的存储器单元的信息。
本发明的实施方式提供了一种系统，包括：多个集成电路存储器器件，所述多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；以及耦合至所述多个集成电路存储器器件的多个集成电路缓冲器器件，其中经由所述多个集成电路缓冲器器件的对应集成电路缓冲器器件执行对所述多个集成电路存储器器件的集成电路存储器器件的存储器访问，所述对应的集成电路缓冲器器件包括存储电路，用以存储关于至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息。
附图说明
在附图中通过示例而非限制的方式对实施方式进行了描述，在附图中，类似的附图标记表示类似的元件，其中：
图1示出了包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模块拓扑；
图2示出了具有分离的多分支控制/地址总线的存储器模块拓扑；
图3示出了具有单个多分支控制/地址总线的存储器模块拓扑；
图4示出了在每个集成电路缓冲器器件和存储器模块连接器接口之间提供数据的存储器模块拓扑；
图5示出了包括多个集成电路存储器器件和多个集成电路缓冲器器件的、具有用于控制和地址信息的集成电路缓冲器器件的存储器模块拓扑；
图6示出了图5存储器模块拓扑中控制/地址信号通路的终端器(termination)；
图7示出了图5存储器模块拓扑中数据信号通路的终端器；
图8示出了图5存储器模块系统中分离的控制/地址信号通路的终端器；
图9A示出了包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模块拓扑顶视图；
图9B示出了包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模块拓扑侧视图；
图9C示出了包括多个集成电路存储器器件和多个集成电路缓冲器器件的存储器模块拓扑底视图；
图10是示出了具有多个集成电路存储器裸片和集成电路缓冲器裸片的器件拓扑框图；
图11示出了具有多个集成电路存储器裸片和集成电路缓冲器裸片的多芯片封装(“MCP”)器件；
图12示出了具有多个集成电路存储器裸片的封装器件和具有缓冲器裸片的另一个封装器件；两个封装在单个堆叠封装(“POP”)器件中被堆叠并容纳在一起；
图13示出了具有多个集成电路存储器器件和部署在柔性带上的缓冲器器件的器件；
图14示出了具有并排布置并容纳在封装中的多个集成电路存储器裸片和缓冲器裸片的器件；
图15示出了具有容纳在单独封装中、并被一起集成到更大的POP器件中的多个集成电路存储器裸片和缓冲器裸片的器件；
图16示出了包括串行存在检测设备(“SPD”)的存储器模块拓扑；
图17示出了每个数据分片(data slice)都具有SPD的存储器模块拓扑；
图18是集成电路缓冲器裸片的框图；
图19是存储器器件的框图。
具体实施方式
根据实施方式，存储器模块包括从多个相应的集成电路缓冲器器件(或裸片)向存储器模块连接器提供数据的多个信号通路，所述集成电路缓冲器器件(或裸片)从相关的多个集成电路存储器器件(或裸片)访问数据。在具体实施方式中，每个集成电路缓冲器器件还与提供控制和/或地址信息的母线信号通路耦合，所述信息指定对至少一个与各自集成电路缓冲器器件相关联的集成电路存储器器件进行访问。
根据实施方式，存储器模块连接器包括控制/地址接口部分和数据接口部分。控制/地址总线将多个集成电路缓冲器器件耦合至控制/地址接口部分。多个数据信号通路将多个相应的集成电路缓冲器器件耦合至数据接口部分。每个集成电路缓冲器器件包括：1)与至少一个集成电路存储器器件耦合的接口，2)耦合至控制/地址总线的接口，以及3)耦合至多个数据信号通路中的数据信号通路的接口。
根据实施方式，存储器模块可以包括非易失性存储器位置，例如使用电可擦可编程只读存储器(“EEPROM”)(也公知为串行存在检测(“SPD”)设备)，以便存储关于存储器模块的参数和配置的信息。在实施方式中，至少一个集成电路缓冲器器件访问存储在SPD器件中的信息。
在封装实施方式中，封装容纳集成电路缓冲器裸片和多个集成电路存储器裸片。在封装中，多个信号通路在集成电路缓冲器裸片和多个集成电路存储器裸片之间传送数据(读出数据和/或写入数据)。集成电路缓冲器裸片从封装的接口向多个集成电路存储器裸片提供控制信号。响应于控制信号，通过集成电路缓冲器裸片将存储在多个集成电路存储器裸片的存储器阵列中的数据提供给部署在存储器模块上的信号通路。在实施方式中，封装可以是多芯片封装(“MCP”)。在实施方式中，可以将多个集成电路存储器裸片容纳在公共的或单独的封装中。在下面描述的实施方式中，存储器模块可以包括堆叠在彼此顶部并通过信号通路耦合的一系列集成电路裸片(即，存储器裸片和缓冲器裸片)。
这里描述的集成电路缓冲器器件也称为缓冲器或者缓冲器器件。同样，集成电路存储器器件也称为存储器器件。
在实施方式中，集成电路存储器器件和存储器裸片是不同的，因为：存储器裸片是由半导体材料形成的、用于存储和/或取回数据或其他存储器功能的单片式集成电路，而集成电路存储器器件是至少具有允许访问存储器裸片的接口或某种封装形式的存储器裸片。
同样，在实施方式中，集成电路缓冲器器件与缓冲器裸片是不同的，因为：缓冲器裸片是由半导体材料形成的、并至少执行在此描述的一个或多个功能的单片式集成电路，而集成电路缓冲器器件是至少具有允许与缓冲器裸片通信的接口或某种封装形式的缓冲器裸片。
在以下更加详细描述的实施方式中，图1-图8示出了包括具有位于存储器模块上的多个集成电路存储器器件(或裸片)和多个集成电路缓冲器器件(或裸片)的控制/地址和数据信号通路拓扑。此外，图10、图18和图19还示出了包括位于存储器模块上的集成电路存储器器件(或裸片)和集成电路缓冲器器件(或裸片)的信号通路拓扑，并且示出了集成电路缓冲器器件(或裸片)和存储器器件(或裸片)在实施方式中的操作。
图1示出了具有多个集成电路存储器器件和多个相关联的集成电路缓冲器器件的存储器模块拓扑。在实施方式中，存储器模块100包括耦合至公共地址/控制信号通路121的多个缓冲器器件100a-100d。多个缓冲器器件100a-100d中的每个缓冲器器件都提供了经由信号通路102a-102d和103对多个相应的集成电路存储器器件101a-101d的访问。在实施方式中，相应的数据分片a-d由缓冲器100a-100d之一以及存储器器件101a-101d的集合形成。缓冲器器件100a-100d分别耦合至信号通路120a-120d，这些信号通路在缓冲器器件100a-100d和存储器模块连接器接口之间传送数据(读出数据和写入数据)。在实施方式中，分别使用信号通路120a-120d将掩蔽信息从存储器模块连接器接口传送到缓冲器器件100a-100d。
在实施方式中，数据分片是耦合至各自集成电路缓冲器器件的存储器模块数据信号通路(或总线)的一部分。数据分片可以包括去往和来自部署在存储器模块上的单个存储器器件的全部数据通路或者部分数据通路。
可以将集成电路存储器器件视作具有多个存储单元的集成电路器件的公共类，统称为存储器阵列。存储器器件存储与例如作为写入或读出命令的一部分提供的具体地址相关联的数据(该数据可被取回)。存储器器件类型的示例包括：动态随机访问存储器(“DRAM”)，包括单倍数据速率和双倍数据速率同步DRAM；静态随机访问存储器(“SRAM”)；以及闪存。存储器器件通常包括请求或命令解码以及阵列访问逻辑，该存储器器件除了其他功能之外还对请求和地址信息进行解码，并控制存储器阵列和信号通路之间的存储传送。存储器器件可以包括传输器电路，用以例如关于(例如，存储器器件中的双倍数据速率类型的)时钟信号的上升沿或下降沿同步地输出数据。类似地，在一种实施方式中，存储器器件可以包括接收器电路，用以例如关于时钟信号的上升沿或下降沿同步地接收数据，或者关于与时钟信号具有时间关系的输出数据同步地接收数据。还可以包括关于时钟信号的上升沿或下降沿同步接收控制信息的接收器电路。在实施方式中，传播至或来自于存储器器件的数据可以伴有选通信号，并且器件(例如，存储器器件或缓冲器，或控制器)可以使用选通信号来捕获该数据。
在实施方式中，集成电路缓冲器器件是在存储器模块连接器接口与至少一个集成电路存储器器件之间充当接口的集成电路。在实施方式中，缓冲器器件可以将数据、控制信息、地址信息和/或时钟信号存储到和/或路由到可以容纳在公共或单独封装中的至少一个集成电路存储器器件。在实施方式中，缓冲器对多个存储器器件和存储器模块连接器接口之间的数据、控制信号和时钟信号中的一种或其组合进行隔离、路由和/或转换。存储器模块连接器接口的实施方式在下文描述，并在图9A-图9C中示出。
如图1所示，在各种实施方式中，至少一个信号通路121部署在存储器模块100上，该信号通路121在至少一个缓冲器器件100a-100d和存储器模块连接器接口之间传送控制和/或地址(控制/地址)信息。在实施方式中，信号通路121是多分支总线。如图2-图8所示以及下文描述，在可选实施方式中可以使用在一个或多个缓冲器器件100a-100d和存储器模块连接器接口之间传送控制/地址信息、数据信号和时钟信号的可选拓扑。例如，可以使用分离的多分支控制/地址总线、分段的多分支控制/地址总线，以及点对点和/或菊花链拓扑。
在实施方式中，时钟信号和/或时钟信息可以在信号通路121中的至少一个信号线上传送。这些时钟信号提供具有已知频率和/或相位的一个或多个时钟信号。在实施方式中，时钟信号与控制/地址信息同步或随同其一起传送。在实施方式中，时钟信号沿与代表控制/地址信息的控制/地址信号沿具有时间关系。在实施方式中，时钟信号由时钟源、主控器(master)器件(例如，控制器器件)和/或缓冲器器件产生。
在实施方式中，时钟信号和/或时钟信息可以在各自的信号通路120a-120d中的至少一个信号线上传送。缓冲器器件100a-100d可以接收和/或传输信号通路120a-120b上的时钟信号和数据。在实施方式中，将写入数据在信号通路120a-120d上提供给缓冲器器件100a-100d，并且将时钟信号随同写入数据一起提供在信号通路120a-120d上。在实施方式中，将来自缓冲器器件100a-100d的时钟信号(诸如，时钟-到-主控器(“CTM”))随同信号通路120a-120d上的读出数据一起提供在信号通路120a-120d上。在实施方式中，时钟信号与写入和/读出数据同步或随同其一起传送。时钟信号沿与代表写入和/或读出数据的数据信号沿具有时间关系或与之对齐。时钟信息可以嵌入在数据中，从而不必使用与数据信号相伴的单独的时钟信号。
在实施方式中，读出、写入和/或双向选通信号可以在各个信号通路120a-120d中的至少一个信号线上传送。缓冲器器件100a-100d可以接收和/或传输信号通路120a-120b的选通信号和数据。在实施方式中，将写入数据在信号通路120a-120d上提供给缓冲器器件100a-100d，并且将选通信号随同写入数据一起提供在信号通路120a-120d上。在实施方式中，将来自缓冲器器件100a-100d的选通信号随同信号通路120a-120d上的读出信号一起提供在信号通路120a-120d上。在实施方式中，选通信号与写入和/或读出数据同步或随同其一起传送。选通信号沿与代表写入和/或读出数据的数据信号沿具有时间关系或与之对齐。
在实施方式中，从存储器模块连接器接口在信号通路121上提供用于访问具体集成电路存储器器件中具体存储器位置的地址(例如，行和/或列地址)和/或命令。在实施方式中，命令与具体集成电路存储器器件的存储器操作相关。例如，命令可以包括将写入数据存储在具体集成电路存储器器件中的具体存储器位置的写入命令，和/或用于从具体集成电路存储器器件取回存储在具体存储器位置的读出数据的读出命令。而且，可以同时访问不同数据分片中的多个存储器器件。在实施方式中，命令可以包括行命令、诸如读出或写入的列命令、掩蔽信息、预充电和/或感测命令。在实施方式中，通过公共线路集合将控制信息在信号通路121上以时分复用分组形式来传送，其中，分组中的特定字段用于包括命令操作码和/或地址。同样，可以将读出数据分组从集成电路存储器器件经过缓冲器100a-100d在各自的信号通路120a-120d上传送给存储器模块连接器接口。在实施方式中，分组代表在具体位窗口(或时间间隔)处断言的、用于在具体信号线上断言信号的一个或多个信号。
在实施方式中，存储器模块100(通过存储器模块连接器接口)与主控器器件(例如，处理器或者控制器)通信。
图2示出了具有分离的多分支控制/地址/时钟总线的存储器模块拓扑的实施方式。具体地，存储器模块200包括与缓冲器100a-100d和存储器模块连接器接口相耦合的分离的多分支控制/地址总线221。参考图2，总线221的第一部分终结于终端器230，并且总线221的第二部分终结于终端器231。在实施方式中，终端器230的阻抗与耦合至缓冲器100c-100d的总线221的第一部分的阻抗(Z0)相匹配，并且终端器231的阻抗与耦合至缓冲器100a-100b的总线221的第二部分的阻抗(Z1)相匹配。在实施方式中，阻抗Z0等于阻抗Z1。在实施方式中，终端器230和231单独地或结合地部署在存储器模块100上、缓冲器器件100a和100d上、或用以容纳器件100a和100d的封装上。
图3示出了具有由终端器330终结的单个多分支控制/地址/时钟总线的存储器模块拓扑。在实施方式中，终端器330的阻抗与信号通路121(或者控制/地址/时钟总线)的阻抗相匹配。在实施方式中，终端器330单独地或结合地部署在存储器模块300上或缓冲器器件100d上。
图4示出了在每个集成电路缓冲器器件和存储器模块连接器接口之间提供数据的存储器模块拓扑。在实施方式中，每个信号通路120a-120d分别终结于相关联的终端器420a-420d。在实施方式中，终端器420a-420d具有与信号通路120a-120d的每个的阻抗Z0相匹配的相应的阻抗。在实施方式中，终端器420a-420d单独地或结合地部署在存储器模块400上、每个缓冲器器件100a-100d上、或者容纳缓冲器器件100a-100d的封装上。
参考图1，信号通路121和信号通路103的控制/地址信号比率可以是2∶1(或者其他倍数，诸如4∶1、8∶1等)，使存储器模块连接器接口能够按照指定的速度操作，而同时存储器器件101a-101d可以以一半(四分之一、八分之一等)的数据信令速率进行操作，从而可以使用相对较低成本的存储器器件。
图5示出了包括多个集成电路存储器器件和多个集成电路缓冲器器件的、具有用于控制地址和/或时钟信息的集成电路缓冲器器件501的存储器模块拓扑。存储器模块500类似于存储器模块100，除了缓冲器器件501耦合至信号通路121和121a-121b之外。缓冲器器件501在信号通路121a上将控制、地址和/或时钟信息输出至缓冲器器件100a-100b，并在信号通路121b上将控制、地址和/或时钟信息输出至缓冲器器件100c-100d。在实施方式中，缓冲器器件501复制在信号通路121上接收到的控制、地址和/或时钟信息，并在信号通路121a-121b上重复控制、地址和/或时钟信息。在实施方式中，缓冲器器件501是时钟缓冲器器件，其提供与信号通路121a-121b上所提供的控制和地址信息的时间关系。在实施方式中，信号通路121a-121b包括提供时钟信号和/或时钟信息的至少一个信号线。在实施方式中，缓冲器器件501包括如图18所示的时钟电路1870。在实施方式中，缓冲器器件501接收指定对至少一个集成电路存储器器件101a-101d的访问的控制信息，诸如分组请求，并将对应的控制信号(在信号通路121a和/或121b上)输出至指定的集成电路存储器器件。
图6示出了除了终端器601耦合至存储器模块600上的信号通路121以外，与图5中所示存储器模块拓扑类似的存储器模块拓扑。在实施方式中，终端器601的阻抗与信号通路121的阻抗Z0相匹配。在实施方式中，终端器601部署在存储器模块600、缓冲器器件501，或者用来容纳缓冲器器件501的封装上。
图7示出了提供发往和/或来自耦合至信号通路的每个集成电路缓冲器器件和终端器的数据的存储器模块拓扑。在实施方式中，每个信号通路120a-120d分别终结于相关联的终端器701a-701d。在实施方式中，终端器701a-701d具有与每个信号通路120a-120d的阻抗Z0相匹配的阻抗。在实施方式中，终端器701a-701d单独地或结合地部署在存储器模块700上、缓冲器器件100a-100d上、或者用来容纳缓冲器器件100a-100d的封装上。
图8示出了在用于控制、地址和/或时钟信息的缓冲器器件与多个缓冲器器件之间具有分离的多分支信号通路的存储器模块拓扑。具体地，存储器模块800包括耦合至缓冲器100a-100d和缓冲器器件501的分离的多分支控制/地址总线121a-121b。在实施方式中，总线的第一部分121a终结于终端器801，并且总线的第二部分121b终结于终端器802。在实施方式中，终端器801的阻抗与第一段的阻抗(Z0)相匹配，并且终端器802的阻抗与第二段的阻抗(Z1)相匹配。在实施方式中，阻抗Z0等于阻抗Z1。在实施方式中，终端器801和802单独地或结合地部署在存储器模块800上、缓冲器器件100a和100d上、或者用来容纳缓冲器器件100a和100d的封装上。
参考图5，信号通路121与信号通路121a(或者121b)及信号通路103的控制/地址信号比率可以是2∶1∶1(或者是其他倍数，诸如4∶1∶1、8∶1∶1等)，从而使得使用信号通路121a(或者121b)和信号通路103的其他多分支总线拓扑实施方式不必一定按照如图1中所示使用信号通路121的实施方式一样高的信号速率来进行操作。而且类似于图1，信号通路121与信号通路103的控制/地址信号比率可以是2∶1(或者其他倍数，诸如4∶1、8∶1等)，使得存储器模块连接器接口能够按照指定的速度操作，而同时存储器器件101a-101d可以以一半(或者四分之一、八分之一等)的控制/地址信令速率进行操作，从而可以使用相对较低成本的存储器器件。类似地，信号通路102a-102d中的一个与信号通路120a-120d中的一个的数据信号比率可以是2∶1(或者其他倍数，诸如4∶1、8∶1等)，使得存储器模块连接器接口能够按照指定的信令速率操作，而同时存储器器件101a-101d可以以一半(或者四分之一、八分之一等)的数据信令比率进行操作，从而可以使用相对较低成本的存储器器件。
图9A示出了包括多个集成电路存储器器件和耦合至连接器接口的多个集成电路缓冲器器件的存储器模块拓扑的顶视图。在实施方式中，存储器模块900包括衬底910，该衬底910具有标准双列直插式存储器模块(“DIMM”)形状系数或者其他模块形状系数标准，例如小轮廓DIMM(“SO-DIMM”)和半高式DIMM(“VLP-DIMM”)。在可选实施方式中，衬底910可以是但不限于：晶圆、印刷电路板(“PCB”)、例如BT环氧树脂的封装衬底、软板(flex)、母板、子板或背板中之一或其结合。
在实施方式中，存储器模块900包括部署在衬底910第一侧的一对存储器器件101a-101b和缓冲器器件100a-d。在可选实施方式中，更多或更少的存储器器件和缓冲器器件可以使用。在实施方式中，还将一对存储器器件101c-101d部署在存储器模块900的第二侧，如图9B和图9C中所示的存储器模块900的侧视图和底视图中所示。在实施方式中，每个存储器器件和缓冲器器件被容纳在独立的封装中。在可选实施方式中，可以将存储器器件和缓冲器器件容纳在这里所描述的MCP封装实施方式中。
存储器模块900包括连接器接口920，其具有用于传送数据和控制/地址/时钟信号的不同接口部分。例如，存储器模块900的第一侧包括用以传送数据信号的连接器接口部分920a-920d，以及用以传送控制/地址信号的连接器接口部分930a。在实施方式中，连接器接口部分930a还传送时钟信号和/或时钟信息。在实施方式中，包括连接器接口部分920e-920h的存储器模块900的第二侧用来传送数据信号，并且连接器接口部分930b用来传送控制/地址信号。在实施方式中，连接器接口部分930b还传送时钟信号和/或时钟信息。
在实施方式中，连接器接口920部署在衬底910的边缘上。在实施方式中，存储器模块900插入部署在衬底950上的插槽940中。在实施方式中，衬底950是主板或者PCB，其具有用于在衬底950上传送信号的信号通路960a-960b。在实施方式中，信号通路960a和960b是信号迹线或者电线。在实施方式中，信号路径960a和960b耦合至部署在衬底950上的、可以将其他存储器模块插入和/或耦合至主控器的其他插槽。
在实施方式中，连接器接口部分包括至少一个接触或导电元件，诸如金属表面，以用于输入和/或输出电信号。在可选实施方式中，接触的形式可以是以下之一或其结合的形式：球、插槽、表面、信号迹线、电线、正极或负极掺杂型半导体区域和/或引脚。在实施方式中，如在此描述的连接器接口，诸如连接器接口920，不限于其中凸型(male)连接器或接口与凹型(female)连接器(或插槽940)或接口啮合的物理可分接口。连接器接口还包括任意类型的物理接口或链接，诸如在系统级封装(“SIP”)中使用的接口，其将来自存储器模块的焊接球或连接焊接至电路板。
在可选实施方式中，存储器模块900包括在嵌入式存储器子系统中，诸如包括在计算机图形卡、视频游戏控制台或打印机中。在可选实施方式中，存储器模块900位于个人计算机或服务器中。
在实施方式中，主控器与图1-图9和图16-图17中所示的存储器模块通信。主控器可以将信号传输至图1-图9和图16-图17中所示的存储器模块和/或从其接收信号。主控器可以是存储器控制器、对等设备或从设备。在实施方式中，主控器是存储器控制器，其可以是包括其他接口或功能的集成电路设备，例如，芯片组的北桥芯片。主控器可以集成在微处理器或图形处理器单元(“GPU”)或可视处理单元(“VPU”)上。主控器可以实现为现场可编程门阵列(“FPGA”)。存储器模块、信号通路和主控器可以包括在各种系统或子系统中，诸如个人计算机、图形卡、机顶盒、有线调制解调器、手机、游戏控制台、数字电视机(例如，高清电视(“HDTV”))、传真机、有线调制解调器、数字通用盘(“DVD”)播放器或者网络路由器。
在实施方式中，主控器、存储器模块和信号通路位于部署在公共封装或者单独封装中的一个或多个集成单片式电路中。
图10是示出了具有多个集成电路存储器器件101a-101d和缓冲器100a的器件1000的实施方式的框图。这里，数据(读出和/或写入)可以通过信号通路1006(数据)在多个集成电路存储器器件101a-101d和缓冲器100a之间传送。信号通路1006位于器件1000内部的信号通路，对应于图11中所示的1113a-d和1114。信号路径1006是在多个集成电路存储器器件101a-101d和缓冲器100a之间提供双向数据信号的总线。双向数据信号的示例包括从一个或多个集成电路存储器器件101a-101d传送到缓冲器100a的信号，还包括从缓冲器100a传送到一个或多个集成电路存储器器件101a-101d的信号。信号路径1005是器件1000内部的信号路径，对应于图11中所示的信号路径1116a-d和1117。信号路径1005是用于将单向控制/地址/时钟信号从缓冲器100a提供到多个集成电路存储器器件101a-101d的总线。在单向总线的示例中，信号只在一个方向上传送，也即，在这种情况下，信号仅从缓冲器100a传送到一个或多个集成电路存储器器件101a-101d。信号通路1005包括单独的控制信号线和地址信号线，其中控制信号线例如是行地址选通线、列地址选通线等。信号通路1005可以包括fly-by(飞)时钟线，以将时钟信号从缓冲器100a传送到集成电路存储器器件101a-101d。信号通路1005可以将时钟信号从一个或多个集成电路存储器器件101a-101d传送到缓冲器100a。
在实施方式中，缓冲器100a与SPD通信，以存储和取回关于器件1000和/或存储器模块900的参数和配置信息。在实施方式中，SPD1002是非易失性存储器件。信号通路1004将SPD 1002耦合至缓冲器100a。在实施方式中，信号通路1004是用于在SPD 1002和缓冲器100a之间提供双向信号的内部信号通路。
在实施方式中，SPD 1002是EEPROM器件。然而，其他类型的SPD 1002也是可行的，包括但不限于：手动跳线或切换设置，诸如与特定逻辑级别(高或者低)联系的负载电阻或下拉电阻网络，其可以在存储器模块添加到系统或从系统中移除时改变状态。
在实施方式中，SPD 1002是包括寄存器的存储器器件，该寄存器存储在系统操作期间可以通过软件容易地改变的信息，从而允许高度的灵活性，并进行对最终用户透明的配置操作。
在图18中所示的实施方式中，可以使用寄存器集合，诸如配置寄存器组1881，将上述SPD的功能集成到缓冲器器件100a中。参考图18，SPD逻辑和接口1820c可以通过关于缓冲器和连接至缓冲器的存储器器件的信息进行预配置，或者可以存储仅关于存储器器件或缓冲器器件100a之一的信息。对缓冲器的控制输入可以确定寄存器组内的存储节点何时将对信息进行采样，以预装载或预配置SPD逻辑和接口1820c。术语“寄存器”既可以适用于单位宽寄存器，也可以适用于多位宽寄存器。
在图10所示的实施方式中，SPD 1002存储关于存储器模块900配置信息的信息。例如，配置信息可以包括修复和冗余信息，以便修复有缺陷的存储器器件、存储器器件上有缺陷的存储器单元或外围电路、和/或信号通路。在实施方式中，SPD配置信息包括存储器模块群拓扑，诸如封装中和/或存储器模块上的存储器器件的数目、位置和类型，或者等级(如果存在的话)。在实施方式中，SPD配置信息包括用于缓冲器中的接口的串行化比率和/或关于配置缓冲器宽度的信息。在实施方式中，SPD配置信息包括第一值和第二值，所述第一值代表缓冲器器件100a的预期宽度或者包括代表缓冲器器件100a的可能宽度范围的范围，所述第二值代表如图18中所示的接口1820b的预期宽度。
在实施方式中，SPD配置信息包括用于访问存储器器件的定时信息或参数，诸如访问存储器器件的行的时间、访问存储器器件的列的时间、行访问和列访问之间的时间、行访问和预充电操作之间的时间、应用于第一组存储器阵列的行传感和应用于第二组存储器阵列的行传感之间的时间、和/或应用于第一组存储器阵列的预充电操作和应用于第二组存储器阵列的预充电操作之间的时间。
在实施方式中，所存储的定时信息可以按照时间单元表示，其中，值的表将具体时间单元映射到具体二进制编码。在初始化或校准序列期间，主控器或缓冲器可以读取SPD配置信息并确定针对一个或多个存储器器件的适当定时信息。例如，主控器还可以从SPD 1002读取代表时钟信号的时钟频率的信息，并通过时钟信号的时钟周期来划分所取回的定时信息。(时钟信号的时钟周期是时钟信号的时钟频率的倒数)。可以将该划分的任何剩余部分舍入时钟信号的下一个整数时钟周期。
如图10所示，信号通路120a和121都耦合至缓冲器100a。在实施方式中，信号通路120a向缓冲器100a传送单向控制/地址/时钟信号。在实施方式中，信号通路121传送去往和来自缓冲器100a的双向或单向数据信号。在可选实施方式中也可以将其他互连或外部连接拓扑用于器件1000。例如，缓冲器100a可以耦合至单个多分支控制总线、分离的多分支控制总线、或者分段的多分支总线。
在实施方式中，器件1000具有两个分离的电源。电源V1向存储器模块900上的一个或多个存储器器件(存储器器件101a-101d)供电。电源V2向存储器模块900上的一个或多个缓冲器(缓冲器100a)供电。在实施方式中，缓冲器100a具有内部功率调节电路，以向存储器器件101a-101d供电。
图11示出了根据实施方式的、包括多个集成电路存储器裸片1101a-d和容纳在公共封装1110内的或之上的缓冲器裸片1101a的器件1100。如这里在其他实施方式中描述并在图12-图15中示出的，多个集成电路存储器裸片1101a-d和缓冲器1100a部署在多个封装类型的实施方式中。例如，多个集成电路存储器裸片1101a-d和缓冲器裸片1100a可以堆叠在柔性带上、并排、或是位于器件衬底上的分离封装中。缓冲器裸片1100a用以在多个集成电路存储器裸片1101a-d与包括接触1104a-f的器件接口1111之间提供包括控制/地址/时钟信息和数据的信号。在实施方式中，一个或多个接触1104a-f类似于连接器接920的接触。在实施方式中，接触1104a-f用以将器件1100耦合至存储器模块100的衬底910，并且更具体地耦合至信号通路120a和121。器件接口1111还包括信号通路1118和1115，以通过缓冲器接口1103在接触1104a-f和缓冲器100a之间传送信号。信号继而通过缓冲器接口1103以及信号通路1117(部署在器件接口1111中)和1116a-d以及信号通路1114(部署在器件接口1111中)和1113a-d在多个存储器裸片1101a-d和缓冲器裸片1100a之间传送。在实施方式中，垫片1102a-c位于集成电路存储器裸片1101a-d之间。在实施方式中，垫片1102a-c被设置以便散热。类似地，缓冲器裸片1100a被部署在远离多个集成电路存储器裸片1101a-d的位置，以减轻存储器器件附近的散热。在实施方式中，通过焊接球或焊接结构将信号通路彼此耦合并耦合至集成电路存储器裸片1101a-d。
图12示出了具有封装1210和分离的封装1290的堆叠式封装器件1200，其中封装1210包含多个集成电路存储器裸片1101a-d，封装1290具有缓冲器裸片1100a。封装1210和1290两者都被堆叠和容纳，以制造器件1200。在实施方式中，多个集成电路存储器裸片具有独立封装并且堆叠在封装1290上。器件1200具有与图11中所示相类似的组件。缓冲器裸片1100a与在此描述的多个集成电路存储器裸片1101a-d通信。器件1200具有堆叠在缓冲器裸片1100a上、并由接触1201a-d隔开的存储器裸片1101a-d。在实施方式中，接触1201a-d是焊接球，其将信号通路1117和1114耦合至与缓冲器接口1103相耦合的信号通路1202和1203。
图13示出了根据实施方式的、具有部署在柔性带1302上的多个集成电路存储器器件101a-b(器件1301中的101a-c)和缓冲器器件100a的器件1300和1301。缓冲器器件100a与在此描述的多个集成电路存储器器件通信。部署在柔性带1302之上或之中的信号通路1305在多个集成电路存储器器件101a-c和缓冲器100a之间传送信号。在实施方式中，诸如球栅阵列1304之类的接触将多个集成电路存储器器件101a-c中的每个集成电路存储器器件以及缓冲器100a耦合至柔性带1302中的信号通路1305。在实施方式中，可以使用粘合剂1303将多个集成电路存储器器件101a-c相互耦合并耦合至缓冲器100a。在实施方式中，器件1300和1301部署在公共封装中。
图14示出了具有并排布置并容纳在封装1410中的多个集成电路存储器裸片1101a-d和1401a-d以及缓冲器裸片1100a的器件1400。器件1400具有类似于图11中所示组件的组件。缓冲器裸片1100a与在此描述的多个集成电路存储器裸片1101a-d和1401a-d通信。在实施方式中，多个集成电路存储器裸片1101a-d和1401a-d以及缓冲器裸片1100a并排部署在与器件接口1411耦合的衬底1450上。多个集成电路存储器裸片1401a-d由垫片1402a-c隔开。在实施方式中，单个集成电路存储器裸片1101d和单个集成电路存储器裸片1401d与缓冲器裸片1100a并排部署。器件接口1411包括接触1104a-f。信号通过信号通路1418和1415在缓冲器接口1103和接触1104a-f之间传送。信号通过信号通路1417在缓冲器接口1103和信号通路1116a-d(或者集成电路存储器裸片1101a-d)之间传送。类似地，信号通过信号通路1414在缓冲器接口1103和信号通路1113a-d(或者集成电路存储器裸片1401a-d)之间传送。
图15示出了具有分别容纳在独立封装1501、1505和1520中的多个集成电路存储器裸片1101a-b和缓冲器裸片1100a的器件1500。器件1500具有类似于图11中所示组件的组件。缓冲器裸片1100a与在此描述的集成电路存储器裸片1101a-b通信。集成电路存储器裸片1101a-b和缓冲器裸片1100a部署在包括信号通路1504、1509、1515和1518的衬底1530上。集成电路存储器裸片1101a包括具有接触1508的存储器接口1507。集成电路存储器裸片1101b包括具有接触1541的存储器接口1503。缓冲器裸片1100a包括具有接触1560的缓冲器接口1103。信号通过信号通路1515和1518在缓冲器接口1103和接触1104a-f之间传送。信号经由存储器接口1507和接触1508通过信号通路1509在缓冲器接口1103和集成电路存储器裸片1101a之间传送。类似地，信号经由存储器接口1503和接触1541通过信号通路1504在缓冲器接口1103和集成电路存储器裸片1101b之间传送。如在此所述，器件1500经由接触1104a-f耦合至存储器模块900。
图16示出了根据实施方式的、具有SPD 1603的存储器模块。存储器模块1610包括与SPD 1603一起部署在衬底930上的多个集成电路存储器器件(或者裸片)和缓冲器器件(或者裸片)。图16示出了具有单个SPD 1603的存储器模块1610，位于衬底930上的每个缓冲器器件100a-b可以访问SPD 1603。信号通路1601允许从连接器接口920以及一个或多个缓冲器100a-b访问SPD 1603。在实施方式中，信号通路1601是总线。SPD 1603可以具有配置和/或参数信息，这些信息可以由主控器通过连接器接口920和信号通路1601的方式写入或读取。同样，缓冲器100a-b可以通过信号通路1601向SPD 1603写入或从其读取。
图17示出了根据实施方式的存储器模块1710，其中每个器件1711a-b或者数据分片a-b都具有相关联的SPD 1720a-b、缓冲器器件(或者裸片)100a-b以及至少一个集成电路存储器器件101a(或者裸片)。多个缓冲器100a-b和相关联的多个SPD 1720a-b部署在衬底930上。可以使用与连接器接口920和每个SPD 1720a-b相耦合的信号通路1701从SPD 1720a-b处访问配置和/或参数信息。具体地，信号通路1701将器件1711a-b的SPD 1720a-b耦合至连接器接口920。在实施方式中，信号通路1701是总线。在可选实施方式中，信号通路1701将SPD 1720a和SPD 1720b耦合在菊花链或串行拓扑中。在实施方式中，器件1711a-b的一个或多个缓冲器器件100a-b可以访问(读出和/或写入)相应的SPD 1720a-b。同样，主控器可以使用信号通路1701来访问(读出和/或写入)相应的SPD 1720a-b。在实施方式中，使用报头字段或者其他标识符来传送配置和/或参数信息，从而使耦合在菊花链中的SPD可以将SPD信息转发至希望的目的地SPD。
图18示出了根据实施方式的缓冲器器件100a(或者裸片，诸如缓冲器裸片1100a)的框图。缓冲器100a包括：缓冲器接口1103a、接口1820a-c、冗余和修复电路1883、多路复用器1830、请求和地址逻辑电路1840、数据缓存和标记电路1860、计算电路1865、配置寄存器组1881以及时钟电路1870之一或其结合。
在存储器读操作实施方式中，缓冲器100a在信号通路121上从主控器接收可以是分组格式的控制信息(包括地址信息)，并且作为响应，缓冲器100a在一个或多个信号通路1005上向一个或多个或全部存储器器件101a-d传输对应的信号。一个或多个存储器器件101a-d可以通过将数据传输给缓冲器100a来进行响应，缓冲器100a通过一个或多个信号通路1006接收数据，并且作为响应，缓冲器100a向主控器(或其他缓冲器)传输对应的信号。主控器通过一个或多个信号通路121传输控制信息，并通过一个或多个信号通路120a接收数据。
通过将控制和地址信息绑定在分组中，存储器器件101a-d通信所需的协议独立于物理的控制/地址接口实现。
在存储器写操作实施方式中，缓冲器100a在信号通路121上从主控器接收可以是分组格式的控制信息(包括地址信息)，并在信号通路120a上从主控器接收可以是分组形式的、针对一个或多个存储器器件101a-d的写入数据。缓冲器100a继而在一个或多个信号通路1006上向一个或多个或全部存储器器件101a-d传输对应的信号，从而可以存储写入数据。
主控器通过一个或多个信号通路121传输控制/地址/时钟信息，并通过一个或多个信号通路120a传输写入数据。
在实施方式中，针对存储器器件101a-d中的不同存储器器件可以进行同时的写入和/或读出操作。
在实施方式中，提供给缓冲器100a的控制信息导致一个或多个存储器器件100a-d的一个或多个存储器操作(例如读出和/或入写操作)，同时可以将相同的控制信息提供给缓冲器100b，其导致与缓冲器100b相关联的一个或多个存储器器件100a-d的相同存储器操作。在其他实施方式中，可以将相同的控制信息提供给缓冲器100a和缓冲器100b，而针对与每个缓冲器100a-b相关联的一个或多个存储器器件100a-d进行不同的存储器操作。
在实施方式中，缓冲器接口1103a将信号通路121和120a耦合至图10中所示的缓冲器100a。在实施方式中，缓冲器接口1103a对应于图11、图12、图14和图15中所示的缓冲器接口1103。在实施方式中，缓冲器接口1103a包括耦合至信号通路120a的、用以传输和接收数据的至少一个收发器1875(即，传输和接收电路)，以及耦合至信号通路121的、用以接收控制/地址/时钟信息的至少一个接收器电路1892。在实施方式中，信号通路121和120a包括点对点链路。缓冲器接口1103a包括具有至少一个收发器1875的、与点对点链路连接的端口。在实施方式中，点对点链路包括一个或多个信号线，每个信号线具有不多于2个的收发器连接点。在缓冲器接口1103a上包括2个收发器连接点之一。缓冲器接口1103a可以包括附加端口，以便耦合缓冲器100a与其他器件和/或存储器模块上的其他缓冲器器件之间的附加点对点链路。这些附加端口可以用来扩展存储能力，如下文将详细描述的。缓冲器100a可以起到点对点链路与其他点对点链路之间的收发器的作用。在实施方式中，缓冲器接口1103a包括重复数据、控制信息和/或时钟信号的中继器电路1899。在实施方式中，缓冲器接口1103a包括在连接器接口部分之间传递信号的旁路电路1898。
在实施方式中，终端器1880部署在缓冲器100a上并且与收发器1875和信号通路120a连接。在这个实施方式中，收发器1875包括输出驱动和接收器。终端器1880可以驱散从收发器1875反射的信号能量(即，电压反射)。终端器1880以及在此描述的其他终端器可以是单个电阻器或电容器或电感器或其串联/并联组合。在可选实施方式中，终端器1880可以在缓冲器100a外部。例如，终端器1880可以部署在存储器模块900的衬底910上或用以容纳缓冲器100a的封装上。
接口1820a包括耦合至信号通路1005的至少一个传输器电路1893，用以将控制/地址/时钟信息传输到一个或多个存储器器件。在实施方式中，接口1820a包括收发器，该收发器可以在部署于公共存储器模块或者不同存储器模块上的缓冲器之间传送控制/地址/时钟信息。
接口1820b包括耦合至信号通路1006的收发器1894，用以在图10中所示的缓冲器100a和一个或多个存储器器件101a-d之间传送数据。SPD逻辑和接口1820c包括耦合至信号通路1004的收发器1896，用以在图10中所示的缓冲器100a和SPD 1002之间传送配置和/或参数信息。在实施方式中，接口1820c用以传送如图16和图17所示的配置和/或参数信息。
根据实施方式，多路复用器1830可以在缓冲器接口100a和接口1820b之间执行带宽集中操作，以及路由来自适当源的数据(即，以来自存储器器件、内部数据、缓存或者写缓冲器的数据子集为目标)。带宽集中的概念涉及：在多数据信号通路实施方式中，将耦合至存储器器件的每个数据通路的(较小)带宽合并，以便匹配缓冲器接口1103a所使用的(较高)总体带宽。在实施方式中，在可以耦合至接口1820b和缓冲器接口1103a的多个信号通路之间使用吞吐量的多路复用和解多路复用。在实施方式中，缓冲器101a使用耦合至接口1820b的多个数据通路的合并带宽，以匹配接口缓冲器接口1103a的带宽。
在实施方式中，数据缓存和标记电路1860(或者缓存1860)可以提供最频繁参考的数据的存储以及访问延迟特性低于多个存储器器件的关联标记地址，从而改进存储器访问。在实施方式中，缓存1860包括写缓冲器，其可以在外部信号通路上使用可用的数据传输窗口来接收写入数据和地址/掩蔽信息，从而改善接口连接效率。一旦被接收，该信息临时存储在写缓冲器中，直到准备好将其通过接口1820b传送到至少一个存储器器件。
计算电路1865可以包括处理器或者控制器单元、压缩/解压缩引擎等，以进一步增强缓冲器100a的性能和/或功能。在实施方式中，计算电路1865控制缓冲器接口1103a和接口1820a-c之间的控制/地址/时钟信息以及数据的传送。
时钟电路1870可以包括时钟产生器电路(例如，
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时钟产生器)，可以将其包含在缓冲器101a中并由此消除对独立时钟产生器件的需要。
在可选实施方式中，时钟电路1870包括针对外部时钟信号调节内部时钟信号的相位或延迟时钟对齐电路，诸如锁相环(“PLL”)电路或者迟延锁定环(“DLL”)电路。时钟对齐电路可以使用来自已有外部时钟产生器的外部时钟或者使用内部时钟产生器来提供内部时钟，以产生与所接收和传输的数据和/或控制信息具有预定时间关系的内部同步时钟信号。
在实施方式中，时钟电路1870通过信号通路121接收具有第一频率的第一时钟信号，并使用第一时钟信号产生(经由接口1820a)到存储器器件101a的第二时钟信号，并且还使用第一时钟信号产生(经由接口1820a)到存储器器件101b的第三时钟信号。在实施方式中，第二和第三时钟信号与第一时钟信号具有预定的时间(相位或延迟)关系。
在实施方式中，传输电路(诸如图18中所示的收发器1875、1896和1894中的)传输包括已编码时钟信息的差分信号，并且接收器电路(诸如收发器1875、1896和1894中的)接收包括已编码时钟信息的差分信号。在这个实施方式中，包括时钟和数据恢复电路(诸如时钟电路1870)，以提取与接收器电路所接收的数据一起编码的时钟信息。同样，时钟信息可以与传输电路所传输的数据一起编码。例如，可以通过确保在给定数目的数据位中发生最小数目的信号跃迁来将时钟信息编码在数据信号上。
在实施方式中，收发器1875传输和接收第一类型的信号(例如，具有指定电压水平和时间的信号)，而收发器1894(和/或传输电路1893)传输和接收第二类型的信号。例如，收发器1875可以传输和接收针对DDR2存储器器件的信号，并且收发器1894可以传输和接收针对DDR3存储器器件的信号。
在实施方式中，(通过信号通路121和120的方式)提供给缓冲器100a的控制信息和/或数据与从缓冲器100a提供给一个或多个存储器器件100a-d的控制信息和/或数据可以是不同的协议格式或者具有不同的协议特征。缓冲器100a中的逻辑(例如，计算电路1865)执行所接收的控制信息和/或数据和传输的控制信息和/或数据之间的该协议转换。在实施方式中，不同电子的/信令和控制/数据协议构成了接口标准。缓冲器100a可以起到不同接口标准-一个针对存储器模块接口(例如，连接器接口920)，另一个针对一个或多个存储器器件100a-d-之间的转换器的作用。例如，一个存储器模块接口标准可以要求读取部署在存储器模块上的特定存储器器件中的特定寄存器。然而，存储器器件可能组装有不包括存储器模块接口标准所需的寄存器的存储器器件。在实施方式中，缓冲器100a可以仿真存储器模块接口标准所需的寄存器，并由此允许在不同的接口标准下进行操作的存储器器件100a-d的使用。使用具有不同接口标准的存储器器件时，该缓冲器功能连同模块拓扑和架构使存储器模块成为与一个接口标准兼容的插槽。
在实施方式中，缓冲器100a包括冗余和修复电路1883，用以检测和修复存储器单元、存储器器件的行或组、整个存储器器件(或者外围电路)，和/或缓冲器100a和存储器器件101a-d之间的信号通路的功能。在实施方式中，在校准操作期间和/或初始化期间，冗余和修复电路1883周期性地测试一个或多个存储器器件101a-d，这是通过使用所选的数据通路将预定的多个值写入所选存储器器件的存储位置(例如，使用收发器1894和存储预定值的查找表)并继而使用所选的数据通路从所选的存储器器件读出所存储的预定的多个值。在实施方式中，当从所选存储器器件的存储位置读出的值与写到该存储位置的值不匹配时，冗余和修复电路1883使缓冲器100a不能访问所选存储器器件和/或所选信号通路。在实施方式中，可以选择到不同存储器器件的不同信号通路，并且可以再次执行该测试功能。如果选择不同的信号通路导致所读取的预定值与冗余和修复电路1883中预定值的准确对照(或者通过了检测)，则此后选择或映射在其他存储器器件中或到其他存储器器件的不同存储位置的不同存储地址。因此，将不会发生对有缺陷的存储位置的其他写入和/或读取操作。
在实施方式中，通过缓冲器接口1103a来接收以耦合至缓冲器100a的存储器器件101a-d为目标的控制信息(包括地址信息)和数据的任何多路复用组合，缓冲器接口1103a例如可以从数据中提取地址和控制信息。例如，控制信息和地址信息可以被解码并与信号通路120a上的多路复用数据分离开，并且可以在信号通路1895上将控制信息和地址信息从缓冲器接口1103a提供给请求和地址逻辑电路1840。继而可以将数据提供给可配置串行化/解串行化电路1891。请求和地址逻辑电路1840产生给传输器电路1893的一个或多个控制信号。
在实施方式中，接口1820a和1820b包括可编程特征。缓冲器100a和存储器器件101a-d之间的多个控制信号线和/或数据信号线是可编程的，以便适应不同数目的存储器器件。因此，存储器器件的数目增加时，可以使用更多专用的控制信号线。使用可编程专用控制线和/或数据线避免了使用总线在存储器器件和缓冲器100a之间传送控制信号时可能出现的任何可能的负载问题。在另一实施方式中，在接口1820处可以对针对每个存储器器件的每个字节的附加数据选通信号进行编程，以适应不同类型的存储器器件，诸如需要这种信号的联想存储器器件。在又一实施方式中，接口1820a和1820b是可编程的，以访问不同的存储器器件宽度。例如，接口1820a和1820b可被编程为与16“×4”宽度的存储器器件、8“×8”宽度的存储器器件或者4“×16”宽度的存储器器件连接。同样，缓冲器接口1103a具有针对信号通路120a的可编程宽度。
可配置的串行化/解串行化电路1891根据所存储的串行化比率来执行串行化和解串行化功能。由于从存储器器件的最大值中减去了其访问宽度，因此存储器器件访问粒度(通过数据量测量)等量地减小，并且可以使用访问交错或者多路复用方案来确保可以访问存储器器件101a-d中的所有存储位置。当存储器器件访问宽度改变时，可以增加和较少信号通路1006的数目。可以将信号通路1006细分为若干可寻址的子集。事务的地址将确定信号通路1006的哪个目标子集将被用于该事务的数据传送部分。此外，可以根据希望的串行化比率来配置包括在接口1820a和1820b中、用来与一个或多个存储器器件101a-d进行通信的收发器电路、传输器电路和/或接收器电路的数目。通常，可以允许或禁止在一个或多个存储器器件101a-d和缓冲器接口1103a之间的给定传送中有多少收发器是活动的，以此来完成收发器的配置。在实施方式中，在缓冲器接口1103a处传送数据的数据速率是在耦合至存储器器件101a-d的一个或多个信号通路1006上传送数据的数据率的倍数或比例。
缓冲器100a提供高度的系统灵活性。可以通过修改缓冲器100a来逐步引入存储器器件的新接口标准，以便与支持较旧标准的主控器或存储器系统结合操作。在实施方式中，可以使用较旧的存储器模块接口或插槽来插入存储器模块，同时可以在该存储器模块上部署较新发展阶段的存储器器件。可以保留与现有发展阶段的存储器器件的向后兼容性。类似地，可以逐步引入新生代的主控器或控制器，以利用新生代存储器器件的特征，而同时维持与现有发展阶段的存储器器件的向后兼容性。类似地，在针对特定应用的单个公共封装中可以包括具有不同价格、功率需求和访问时间的不同类型存储器器件。
图19示出了实施方式中的集成电路存储器器件1900(或者存储器裸片)。集成电路存储器器件1900对应于实施方式中的一个或多个集成电路存储器器件101a-d。集成电路存储器器件1900包括存储器内核1900b和存储器接口1900a。信号通路1950a-b、1951a-b、1952和1953耦合至存储器接口1900a。信号通路1950a-b传送读出和写入数据。信号通路1951a-b传送地址信息，诸如分别在分组中传送行地址和列地址。信号通路1952传送控制信息。信号通路1953传送一个或多个时钟信号。在实施方式中，信号通路1950a-b对应于图10中所示的信号通路120a，并且信号通路1951a-b、1952和1953对应于图10中所示的信号通路121。
存储器接口1900a包括至少一个传输器和/或接收器，以用于在存储器器件1900与信号通路1950a-b、1951a-b、1952和1953之间传送信号。写解多路复用器(“Demux”)1920和读多路复用器(“Mux”)1922耦合至信号通路1950a，而写Demux 1921和读Mux 1923耦合至信号通路1950b。写Demux 1920-21将写入数据从信号通路1950a-b提供到存储器内核1900b(具体地，提供到感测放大器0-2a和0-2b)。读Mux 1922-23将读出数据从存储器内核1900b提供到信号通路1950a-b(具体地，提供到感测放大器Na和Nb)。
Demux和行分组解码器1910耦合至信号通路1951a，并且Demux和列分组解码器1913耦合至信号通路1951b。Demux和行分组解码器1910对分组解码，并将行地址提供到行解码器1914。Demux和列分组解码器1913将列地址和掩蔽信息提供给列和掩蔽解码器1915。
控制寄存器耦合至信号通路1952，并响应于寄存器的值而将控制信号提供给行编码器1914以及列和掩蔽解码器1915。
时钟电路耦合至信号通路1953，以响应于信号通路1953上传送的一个或多个时钟信号来提供传输时钟信号TCLK和接收时钟信号RCLK。在实施方式中，响应于接收时钟信号RCLK沿，写Demux1920和1921将写入数据从信号通路1950a-b提供给存储器内核1900b。在实施方式中，响应于传输时钟信号TCLK沿，读Mux 1922核1923将读出数据从存储器内核1900b提供给信号通路1950a-b。在实施方式中，时钟电路产生信号通路1953上的(或者到缓冲器器件的)时钟信号，其与输出到信号通路1950a-b上的读出数据具有时间关系。
行解码器1914与列和掩蔽解码器1915向存储器内核1900b提供控制信号。例如，响应于行命令，使用感测放大器对存储在存储器组中的多个存储单元的数据进行感测。待感测的行由从Demux和行分组解码器1910提供给行解码器1914的行地址标识。响应于由Demux和列分组解码器1913提供的列地址(以及可能的掩蔽信息)，选择感测放大器所感测的数据子集。
存储器内核1900b的存储器组0-N中的存储器组包括具有双向存储单元阵列的存储器阵列。在实施方式中，存储器组0-N包括存储单元，其可以是DRAM单元、SRAM单元、FLASH单元、铁电RAM(FRAM)单元、磁阻或磁性RAM(MRAM)单元，或者其他等价类型的存储器存储单元。在实施方式中，集成电路存储器器件1900是DDR集成电路存储器器件或更近代存储器器件(例如，DDR2或者DDR3)。在可选实施方式中，集成电路存储器器件1900是XDRTMDRAM集成电路存储器器件或者
Figure GSA00000122029300281
(“DRDRAM”)存储器器件。在实施方式中，集成电路存储器器件1900包括容纳在公共封装中的具有不同类型存储单元的存储器器件。
在此描述的信号可以使用信号通路在器件/电路之间和之内传输或接收，并可使用任意数目的信令技术来产生，信令技术包括但不限于调制电信号的电压或电流水平。信号可以代表任意类型的控制和定时信息(例如，命令、地址值、时钟信号以及配置/参数信息)以及数据。在实施方式中，在此描述的信号可以是光信号。
多种多样的信号可以在这里描述的信号通路上传送。例如，信号类型包括差分(在一对信号线上的)、不归零(“NRZ”)、多级脉冲振幅调制(“PAM”)、相移键控、延迟或时间调制、正交振幅调制(“QAM”)和Trellis编码。
在使用多级PAM信令的实施方式中，可以使用多个电压水平对连续数字值或符号的唯一集合进行编码，从而在没有增加系统时钟频率或信号线数目的情况下提高数据速率。换言之，可以将连续数字符号的每个唯一组合分配给唯一的电压水平，例如，4级PAM方案可以使用4个不同的电压范围来区分一对连续数字值或符号，诸如00、01、10和11。这里，每个电压范围将对应于连续符号的唯一配对之一。
在实施方式中，时钟信号用以在存储器模块和/或器件中对事件进行同步，诸如对接收和传输数据和/或控制信息进行同步。在实施方式中，使用全局同步时钟(即，将单个时钟频率源分发给存储器模块/系统中的各种器件)。在实施方式中，使用源同步时钟(即，数据与时钟信号一起从源传递到目的地，使得时钟信号和数据变为可容许偏差(skew-tolerant))。在实施方式中，使用编码数据和时钟信号。在可选实施方式中，使用在此描述的时钟或同步的结合。
在实施方式中，在此描述的信号通路单独地或组合地包括一个或多个导电元件，诸如多个电线、金属迹线(内部的或外部的)、掺杂区域(正极或负极增强的)，以及一个或多个光纤或者光路径。在实施方式中，多个信号通路可以替代图中所示的单个信号通路，并且单个信号通路可以替代图中所示的多个信号通路。在实施方式中，信号通路可以包括总线和/或点对点连接。在实施方式中，信号通路包括用于传送控制和数据信号的信号通路。在可选实施方式中，信号通路仅包括用于传送数据信号的信号通路或者仅包括用于传送控制信号的信号通路。在又一实施方式中，信号通路传送单向信号(在一个方向上传送的信号)或者双向信号(在两个方向上传送的信号)或单向和双向信号两者的组合。
应当指出，按照其行为、寄存器传送、逻辑组件、晶体管、布局几何和/或其他特性，可以使用计算机辅助设计工具来描述在此公开的各种电路，并将其表达(和表示)为在包含在各种计算机可读介质中的数据和/或指令。可以实现这些电路表示的文件和其他对象的格式包括但不限于：支持诸如C、Verilog和HLDL的行为语言的格式；支持例如RTL的寄存器级描述语言的格式；支持例如GDSII、GDSIII、GDSIV、CIF、MEBES的几何描述语言的格式；以及任何其他适当的格式和语言。可以包含这些格式化的数据和/或指令的计算机可读介质包括但不限于：各种形式的非易失性存储介质(例如，光、磁或半导体存储介质)以及可以用来通过无线、光的或者有线的信令介质或其任意组合来传送这种格式化数据和/或指令的载波。通过载波对这种格式化数据和/或指令的传送包括但不限于：通过一个或多个数据传送协议(例如，HTTP、FTP、SMTP等)在互联网和/或其他计算机网络上的传送(上传、下载、电子邮件等)。在通过一个或多个计算机可读介质在计算机系统内被接收时，可以由计算机系统内的处理实体(例如，一个或多个处理器)来处理上述电路的这种基于数据和/指令的表示，并与一个或多个其他计算机程序(非限制性地包括：网表产生程序、放置和路由程序之类的)的执行相结合，以产生这些电路的物理表现形式的表示或图像。这些表示或图像此后可以在器件制造中使用，例如，通过在器件制造过程中允许产生用以形成电路的各种组件的一个或多个掩模。
出于说明和描述的目的，已经提供了对若干实施方式的上述描述。这并非意在详尽或是将实施方式限制为所公开的精确形式。对于本领域的技术人员而言，修改和变形将是显然的。挑选和描述实施方式是为了解释发明原理和实践应用，由此使本领域的技术人员理解各种实施方式以及具有适合特定预期使用的各种修改。本发明范围意在由所附权利要求及其等价项限定。

Claims (22)

1.一种存储器模块，包括：
连接器接口；
第一多个集成电路存储器器件；
第二多个集成电路存储器器件；
耦合至所述第一多个集成电路存储器器件的第一集成电路缓冲器器件；
耦合至所述第二多个集成电路存储器器件的第二集成电路缓冲器器件；
其中经由所述第一集成电路缓冲器器件执行对所述第一多个集成电路存储器器件的第一存储器访问，并且经由所述第二集成电路缓冲器器件执行对所述第二多个集成电路存储器器件的第二存储器访问；
从所述连接器接口延伸到所述第一和第二集成电路缓冲器器件的控制信号通路，其中所述控制信号通路携带与所述第一和第二存储器访问相关联的控制信息；
从所述连接器接口延伸到所述第一集成电路缓冲器器件的第一数据信号通路，其中所述第一数据信号通路携带与所述第一存储器访问相关联的数据；以及
从所述连接器接口延伸到所述第二集成电路缓冲器器件的第二数据信号通路，其中所述第二数据信号通路携带与所述第二存储器访问相关联的数据；
其中所述第一和第二集成电路缓冲器器件的每个包括存储电路，用以存储关于相应的第一和第二多个集成电路存储器器件中的至少相应的集成电路存储器器件的有缺陷的存储器单元的冗余信息，使得当所述有缺陷的存储器单元位于相应的集成电路存储器器件的至少一个中时，所述第一和第二集成电路缓冲器器件的至少一个重新路由第一和第二存储器访问之一。
2.根据权利要求1所述的存储器模块，其中所述控制信息包括与所述有缺陷的存储器单元相关联的地址，并且其中所述第一集成电路缓冲器器件将具有所述地址的所述第一存储器访问重新路由到所述第一多个集成电路存储器器件中的另一集成电路存储器器件。
3.根据权利要求1所述的存储器模块，其中所述控制信息包括与所述有缺陷的存储器单元相关联的地址，并且其中所述第一集成电路缓冲器器件将具有所述地址的所述第一存储器访问重新路由到所述第一多个集成电路存储器器件中的相应的集成电路存储器器件的另一地址。
4.根据权利要求1所述的存储器模块，其中所述控制信息包括与所述有缺陷的存储器单元相关联的地址，并且其中第一多个值被写入所述地址，并且随后从所述地址读出第二多个值，用以检测所述有缺陷的存储器单元，其中当所述第一多个值与所述第二多个值不匹配时，检测出所述有缺陷的存储器单元。
5.根据权利要求1所述的存储器模块，其中所述第一多个集成电路存储器器件和所述第一集成电路缓冲器器件包括在单个公共封装中。
6.一种存储器模块包括：
将被耦合到外部接口的连接器接口；
第一多个集成电路存储器器件，所述第一多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；
第二多个集成电路存储器器件，所述第二多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；
耦合至所述第一多个集成电路存储器器件的第一集成电路缓冲器器件；
耦合至所述第二多个集成电路存储器器件的第二集成电路缓冲器器件；
其中经由所述第一集成电路缓冲器器件执行对所述第一多个集成电路存储器器件的第一存储器访问和经由所述第二集成电路缓冲器器件执行对所述第二多个集成电路存储器器件的第二存储器访问；
其中所述第一集成电路缓冲器器件包括存储电路，用以存储关于所述第一多个集成电路存储器器件中的至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息；
其中所述第二集成电路缓冲器器件包括存储电路，用以存储关于所述第二多个集成电路存储器器件中的至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息；
从所述连接器接口延伸到所述第一和第二集成电路缓冲器器件的控制信号通路，其中所述控制信号通路携带与所述第一和第二存储器访问相关联的控制信息；
从所述连接器接口延伸到所述第一集成电路缓冲器器件的第一数据信号通路，其中所述第一数据信号通路携带与所述第一存储器访问相关联的数据；
从所述连接器接口延伸到所述第二集成电路缓冲器器件的第二数据信号通路，其中所述第二数据信号通路携带与所述第二存储器访问相关联的数据。
7.根据权利要求6所述的存储器模块，其中第一多个值被写入所述第一多个集成电路存储器器件中的集成电路存储器器件的地址，并且随后从所述集成电路存储器器件的所述地址读出第二多个值，用以检测所述第一多个集成电路存储器器件中的至少一个有缺陷的存储器单元位置，其中当所述第一多个值与所述第二多个值不匹配时，检测出所述有缺陷的存储器单元位置。
8.根据权利要求7所述的存储器模块，其中，在对所述第一多个集成电路存储器器件进行初始化期间，写入所述第一多个值并读出所述第二多个值。
9.根据权利要求6所述的存储器模块，其中所述控制信号通路被包括在耦合至所述第一和第二集成电路缓冲器器件和连接器接口的多分支总线中。
10.一种存储器模块包括：
连接器接口；
第一多个集成电路存储器器件，所述第一多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；
第二多个集成电路存储器器件，所述第二多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；
耦合至所述第一多个集成电路存储器器件的第一集成电路缓冲器器件；
耦合至所述第二多个集成电路存储器器件的第二集成电路缓冲器器件；
其中经由所述第一集成电路缓冲器器件执行对所述第一多个集成电路存储器器件的第一存储器访问并且经由所述第二集成电路缓冲器器件执行对所述第二多个集成电路存储器器件的第二存储器访问；
从所述连接器接口延伸到所述第一和第二集成电路缓冲器器件的控制信号通路，其中所述控制信号通路携带与所述第一和第二存储器访问相关联的控制信息；
从所述连接器接口延伸到所述第一集成电路缓冲器器件的第一数据信号通路，其中所述第一数据信号通路携带与所述第一存储器访问相关联的数据；
从所述连接器接口延伸到所述第二集成电路缓冲器器件的第二数据信号通路，其中所述第二数据信号通路携带与所述第二存储器访问相关联的数据；以及
耦合至所述第一和第二集成电路缓冲器器件的集成电路存储器件，所述集成电路存储器件用以存储关于所述第一和第二多个集成电路存储器器件的每一个中的至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息。
11.根据权利要求10所述的存储器模块，其中所述关于至少一个有缺陷的单元位置的信息在对所述存储器模块初始化期间获得。
12.根据权利要求10所述的存储器模块，其中第一多个值被写入所述第一多个集成电路存储器器件中的集成电路存储器器件的地址，并且随后从所述集成电路存储器器件的地址读出第二多个值，用以检测所述至少一个有缺陷的存储器单元位置，其中当所述第一多个值与所述第二多个值不匹配时，检测出所述有缺陷的存储器单元位置。
13.根据权利要求10所述的存储器模块，其中所述存储器单元阵列的每个包括动态随机访问存储器单元。
14.根据权利要求10所述的存储器模块，其中所述第一集成电路缓冲器器件将具有与所述有缺陷的存储器单元位置相关联的地址的所述第一存储器访问重新路由到所述第一多个集成电路存储器器件中的另一地址。
15.一种容纳在单个半导体封装中的系统，所述系统包括：
连接器接口；
第一多个集成电路存储器裸片，每个集成电路存储器裸片具有存储器单元阵列；
第二多个集成电路存储器裸片，每个集成电路存储器裸片具有存储器单元阵列；
耦合至所述第一多个集成电路存储器裸片的第一集成电路缓冲器裸片；
耦合至所述第二多个集成电路存储器裸片的第二集成电路缓冲器裸片；
其中经由所述第一集成电路缓冲器裸片执行对所述第一多个集成电路存储器裸片的第一存储器访问并且经由所述第二集成电路缓冲器裸片执行对所述第二多个集成电路存储器裸片的第二存储器访问，
其中所述第一集成电路缓冲器裸片包括存储电路，用以存储关于所述第一多个集成电路存储器裸片中的存储器单元阵列中至少一个有缺陷的存储器单元位置的信息；
其中所述第二集成电路缓冲器裸片包括存储电路，用以存储关于所述第二多个集成电路存储器裸片中的存储器单元阵列中至少一个有缺陷的存储器单元位置的信息；
从所述连接器接口延伸到所述第一和第二集成电路缓冲器裸片的控制信号通路，其中所述控制信号通路携带与所述第一和第二存储器访问相关联的控制信息；
从所述连接器接口延伸到所述第一集成电路缓冲器裸片的第一数据信号通路，其中所述第一数据信号通路携带与所述第一存储器访问相关联的数据；
从所述连接器接口延伸到所述第二集成电路缓冲器裸片的第二数据信号通路，其中所述第二数据信号通路携带与所述第二存储器访问相关联的数据。
16.根据权利要求15所述的系统，其中所述存储器单元阵列的每个包括动态随机访问存储器单元。
17.根据权利要求16所述的系统，其中所述第一和第二集成电路缓冲器裸片中的存储电路是相应的寄存器。
18.根据权利要求15所述的系统，其中所述第一集成电路缓冲器裸片响应于所述关于第一多个集成电路存储器裸片中的存储器单元阵列中至少一个有缺陷的存储器单元位置的信息而将所述第一存储器访问重新路由到所述第一多个集成电路存储器裸片的存储器单元阵列中的另一存储器位置。
19.一种系统，包括：
连接器接口；
第一多个集成电路存储器器件，所述第一多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；
第二多个集成电路存储器器件，所述第二多个集成电路存储器器件的每个集成电路存储器器件具有存储器单元阵列；
耦合至所述第一多个集成电路存储器器件的第一集成电路缓冲器器件；
耦合至所述第二多个集成电路存储器器件的第二集成电路缓冲器器件；
其中经由所述第一集成电路缓冲器器件执行对所述第一多个集成电路存储器器件的第一存储器访问，并且经由所述第二集成电路缓冲器器件执行对所述第二多个集成电路存储器器件的第二存储器访问；
其中所述第一集成电路缓冲器器件包括存储电路，用以存储关于第一多个集成电路存储器器件中的至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息；
其中所述第二集成电路缓冲器器件包括存储电路，用以存储关于第二多个集成电路存储器器件中的至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息；
从所述连接器接口延伸到所述第一和第二集成电路缓冲器器件的控制信号通路，其中所述控制信号通路携带与所述第一和第二存储器访问相关联的控制信息；
从所述连接器接口延伸到所述第一集成电路缓冲器器件的第一数据信号通路，其中所述第一数据信号通路携带与所述第一存储器访问相关联的数据；
从所述连接器接口延伸到所述第二集成电路缓冲器器件的第二数据信号通路，其中所述第二数据信号通路携带与所述第二存储器访问相关联的数据。
20.根据权利要求19所述的系统，其中所述控制信号通路被包括在耦合至所述第一和第二集成电路缓冲器器件和连接器接口的多分支总线中。
21.根据权利要求19所述的系统，其中所述第一和第二集成电路缓冲器器件中的存储电路包括相应的寄存器，用以存储关于相应的第一和第二多个集成电路存储器器件中的至少一个有缺陷的存储器单元位置的信息。
22.根据权利要求19所述的系统，其中所述第一集成电路缓冲器器件响应于关于所述第一多个集成电路存储器器件中的至少一个存储器单元阵列的至少一个有缺陷的存储器单元位置的信息而将所述第一存储器访问重新路由到所述第一多个集成电路存储器器件中的至少一个存储器单元阵列中的另一存储器位置。
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