CN101877241A - 半导体存储设备 - Google Patents

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Abstract

一种半导体存储设备，包括：多个存储单元，配置为与多条字线中的各条相对应，以便存储数据；多个基准存储单元，配置为包括其下电极共用地彼此连接的第一和第二磁性存储器件，以产生对应于各个存储单元的基准电流；以及感测放大部件，配置为感测并放大基准电流和与连接到字线当中被激活字线的存储单元相对应的数据电流。

Description

半导体存储设备
相关申请的交叉引用
本申请要求于2009年4月30日提交的第10-2009-0038532号韩国专利申请的优先权益，将其全部内容通过引用而合并到本申请中。
技术领域
本发明涉及一种半导体设计技术，并且尤其涉及一种使用磁性隧道结(Magnetic Tunnel Junction，MTJ)器件来提供半导体存储设备中的基准电流的基准存储单元。
背景技术
通常，已知作为易失性存储设备的动态随机存取存储(DRAM)设备和静态随机存取存储(SRAM)设备的缺点在于：当不向其供电时，在它们的存储单元中所存储的数据可能会丢失。从而，近年来已经研究开发非易失性存储设备。非易失性存储设备的一个例子是磁性随机存取存储(MRAM)设备，其属于磁性存储设备类型。特别地是，由于MRAM设备具有非易失性特性、实现了高集成度并且具有高速工作和低功耗的特性，所以其作为下一代半导体存储设备而吸引了大量注意力。
MRAM设备的各存储单元可以由如下器件组成：用于响应于从外面提供的地址来执行切换工作的一个晶体管；和用于存储数据或信息的MTJ器件。MTJ器件属于磁性存储器件类型，并且具有磁阻(MR)根据铁磁体的磁化方向而改变的特性，其借助MR的变化来检测电流，以便确定在所述MTJ器件中所存储的数据为‘1’还是‘0’。
图1是图示在常规的半导体存储设备中的存储单元的结构的电路图。
参照图1，存储单元包括一个NMOS晶体管110和一个MTJ器件130。
NMOS晶体管110具有在源线SL和MTJ器件130之间形成的源漏路径和被连接到字线WL的栅极，并且根据所述字线WL被激活还是被去激活而导通或断开。这里，按照行地址来选择字线WL。
MTJ器件130由自由层132、隧道隔离层134和被钉扎层136组成。这里，自由层132用铁磁体制成，其中它的磁化方向随外部激励(例如，被传送到MTJ器件130的电流)而改变。但是，被钉扎层136具有即便施加外部激励也不会改变的磁化方向。为了参考，被钉扎层136具有被由反铁磁体制造的钉扎层(未示出)固定的磁化方向，并且隧道隔离层134例如可以由氧化镁(MgO)层形成。
这种MTJ器件130具有根据被施加到其端部的特定电压而流动的隧道电流，其中根据隧道电流的方向来确定自由层132的磁化方向。如果自由层132的磁化方向与被钉扎层136的磁化方向一致，那么MTJ器件130具有较小的阻抗值，而如果自由层132的磁化方向与被钉扎层136的磁化方向不一致，那么MTJ器件130具有较大的阻抗值(例如，大于所述较小阻抗值的阻抗值)。通常，如果自由层132的磁化方向与被钉扎层136的磁化方向一致，那么数据为‘0’，而如果不一致，那么数据为‘1’。
换句话说，在向自由层132施加正电压以便使其中流过大于阈值电流的正电流的情况下，所述自由层132的磁化方向变得与被钉扎层136的磁化方向一致。这里，自由层132的正电压比被钉扎层136的正电压要大一定的量。即，执行数据‘0’的写入操作，并且MTJ器件130的阻抗值变得较小。相比之下，在向自由层132施加负电压以便使其中流过大于阈值电流的负电流的情况下，所述自由层132的磁化方向变得与被钉扎层136的磁化方向相反。这里，自由层132的负电压比被钉扎层136的负电压要大一定的量。即，执行数据‘1’的写入操作，并且MTJ器件130的阻抗值变得较大。
图2示出了取决于图1中的MTJ器件130的温度和电压的电流和阻抗的特性。
如从图2中可以看出的，MTJ器件130具有磁滞现象，并且还具有取决于在阈值电压以上的正/负电流的两个稳定状态，即具有较小阻抗值的状态和具有较大阻抗值的状态。即便不施加功率，也可以继续维持这些稳定状态。
图3是图示常规的半导体存储设备的配置的电路图。
参照图3，常规的半导体存储设备包括多个存储单元310、多个基准存储单元320、数据电流产生部件330、基准电流产生部件340、感测放大部件350、源线驱动部件360、位线驱动部件370以及第一和第二线路驱动部件380和390。
每个存储单元310用来存储数据，并且设置有用于响应于地址来执行切换工作的NMOS晶体管NM和用于存储数据的MTJ器件，如图1所描绘。存储单元310被配置为与多条字线WL0、WL1、...、WLn分别对应，并且被连接在源线SL和位线BL之间。稍后将描述存储单元310的数据写入操作。
每个基准存储单元320产生基准电流I_REF并且具有与存储单元310类似的配置，其中两个基准存储单元布置成组，以对应于一条字线。为了说明的目的，对应于一条字线的两个基准存储单元下面将称为‘基准存储单元组’。通常，在每一基准存储单元组中所包括的两个基准存储单元在制作半导体存储设备之前都应当在其中存储有数据‘1’和数据‘0’。即，一个基准存储单元应当是具有较大阻抗值的MTJ器件RH，而另一基准存储单元应当是具有较小阻抗值(例如，小于较大阻抗值的阻抗)的MTJ器件。在每一基准存储单元组中都存储具有不同极性的数据‘0’和‘1’的原因是MTJ器件具有在图2中所示出的特性。每个基准存储单元320执行根据所选存储单元的状态来提供基准电流I_REF的工作。稍后将描述基准存储单元320的数据写入操作。
数据电流产生部件330产生与存储单元310当中由字线WL0、WL1、...、WLn所选择的存储单元相对应的数据电流I_DAT，并且由电流反射镜组成。在读取操作期间，对应于在所选存储单元中存储的数据的电流在位线BL中流动，其中数据电流I_DAT的量与位线BL中流动的量相同。
基准电流产生部件340产生与由字线WL0、WL1、...、WLn所选择的基准存储单元组相对应的基准电流I_REF。这里，基准电流I_REF的量为所选基准存储单元组中流动的电流量的一半。即，基准电流I_REF具有在具有较大阻抗值的MTJ器件RH中流动的电流量和在具有较小阻抗值的MTJ器件RL中流动的电流量的求和值的一半。
感测放大部件350感测并放大数据电流I_DAT和基准电流I_REF。即，感测放大部件350接收与所选字线相对应的基准存储单元组的固定基准电流I_REF以及根据与所选字线相对应的存储单元中的数据而改变的数据电流I_DAT，并且比较它们以便输出比较结果。然后根据比较结果，可以从外面确定在存储单元中所存储的数据。
源线驱动部件360和位线驱动部件370根据数据分别驱动源线SL和位线BL，以便把所想要的数据存储在相应的存储单元中。即，源线驱动部件360根据数据而借助核心电压VCORE或地电压VSS来驱动源线SL，并且位线驱动部件370根据数据而借助核心电压VCORE或地电压VSS来驱动位线BL。
以下，将简要地描述存储单元的数据写入操作。为了说明的目的，假定激活在字线WL0、WL1、...、WLn当中的任何一条字线，该字线对应于其中执行写入操作的存储单元。在写入操作期间，激活位线选择信号BS并且由位线驱动部件370驱动位线BL。
首先，在数据‘1’的写入操作期间，源线驱动部件360借助核心电压VCORE来驱动源线SL，并且位线驱动部件370借助地电压VSS来驱动位线BL。因此，电流从源线SL经由MTJ流到位线BL，使得数据‘1’被存储到存储单元中，如图1所描绘。
接下来，在数据‘0’的写入操作期间，源线驱动部件360借助地电压VSS来驱动源线SL，并且位线驱动部件370借助核心电压VCORE来驱动位线BL。因此，电流从位线BL经由MTJ流到源线SL，使得数据‘0’被存储到存储单元中，如图1所描绘。
同时，第一和第二线路驱动部件380和390驱动基准源线和基准位线，以便把相应的数据存储到基准存储单元320中。具体地，第一线路驱动部件380根据要存储的数据而借助核心电压VCORE或地电压VSS来驱动基准源线REF_SL，并且第二线路驱动部件390根据要存储的数据而借助核心电压VCORE或地电压VSS来驱动第一和第二基准位线REF_BL1和REF_BL2。
以下，将简要地描述基准存储单元的数据写入操作。为了说明的目的，假定激活字线WL0、WL1、...、WLn中的任何一条。
首先，在数据‘1’的写入操作期间，第一驱动控制信号REF_H变为逻辑‘高’，从而第一NMOS晶体管NM1导通。同时，第一线路驱动部件380借助核心电压VCORE来驱动基准源线REF_SL，并且第二线路驱动部件390借助地电压VSS来驱动第一基准位线REF_BL1。因此，电流从基准源线REF_SL经由MTJ器件RH流到第一基准位线REF_BL1，使得数据‘1’被存储到MTJ器件RH中。即，MTJ器件RH具有较大的阻抗值。
接下来，在数据‘0’的写入操作期间，第二驱动控制信号REF_L变为逻辑‘高’，从而第二NMOS晶体管NM2导通。同时，第一线路驱动部件380借助地电压VSS驱动基准源线REF_SL，并且第二线路驱动部件390借助核心电压VCORE驱动第二基准位线REF_BL2。因此，电流从第二基准位线REF_BL2经由MTJ器件RL流到基准源线REF_SL，使得数据‘0’被存储到MTJ器件RL中。即，MTJ器件RL具有较小的阻抗值。
通过上述操作，基准存储单元320具有阻抗值较大的MTJ器件RH和阻抗值较小的MTJ器件RL。换句话说，为了使得在基准存储单元组中所存储的数据‘1’和数据‘0’对应于一条字线，应当激活所述字线并且借助第一和第二驱动控制信号REF_H和REF_L来选择相应的基准存储单元，继而应当操作第一和第二线路驱动部件380和390。对于在另一基准存储单元组中存储数据‘1’和数据‘0’的以下操作来说，应当对于相应的字线重复上述操作。
同时，如上所述，在制作半导体存储设备之前，基准存储单元320应当具有写入其中的数据‘1’和数据‘0’。基准存储单元320的写入操作不可避免要求一定的时间和功率消耗。如果为了在存储单元320中存储数据而要求相当可观的时间和功率，那么包括所述存储单元320的半导体存储设备不利于竞争。
发明内容
本发明的实施例涉及提供一种能够减少在用于提供基准电流的基准存储单元中所设置的磁性存储器件的总数的半导体存储设备。
依照本发明的实施例，提供了一种半导体存储设备，包括：多个存储单元，被配置为对应于多条字线中的各条，以便存储数据；多个基准存储单元，被配置为包括其下电极共用地彼此连接的第一和第二磁性存储器件，以产生对应于各个存储单元的基准电流；和感测放大部件，被配置为感测并放大基准电流和与连接到字线中被激活字线的存储单元相对应的数据电流。
每个基准存储单元可以进一步包括配置为对应于字线的切换部件，以便在读取操作期间建立具有第一和第二磁性存储器件的电流路径。
半导体存储器可以进一步包括：基准电流产生部件，被配置为连接到基准存储单元，以便向感测放大部件提供基准电流；和数据电流产生部件，被配置为连接到存储单元，以便向感测放大部件提供数据电流。
第一和第二磁性存储器件可以分别具有不同的数据。
半导体存储设备可以进一步包括驱动部件，其被配置为响应于写入控制信号而借助给定功率来驱动第一和第二磁性存储器件的上电极。
驱动部件包括：第一驱动器，被配置为响应于写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和第二驱动器，被配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
第一和第二磁性存储器件中的每个可以是磁性隧道结(MTJ)器件。
依照本发明另一实施例，提供了一种半导体存储设备，包括：第一和第二存储单元，被配置为对应于第一和第二字线中的各条，以便存储数据；第一基准存储单元，被配置为包括用于存储数据的第一磁性存储器件，以便产生对应于第一字线的基准电流；第二基准存储单元，被配置为包括用于存储数据的第二磁性存储器件，以便产生对应于第二字线的基准电流，其中第一和第二磁性存储器件的下电极共用地彼此连接；和感测放大部件，被配置为感测并放大与连接到第一和第二字线中被激活字线的存储单元相对应的数据电流以及与第一和第二基准存储单元相对应的基准电流。
第一和第二基准存储单元各自可以进一步包括配置为对应于第一和第二字线中的各个的切换部件，以便在读取操作期间建立具有第一和第二磁性存储器件的电流路径。
半导体存储设备可以进一步包括：基准电流产生部件，被配置为连接到第一和第二基准存储单元，以便向感测放大部件提供基准电流；和数据电流产生部件，被配置为连接到第一和第二存储单元，以便向感测放大部件提供数据电流。
第一和第二磁性存储器件可以分别具有不同的数据。
半导体存储设备可以进一步包括驱动部件，其被配置为响应于写入控制信号而借助给定功率来驱动第一和第二磁性存储器件的上电极。
驱动部件可以包括：第一驱动器，被配置为响应于写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和第二驱动器，被配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
第一和第二磁性存储器件中的每个可以是磁性隧道结(MTJ)器件。
依照本发明另一实施例，提供了一种半导体存储设备，包括：存储单元，被配置为对应于一条字线，以便存储数据；基准存储单元，被配置为包括用于存储数据的第一和第二磁性存储器件，以便产生对应于所述字线的基准电流，其中所述第一和第二磁性存储器件的下电极共用地彼此连接；和感测放大部件，被配置为感测并放大当所述字线被激活时与所述存储单元相对应的数据电流以及对应于所述基准存储单元的所述基准电流。
基准存储单元可以进一步包括被配置为对应于字线的切换部件，以便在读取操作期间建立具有第一和第二磁性存储器件的电流路径。
半导体存储设备可以进一步包括：基准电流产生部件，被配置为连接到基准存储单元，以便向感测放大部件提供基准电流；和数据电流产生部件，被配置为连接到存储单元，以便向感测放大部件提供数据电流。
第一和第二磁性存储器件可以分别具有不同的数据。
半导体存储设备可以进一步包括驱动部件，其被配置为响应于写入控制信号而借助给定功率来驱动第一和第二磁性存储器件的上电极。
驱动部件可以包括第一驱动器，被配置为响应于写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和第二驱动器，被配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
第一和第二磁性存储器件中的每个可以是磁性隧道结(MTJ)器件。
依照本发明另一实施例，提供了一种半导体存储设备，包括：存储单元，被配置为对应于第一和第二字线，以便存储数据；第一基准存储单元，被配置为包括用于存储数据的第一磁性存储器件，以便产生对应于第一和第二字线的基准电流，其中所述第一磁性存储器件和在其邻近的第二基准存储单元中所包括的第二磁性存储器件的下电极共用地彼此连接；和感测放大部件，被配置为感测并放大当第一和第二字线被激活时对应于所述存储单元的数据电流以及对应于所述第一和第二基准存储单元的基准电流。
可以响应于相同的地址来激活第一和第二字线。
第一和第二基准存储单元中的每个可以进一步包括被配置为对应于第一和第二字线中相应一个的切换部件，以便在读取操作期间建立具有第一和第二磁性存储器件的电流路径。
半导体存储设备可以进一步包括：基准电流产生部件，被配置为连接到第一和第二基准存储单元，以便向感测放大部件提供基准电流；和数据电流产生部件，被配置为连接到存储单元，以便向感测放大部件提供数据电流。
第一和第二磁性存储器件可以分别具有不同的数据。
半导体存储设备可以进一步包括驱动部件，其被配置为响应于写入控制信号而借助给定功率来驱动第一和第二磁性存储器件的上电极。
驱动部件可以包括：第一驱动器，被配置为响应于写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和第二驱动器，被配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
第一和第二磁性存储器件中的每个可以是磁性隧道结(MTJ)器件。
本发明可以减少在多个基准存储单元中所提供的磁性存储器件的总数。据此，本发明可以减小半导体存储设备的芯片大小，由此减少在基准存储单元的写入操作期间所耗费的时间和功率。
附图说明
图1是用于图示常规半导体存储设备中的存储单元的结构的电路图；
图2示出了取决于图1中所描绘的MTJ器件130的温度和电压的电流和阻抗的特性；
图3是用于图示常规的半导体存储设备的配置的电路图；
图4是用于图示依照本发明的第一实施例的半导体存储设备的配置的电路图；
图5是用于图示依照本发明的第二实施例的半导体存储设备的配置的电路图；以及
图6是用于图示依照本发明的第三实施例的半导体存储设备的配置的电路图。
具体实施方式
本发明的其它目的和优点通过以下描述可以被理解，并且参考本发明的实施例而变得易明白。
以下，将参考附图详细描述本发明的优选实施例，使得那些涉及本发明的本领域技术人员可以容易地实施本发明。
图4是用于图示依照本发明的第一实施例的半导体存储设备的配置的电路图。
参照图4，半导体存储设备包括多个存储单元410、多个基准存储单元420、数据电流产生部件430、基准电流产生部件440、感测放大部件450、存储单元写入驱动部件460和基准单元写入驱动部件470。
每个存储单元410用来存储数据，并且设置有用于响应于地址来执行切换工作的NMOS晶体管NM和用于存储数据的MTJ器件。存储单元410被配置为与多条字线WL0、WL1、...、WLn分别对应，并且连接在源线SL和位线BL之间。下面将描述存储单元410的数据写入操作和数据读取操作。
每个基准存储单元420产生基准电流I_REF，并且具有存储数据‘1’的MTJ器件RH和存储数据‘0’的MTJ器件RL的下电极共用地相互连接的结构。换句话说，对应于零字线WL0的第一基准存储单元422设置有第一NMOS晶体管NM1和存储数据‘0’(即具有较小的阻抗值)的MTJ器件RL，当零字线WL0被激活时，第一NMOS晶体管NM1导通。类似地，对应于第一字线WL1的第二基准存储单元424设置有第二NMOS晶体管NM2和存储数据‘1’(即具有较大的阻抗值)的MTJ器件RH，当第一字线WL1被激活时，第二NMOS晶体管NM2导通。这里，具有较大阻抗值的MTJ器件RH的上电极被连接到第一基准位线REF_BL1，并且具有较小阻抗值的MTJ器件RL的上电极被连接到第二基准位线REF_BL2，同时具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL的下电极共用地彼此连接。下面将描述基准存储单元420的数据写入操作。
数据电流产生部件430由电流反射镜组成，所述电流反射镜用于提供与在存储单元410当中由字线WL0、WL1、...、WLn所选择的存储单元相对应的数据电流I_DAT。在读取操作期间，对应于在所选存储单元中所存储的数据的电流在位线BL中流动。通过此配置，数据电流I_DAT的量变得等于在位线BL中流动的电流量。
基准电流产生部件440产生与由字线WL0、WL1、...、WLn所选择的基准存储单元相对应的基准电流I_REF。这里，基准电流I_REF的量为在对应于所选字线的基准存储单元中流动的电流量的一半。即，基准电流I_REF具有在具有较大阻抗值的MTJ器件RH中流动的电流量和在具有较小阻抗值的MTJ器件RL中流动的电流量的求和值的一半。
感测放大部件450感测并放大数据电流I_DAT和基准电流I_REF。即，感测放大部件450接收并比较基准电流I_REF和根据在对应于所选字线的存储单元中的数据而改变的数据电流I_DAT，所述基准电流I_REF由具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL(它们对应于所选字线)所固定。从而根据比较结果，可以从外面确定在存储单元中所存储的数据。
存储单元写入驱动部件460用来响应于数据而驱动源线SL和位线BL，并且设置有源线驱动器462和位线驱动器464。源线驱动器462响应于数据而借助核心电压VCORE或地电压VSS来驱动源线SL，并且位线驱动器464响应于数据而借助核心电压VCORE或地电压VSS来驱动位线BL。
以下，将简要地描述存储单元的数据写入操作。为了说明的目的，假定激活在字线WL0、WL1、...、WLn当中的任意一条字线，该字线对应于执行写入操作的存储单元。在写入操作期间，激活位线选择信号BS并且由位线驱动器464驱动位线BL。
首先，在数据‘1’的写入操作期间，源线驱动器462借助核心电压VCORE来驱动源线SL，并且位线驱动器464借助地电压VSS来驱动位线BL。因此，电流从源线SL经由MTJ器件流到位线BL，使得数据‘1’被存储到存储单元中。
接下来，在数据‘0’的写入操作期间，源线驱动器462借助地电压VSS来驱动源线SL，并且位线驱动器464借助核心电压VCORE来驱动位线BL。因此，电流从位线BL经由MTJ器件流到源线SL，使得数据‘0’被存储到存储单元中。
以下，将简要地描述存储单元的数据读取操作。为了说明的目的，假定激活第一字线WL1。
首先，当激活第一字线WL1时，相应存储单元的第三NMOS晶体管NM3导通，使得数据电流I_DAT根据在相应存储单元的MTJ器件中所存储的数据来流动。如果在MTJ器件中所存储的数据为‘1’，那么这意味着MTJ器件的阻抗值较大，从而数据电流I_DAT变得较小。如果在MTJ器件中所存储的数据为‘0’，那么这意味着MTJ器件的阻抗值较小，从而数据电流I_DAT变得比当MTJ器件中的数据为‘1’时要大。为了参考，在读取操作期间激活电流控制信号CMP和电流激活信号CSE。此外，响应于列地址来激活单元选择信号YI，并且激活基准单元激活信号YREF以便在读取操作期间向感测放大部件450递送基准电流I_REF。
同时，当激活第一字线WL1时，第二基准存储单元424的第二NMOS晶体管NM2导通，从而电流经由具有较大阻抗值的MTJ器件RH流入到基准源线REF_SL中。此时，由于具有较大阻抗值的MTJ器件RH的下电极被连接到具有较小阻抗值的MTJ器件RL的下电极，所以电流经由具有较小阻抗值的MTJ器件RL流入基准源线REF_SL中。结果，电流流过被配置成对应于第一字线、具有较大阻抗值的MTJ器件RH和被配置成对应于零字线、具有较小阻抗值的MTJ器件RL，使得基准电流产生部件440产生基准电流I_REF，该基准电流I_REF具有在具有较大阻抗值的MTJ器件RH中流动的电流量和在具有较小阻抗值的MTJ器件RL中流动的电流量的求和值的一半。
感测放大部件450感测并放大对应于第一字线WL1所选择的存储单元的数据电流I_DAT，以及对应于所述第一字线WL1所选择的具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL的基准电流I_REF。通过此过程，半导体存储设备执行读取操作。
如图3中所图示的常规配置对于一条字线来说包括两个NMOS晶体管和两个MTJ器件RH和RL来产生基准电流I_REF。相比之下，本发明包括用于一条字线的一个NMOS晶体管和一个MTJ器件、以及在其本身和与其邻近的字线之间的另一MTJ器件，如在图4中所描绘。即，与常规的存储设备相比较，依照本发明的半导体存储设备不仅产生相同的基准电流I_REF，而且减少了由基准存储单元420所占据的面积。为了参考，即使当激活零字线WL0时，也可以产生基准电流I_REF，所述基准电流I_REF对应于在第一和第二基准存储单元422和424中具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件中流动的电流。
同时，基准单元写入驱动部件470设置有第一线路驱动器472和第二线路驱动器474，用于把相应的数据存储在基准存储单元420中。
第一线路驱动器472响应于基准单元写入控制信号REF_WE而借助地电压VSS来驱动第一基准位线REF_BL1，并且第二线路驱动器474响应于基准单元写入控制信号REF_WE而借助核心电压VCORE来驱动第二基准位线REF_BL2。这里，当在基准存储单元420中存储相应的数据时，以一间隔来激活基准单元写入控制信号REF_WE。
以下，将简要地描述基准存储单元的数据写入操作。为了参考，当在基准存储单元420中存储数据时，以一间隔来去激活电流控制信号CMP和电流激活信号CSE，并且不同于常规的存储设备，本发明的基准存储单元420不要求控制它们相应的字线。从而，可以简化在基准存储单元420中存储数据的操作。
首先，响应于基准单元写入控制信号REF_WE，对应于第一和第二基准位线REF_BL1和REF_BL2的NMOS晶体管导通。然后，第二基准位线REF_BL2由核心电压VCORE驱动并且第一基准位线REF_BL1由地电压VSS驱动。此时，电流在基准存储单元420的所有MTJ器件中流动。
在这方面，作为一个例子将描述第一和第二基准存储单元422和424。首先，第二基准位线REF_BL2由核心电压VCORE驱动并且第一基准位线REF_BL1由地电压VSS驱动。即，第一基准存储单元422的MTJ器件RL具有电流从第二基准位线REF_BL2流到共用的下电极的路径，并且第二基准存储单元424的MTJ器件RH具有电流从共用的下电极流到第一基准位线REF_BL1的路径。因此，数据‘0’被存储在第一基准存储单元422中并且数据‘1’被存储在第二存储单元424中。即，第一基准存储单元422的MTJ器件RL具有较小的阻抗值并且第二基准存储单元424的MTJ器件RH具有较大的阻抗值。
常规的半导体存储设备要求消耗相当可观的时间和功率来把数据存储在基准存储单元中，如图3中所阐述，并且在把相应的数据存储到相应的MTJ器件中的写入操作中引起不便，例如对应于字线控制操作和相应数据的第一和第二基准位线的驱动控制操作。就半导体存储设备的产品竞争力而言，这是一个缺点。然而，本发明可以一次把所想要的数据存储在基准存储单元中，由此与常规的设备相比较减少所消耗的时间和功率并且使在基准存储单元420的写入操作中的不便最小化。
图5是用于图示依照本发明第二实施例的半导体存储设备的配置的电路图，其中多个基准存储单元510具有与在图4中所示出的第一实施例相比不同的结构。
参照图5，每个基准存储单元510由被配置成对应于一条字线的一个NMOS晶体管和两个MTJ器件RH和RL组成。这里，具有较大阻抗值的MTJ器件RH的上电极被连接到第一基准位线REF_BL1，并且具有较小阻抗值的MTJ器件RL的上电极被连接到第二基准位线REF_BL2，其中具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL的下电极共用地彼此连接。
在第二实施例中，基准电流I_REF的量由具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件(它们对应于激活的字线)确定。如在第一实施例中，这样产生的基准电流I_REF被用作基准，以便在半导体存储设备的读取操作期间确定数据。
另外，如同在第一实施例中，第二实施例可以一次把所想要的数据存储在设置于基准存储单元510中的MTJ器件RH和RL中。即，当响应于基准单元写入控制信号REF_WE而借助核心电压VCORE来驱动第二基准位线REF_BL2并且借助地电压VSS来驱动第一基准位线REF_BL1时，每个基准存储单元具有一条路径，在该路径中，电流从第二基准位线REF_BL2经由MTJ器件RL(它的上电极被连接到第二基准位线REF_BL2)流到MTJ器件RL的共用的下电极，继而从共用的下电极经由MTJ器件RH(它的上电极被连接到第一基准位线REF_BL1)流到第一基准位线REF_BL1。因此，数据‘0’和数据‘1’被存储在基准存储单元510的相应MTJ器件RH和RL中。即，形成具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL。
如从附图中可以看出的，本发明的第二实施例与现有的配置相比较可以对于每个基准存储单元来说减少一个NMOS晶体管，并且也可以把所想要的数据存储在包括于基准存储单元中的MTJ器件中。
图6是用于图示依照本发明的第三实施例的半导体存储设备的配置的电路图。当与第一和第二实施例相比较时，第三实施例具有结构被修改的多个存储单元610，从而具有结构被修改的多个基准存储单元630。
参照图6，存储单元610具有被配置用于两条字线的一个存储单元，并且基准存储单元630具有用于两条字线的一个基准存储单元。这里，具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL共享它们自己的下电极。
在第三实施例中，基准电流I_REF的量由具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件(它们对应于激活的两条字线)确定。另外，与第一和第二实施例类似，第三实施例可以一次把所想要的数据存储在设置于基准存储单元610中的MTJ器件RH和RL中。即，当响应于基准单元写入控制信号REF_WE而借助核心电压VCORE来驱动第二基准位线REF_BL2并且借助地电压VSS来驱动第一基准位线REF_BL1时，每个基准存储单元具有一条路径，在该路径中，电流从第二基准位线REF_BL2经由MTJ器件RL(它的上电极被连接到第二基准位线REF_BL2)流到MTJ器件RL的共用的下电极，继而从共用的下电极经由MTJ器件RH(它的上电极被连接到第一基准位线REF_BL1)流到第一基准位线REF_BL1。因此，数据‘0’和数据‘1’被存储在基准存储单元610的相应MTJ器件RH和RL中。即，形成具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL。
如上所述，依照本发明的半导体存储设备可以使在用于提供基准电流I_REF的基准存储单元中所设置的、具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL的数目最小化，从而可以减小存储设备的芯片大小。如从第一到第三实施例的配置中可以看出的，基准存储单元允许通过单次写入操作把所想要的数据存储在相应的MTJ器件中，由此使形成具有较大阻抗值的MTJ器件RH和具有较小阻抗值的MTJ器件RL所消耗的时间和功率以及为了这样做而执行写入操作中的不便最小化。结果，依照本发明的半导体存储设备可以改进其产品竞争力。
应当注意，在上面阐明的实施例中所图示的逻辑门和晶体管可以根据输入信号的极性被布置在不同的地方并且用不同的类型来实现。
虽然已经相对于具体实施例描述了本发明，不过那些本领域技术人员易明白的是：在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (29)

1.一种半导体存储设备，包括：
多个存储单元，配置为与多条字线中的各条相对应，以便存储数据；
多个基准存储单元，配置为包括其下电极共用地彼此连接的第一磁性存储器件和第二磁性存储器件，以产生对应于各个存储单元的基准电流；和
感测放大部件，配置为感测并放大基准电流和与连接到所述字线当中被激活字线的存储单元相对应的数据电流。
2.如权利要求1所述的半导体存储设备，其中每个基准存储单元进一步包括配置为对应于字线的切换部件，以便在读取操作期间建立具有第一磁性存储器件和第二磁性存储器件的电流路径。
3.如权利要求1所述的半导体存储设备，进一步包括：
基准电流产生部件，配置为连接到所述基准存储单元，以便向所述感测放大部件提供基准电流；和
数据电流产生部件，配置为连接到所述存储单元，以便向所述感测放大部件提供数据电流。
4.如权利要求1所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件分别具有不同的数据。
5.如权利要求1所述的半导体存储设备，进一步包括驱动部件，所述驱动部件被配置为响应于写入控制信号而借助给定功率来驱动第一磁性存储器件的上电极和第二磁性存储器件的上电极。
6.如权利要求5所述的半导体存储设备，其中所述驱动部件包括：
第一驱动器，配置为响应于所述写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和
第二驱动器，配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
7.如权利要求1所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件中的每个都是磁性隧道结器件。
8.一种半导体存储设备，包括：
第一和第二存储单元，配置为与第一字线和第二字线中的各条相对应，以便存储数据；
第一基准存储单元，配置为包括用于存储数据的第一磁性存储器件，以便产生对应于第一字线的基准电流；
第二基准存储单元，配置为包括用于存储数据的第二磁性存储器件，以便产生对应于第二字线的基准电流，其中第一磁性存储器件和第二磁性存储器件的下电极共用地彼此连接；以及
感测放大部件，配置为感测并放大与连接到第一字线和第二字线中被激活的那条字线的存储单元相对应的数据电流以及与第一基准存储单元和第二基准存储单元相对应的基准电流。
9.如权利要求8所述的半导体存储设备，其中第一基准存储单元和第二基准存储单元各自进一步包括配置为与第一字线和第二字线中各条相对应的切换部件，以便在读取操作期间建立具有第一磁性存储器件和第二磁性存储器件的电流路径。
10.如权利要求8所述的半导体存储设备，进一步包括：
基准电流产生部件，配置为连接到第一基准存储单元和第二基准存储单元，以便向所述感测放大部件提供基准电流；和
数据电流产生部件，配置为连接到第一和第二存储单元，以便向所述感测放大部件提供数据电流。
11.如权利要求8所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件分别具有不同的数据。
12.如权利要求8所述的半导体存储设备，进一步包括驱动部件，所述驱动部件被配置为响应于写入控制信号而借助给定功率来驱动第一磁性存储器件的上电极和第二磁性存储器件的上电极。
13.如权利要求12所述的半导体存储设备，其中所述驱动部件包括：
第一驱动器，配置为响应于所述写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和
第二驱动器，配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
14.如权利要求8所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件中的每个都是磁性隧道结器件。
15.一种半导体存储设备，包括：
存储单元，配置为与一条字线相对应，以便存储数据；
基准存储单元，配置为包括用于存储数据的第一磁性存储器件和第二磁性存储器件，以便产生对应于该字线的基准电流，其中第一磁性存储器件的下电极和第二磁性存储器件的下电极共用地彼此连接；和
感测放大部件，配置为感测并放大与所述存储单元相对应的当该字线被激活时的数据电流以及与所述基准存储单元相对应的所述基准电流。
16.如权利要求15所述的半导体存储设备，其中所述基准存储单元进一步包括配置为对应于所述字线的切换部件，以便在读取操作期间建立具有第一磁性存储器件和第二磁性存储器件的电流路径。
17.如权利要求15所述的半导体存储设备，进一步包括：
基准电流产生部件，配置为连接到所述基准存储单元，以便向所述感测放大部件提供所述基准电流；和
数据电流产生部件，配置为连接到所述存储单元，以便向所述感测放大部件提供所述数据电流。
18.如权利要求15所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件分别具有不同的数据。
19.如权利要求15所述的半导体存储设备，进一步包括驱动部件，所述驱动部件被配置为响应于写入控制信号而借助给定功率来驱动第一磁性存储器件的上电极和第二磁性存储器件的上电极。
20.如权利要求19所述的半导体存储设备，其中所述驱动部件包括：
第一驱动器，配置为响应于所述写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和
第二驱动器，配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
21.如权利要求15所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件中的每个都是磁性隧道结器件。
22.一种半导体存储设备，包括：
存储单元，配置为对应于第一和第二字线，以便存储数据；
第一基准存储单元，配置为包括用于存储数据的第一磁性存储器件，以产生对应于第一和第二字线的基准电流，其中第一磁性存储器件的下电极和在其邻近的第二基准存储单元中所包括的第二磁性存储器件的下电极共用地彼此连接；和
感测放大部件，配置为感测并放大与所述存储单元相对应的当第一和第二字线被激活时的数据电流以及与第一基准存储单元和第二基准存储单元相对应的基准电流。
23.如权利要求22所述的半导体存储设备，其中响应于相同的地址来激活第一和第二字线。
24.如权利要求22所述的半导体存储设备，其中第一基准存储单元和第二基准存储单元中的每个进一步包括配置为对应于所述第一和第二字线中相应一个的切换部件，以便在读取操作期间建立具有第一磁性存储器件和第二磁性存储器件的电流路径。
25.如权利要求22所述的半导体存储设备，进一步包括：
基准电流产生部件，配置为连接到第一基准存储单元和第二基准存储单元，以便向所述感测放大部件提供基准电流；和
数据电流产生部件，配置为连接到所述存储单元，以便向所述感测放大部件提供所述数据电流。
26.如权利要求22所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件分别具有不同的数据。
27.如权利要求22所述的半导体存储设备，进一步包括驱动部件，所述驱动部件被配置为响应于写入控制信号而借助给定功率来驱动第一磁性存储器件的上电极和第二磁性存储器件的上电极。
28.如权利要求27所述的半导体存储设备，其中所述驱动部件包括：
第一驱动器，配置为响应于所述写入控制信号而借助第一功率来驱动第一磁性存储器件的上电极；和
第二驱动器，配置为响应于所述写入控制信号而借助第二功率来驱动第二磁性存储器件的上电极。
29.如权利要求22所述的半导体存储设备，其中第一磁性存储器件和第二磁性存储器件中的每个都是磁性隧道结器件。
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