CN101842849A - 具有多个单元基底的与非闪速存储器 - Google Patents

具有多个单元基底的与非闪速存储器 Download PDF

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Abstract

一种NAND闪速存储器，具有连接到页面缓冲器的存储器阵列的多个位线，其中在至少两个阱部分中形成连接到同一位线的NAND单元串。至少一个阱部分可在擦除操作期间选择性地耦合到擦除电压，这样防止未选阱部分接收擦除电压。当阱部分的面积减小时，引起每个阱部分中的电容相应降低。相应地，电荷泵电路驱动能力保持不变时，相对于单阱存储体获得更高的NAND闪速存储单元擦除速度。或者，通过将具有特定面积的阱部分和具有降低的驱动能力的电荷泵匹配，实现对应于单阱存储体的恒定擦除速度。降低了驱动能力的电荷泵占据较小半导体芯片面积，从而降低了成本。

Description

具有多个单元基底的与非闪速存储器
对相关申请的交叉引用
本发明要求2008年1月7日提交的美国临时专利申请No.61/019,415和2008年6月20日提交的美国专利申请No.12/143,415的优先权，在此通过引用并入其全部内容。
技术领域
本发明总体涉及NAND(与非)闪速存储器。具体而言，本发明涉及擦除NAND闪速存储器单元。
背景技术
闪速存储器是一类经常使用的非易失性存储器，广泛用作消费类电子产品和大规模存储应用的存储装置。闪速存储器在如数字音频/视频播放器、蜂窝电话和数码相机等流行的消费类产品中普遍使用，用于存储应用数据和/或媒体数据。闪速存储器还可以用作专用的存储装置，如作为可插在个人计算机的通用串行端口(USB)中的便携式闪速驱动器，以及作为磁性硬盘驱动器(HDD)的替代。众所周知，闪速存储器是非易失性的，这意味着闪速存储器可在没有电源时保留存储的数据，这为上述消费类产品提供了省电的益处。由于闪速存储器对于存储器阵列的给定面积具有相对高的密度，所以适用于这些应用。
图1A是典型的闪速存储器装置的总体框图。闪速存储器2包括公知的输入和输出缓冲器电路，如用于接收外部控制和数据输入信号以及提供数据输出信号的输入/输出(I/O)缓冲块3a和控制缓冲块3b。接收如CE#和WE#的控制信号的控制缓冲块3b可以包括其他基本逻辑电路，用于实现例如和数据输入和缓冲的控制相关的基本功能。闪速存储器2包括控制电路3c，用于控制闪速电路的各种高级功能，如读出、编程和擦除操作；还包括用于存储地址信息的地址寄存器4、用于存储编程数据信息的数据寄存器5、用于存储命令数据信息的命令寄存器6、用于产生所需的编程和擦除电压的高电压电路和用于访问存储器阵列7的核心存储电路。存储器阵列7包括例如排列成NAND单元串的闪速存储单元。一列NAND单元串耦合到位线，位线连接到页面缓冲/感测放大器电路8。感测放大器电路8感测所选存储单元页面的读出数据并向所选存储单元页面提供编程数据。存储单元的一个页面指连接到同一字线的所有存储单元。示作行地址解码器9a和行地址缓冲器9b的行驱动器/解码器驱动字线。可以有一个或多个解码级，行地址缓冲器9b可以包括块解码逻辑。
控制电路3c包括命令解码器和用于执行内部闪速操作(如读出、编程和擦除功能)的逻辑。本领域技术人员应该理解，这些操作是响应于命令寄存器6中存储的命令数据而执行的，有时，取决于待执行的操作，和各个地址寄存器4和数据寄存器5中存储的地址数据和编程数据结合执行。由存储器控制器发出命令数据、地址数据和编程数据，并由闪速存储器2将这些数据锁存在相应的寄存器内。所示闪速存储器2的电路块的功能是本领域公知的。本领域技术人员应该理解，图1A所示的闪速存储器2代表许多可能的闪速存储器结构中的一个。图1A中，存储器阵列7、感测放大器电路8、数据寄存器5、行地址解码器9a和行地址缓冲器9b是一个存储体的一部分。
图1B是现有技术闪速存储器装置的底层平面布局，用于示出各个电路块占据的面积。通常，在图1B的底层平面布局上形成图1A所示的所有电路块。图1B中，闪速存储器芯片10是矩形的半导体材料，在上面形成晶体管电路和结构。两个存储器阵列或存储器片12和14占据大部分面积，这两个阵列整体对应于图1A的存储器阵列7。虽然本例的闪速存储器10包括两个存储器阵列，其他设计可以包括一个存储器阵列或多于两个存储器阵列。行解码器16位于存储器阵列12和14之间，其将字线驱动到读出、编程和擦除操作所需的电压电平。通常，行解码器16对应于图1A的行地址解码器9a和行地址缓冲器9b。图1B的例子中，字线(未示出)在水平方向延伸。页面缓冲器18和20位于每个存储器阵列12和14的下方并且每一个都电连接到位线(未示出)，用于提供编程数据并用于感测读出数据。页面缓冲器18和20整体对应于图1A的数据寄存器5和感测放大器8。将存储器阵列12、行解码器16和页面缓冲器18的组合称为存储体或存储面。类似的，存储器阵列14、行解码器16和页面缓冲器20的组合称为另一个存储体或存储面。页面缓冲器18和20通过数据线(未示出)接收并提供数据，数据线耦合到逻辑块22中的输入和输出(I/O)电路。逻辑块22还包括其他电路，如命令解码器和寄存器。另外一大块面积用于电荷泵24，其负责产生用于对第一存储器阵列12和第二存储器阵列14的闪速存储单元中存储的数据进行编程和擦除所需的高电压。电荷泵24整体对应于图1A的高电压发生器。上面大体描述了闪速存储器芯片10的元件，但是，本领域技术人员应该理解，图1B中示出的每个块包括实现闪速存储器芯片10的正确操作所需的所有电路。
图1B所示的本例中，闪速存储器芯片10设计为具有排列在存储器阵列12和14的NAND单元串中的NAND闪速存储单元。将NAND单元串组织成存储块，如块[1]到块[n]，其中n可以是任意非零整数值。每个阵列中块数目的选择是闪速存储器芯片10的设计参数。
图2示出图1B的闪速存储器芯片10的示例存储器阵列。图2所示的例子在一个存储器阵列中具有两个存储块。图2中，用虚线框30指示一个NAND单元串的范围，其中包括串联在位线BL1和共同电源线CSL之间的串选择装置32、闪速存储单元34和电源线选择装置36。每个NAND单元串可以有i个闪速存储单元34，其中i是非零整数。相应地，字线WL1到WLi电耦合到闪速存储单元34的相应栅极。串选择线(SSL)和电源选择线(GSL)分别电耦合到选择器件32和36。本例中，NAND单元串30的所有晶体管都是n沟道器件。
和图1B的存储块[1]相同的存储块38例如包括具有选择装置和连接到相同字线、串选择线和电源选择线的闪速存储单元的所有NAND单元串。存储块38的宽度由位线数目确定，在图2的例子中是j条位线，j是非零整数。存储块40还包括连接到位线BL1到BLj的NAND单元串。将位线和电连接到该位线的NAND单元串称为一列。
用公知的半导体制造工艺形成图1B的闪速存储芯片10的全部电路，包括图2的NAND单元串。这些工艺中，将同类型的晶体管集合在一起在各自的阱中形成。例如，在p型阱中形成n型晶体管，在n型阱中形成p型晶体管。一些情况下，仅使用单个阱，其类型取决于基底的类型。在大多数NAND所述存储器装置中，在一个阱中形成存储器阵列中的所有NAND单元串，这会引起下文所述的弊端。
图3是沿图1B的线A-A’所切的存储阵列14的截面图，将截面图旋转一定角度以示出其表面上的具体特征。未示出形成页面缓冲器20和逻辑块22的半导体基底的截面结构。图3中，基底50是具有n阱52和p阱54的p型基底。在n阱52中形成P阱54，这样，p阱54和基底50间隔开。在p阱54中形成图2的所有NAND单元串30，具体而言即形成NAND单元串30的晶体管器件。图3所示阱结构通常称为三阱结构，或者称为三袋(triple pocket)结构。P阱54的表面上是简单地用梯形框表示的NAND单元串30，一列中的每个NAND单元串并行连接到如位线BLk的位线，其中k是小于BLj的变量，代表逻辑位线位置。参看图2，位线连接到每个NAND单元串30的串选择装置32。相应地，共用共同选择线和字线的NAND单元串是一个存储块的一部分。图3示出四个存储块56、58、60和62以简化附图，然而，本领域技术人员应该理解，存储器阵列12和14中可以有任何数量的存储块。在擦除操作中，n阱52和p阱54都接收擦除电压Verase，而且，在所有其他如编程和读出的操作中都偏置到0V或者VSS。Verase可以在多个不同位置耦合到n阱52和p阱54。
图4是图3的NAND单元串30的截面图，具有图2所示的等效电路图。每个闪速存储单元包括多晶硅字线70和多晶硅浮接栅极72，其中浮接栅极72形成在薄栅极氧化层74之上。n型扩散区域76位于薄栅极氧化层74的任一侧并形成在p型阱54内。电源线选择装置36包括形成在厚栅极氧化层80之上的多晶硅栅极78和作为共同电源线CSL的n型扩散区域82。如图2所示的存储块中的所有NAND单元串共用扩散区域82。串选择装置32包括形成在厚栅极氧化层86之上的多晶硅栅极84和电连接到位线90的n型扩散区域88。
如本领域所公知的，NAND闪速存储器装置是可块擦除的，意味着可以基于块地址或其他选择信号通过Fowler-Nordheim(F-N)隧穿选择性擦除各个存储块。为了擦除如图2的存储块38的存储块，将所选存储块的字线偏置到0V，SSL和GSL被浮接，将n阱52和p阱54都偏置到Verase。Verase是图1B的电荷泵24产生的高电压，示例闪速存储器装置中约为20V。由于擦除操作中SSL和GSL是浮接的，向n阱52和p阱54施加Verase时，由于阱和SSL及GSL之间的容性耦合，SSL和GSL都是自增压的。根据容性耦合比，可将GSL和SSL增压到Verase的约80％到90％。在擦除操作期间，CSL和所有位线是浮接的，最终自增压到约Verase-0.6V。本领域技术人员应该理解p阱54到n型扩散区域82和88的正向偏置p-n结电压降。在这样的擦除偏置条件下，闪速存储器单元浮接的栅极处的俘获电子(电荷)均匀发射到基底。被擦除的闪速存储单元的门限电压(Vth)变成负值，这意味着被擦除的单元在0V的栅极偏置电压下导通。
由于未选存储块和所选存储块位于同一p阱54中，必须防止这些未选存储块被擦除。美国专利No.5,473,563中描述的自增压擦除抑制方案广泛用于NAND闪速存储器装置中，以防止未选存储块被擦除。为了用自增压擦除抑制方案防止对未选存储块中的闪速存储单元进行擦除，未选存储块中的所有字线都浮接。因而，p阱54上升到Verase时，未选存储块中浮接的字线通过p阱54和字线之间的容性耦合增压到约90％的Verase。应该理解，浮接字线上最终增加到的电压电平取决于基底和字线之间的耦合比。未选存储块中的字线的增压有效地降低p阱54和字线之间的电场，从而使对其中所存数据的无意擦除减到最少。
擦除操作结束之后，Verase被设为VSS进行块擦除验证操作，以确定是否成功擦除了所选存储块中的全部闪速存储单元。如果没有，在所选存储块上随后再进行一次擦除操作。在读出和编程操作期间，Verase也被设为VSS，或者，不同的电路将VSS耦合到n阱52和p阱54。例如，可响应于在读出和编程操作期间启动的控制信号用n沟道晶体管器件来耦合n阱52和p阱54。用于执行这种操作的逻辑是本领域技术人员公知的。现有NAND闪速存储器的问题是将n阱52和p阱54从VSS驱动到Verase所需的时间量，这直接影响总擦除时间。从图1B可显见的是，相对于闪速存储芯片10的总面积，一个存储体的面积是大的，因而，电容值可在如几nF的范围内。这样，Verase的上升时间可在例如200μs到300μs之间。
图5图示出基底电压Vsub和时间的关系。如果擦除操作在时间＝0开始，Verase为Vss，那么，基底电压达到Verase之前有t_delay的延迟。如前所述，对于一些示例闪速存储器装置而言，该延迟可处于200μs到300μs的范围内。改善擦除性能的一种方案是增加产生Verase的电荷泵电路的大小。这通常涉及增加电荷泵的电容器元件的数量或者增加电容器元件的大小相结合，以增加基底达到Verase的速度。因而，较大的电荷泵会降低t_delay并改善擦除性能。本领域技术人员理解这种电荷泵中使用的电容器元件占据很大的半导体面积。图1B清楚地显示电荷泵24占据了闪速存储芯片10的很大面积，特别是和逻辑块22相比。美国专利No.5,642,309示出示例电荷泵电路。考虑到图1B的示例闪速存储芯片10的紧凑布局，没有足够的面积用来增加电荷泵24的大小。因而，不能改善闪速存储芯片10的擦除性能。一些闪速存储芯片设计中，主要限制因素是使芯片大小最小化，这直接影响芯片的成本。虽然面积最小化后的电荷泵会降低芯片面积占用，缺陷是擦除性能变差。因而，在现有闪速存储芯片中存在擦除性能和芯片面积之间的折衷。
现有NAND闪速存储器的另一个问题是由n阱52和p阱54的充放电引起的功耗。如前所述，由于每个存储器阵列阱占据图1B的闪速存储芯片10的大部分面积，其电容可在例如几个nF的范围内。这是有问题的，这是因为每个擦除周期后，执行擦除验证操作以检查被擦除的存储单元具有擦除门限电压。擦除验证操作和普通的NAND闪速读出操作类似，因而，将n阱52和p阱54偏置到VSS。如果验证操作失败，那么重复擦除周期，再将阱充电至Verase。该过程可能会重复多次，因而耗电。
现有NAND闪速存储器的另一个问题是要擦除所选存储块时，未选存储块暴露在Verase阱电压下。虽然上述的自增压擦除抑制方案可用于使未选存储块单元中的擦除干扰最小，但是，阱的Verase和未选块中处于约80％到90％Verase的字线之间还是有电压差。虽然引起的擦除干扰对于一个擦除周期比较小，但是，总体效果会很明显。例如，如果假定存储器阵列有2048个存储块，一个存储块的擦除时间约为2ms，那么将所有存储块只擦除一次就将把每个存储块暴露于擦除压力之下2047×2ms之多。多级NAND闪速单元中的总体擦除干扰压力要大很多。
发明内容
本发明的目的是消除或减轻上述NAND闪速存储器的至少一个弊端。
根据本发明的一个实施例实现了一种NAND闪速存储器芯片，其具有高速擦除性能，同时使电荷泵电路面积、功耗和对未选存储块的擦除压力最小化。
例如，根据一个实施例，提供一种NAND闪速存储体，其具有连接到页面缓冲器的存储器阵列的多个位线，其中在至少两个阱部分中形成连接到同一位线的NAND单元串。至少一个阱部分可在擦除操作期间选择性地耦合到擦除电压，这样防止未选阱部分接收擦除电压。阱部分的面积减小时，引起每个阱部分中的电容相应降低。相应地，电荷泵电路驱动能力保持不变时，相对于单阱存储体获得更高的NAND闪速存储单元擦除速度。或者，通过将具有特定面积的阱部分和具有降低的驱动能力的电荷泵匹配，实现对应于单阱存储体的恒定擦除速度。降低了驱动能力的电荷泵占据较小半导体芯片面积。此外，由于降低了阱部分电容，所以也降低了擦除操作期间对阱部分充放电消耗的功率量。
第一方面中，本发明提供NAND闪速存储器。该NAND闪速存储器包括：第一阱部分、第二阱部分、位线和页面缓冲器。第一阱部分具有第一NAND单元串，用于在擦除操作期间选择性地接收擦除电压。第二阱部分具有第二NAND单元串，用于在擦除操作期间选择性地接收擦除电压。位线电连接到第一NAND单元串和第二NAND单元串。页面缓冲器电连接到位线。第一阱部分可包括电连接到第二位线的第三NAND单元串，第二阱部分可包括电连接到第二位线的第四NAND单元串，其中第二位线电连接到页面缓冲器。第一NAND单元串和第三NAND单元串是一个存储块的一部分，第二NAND单元串和第四NAND单元串是另一个存储块的一部分。
作为替代，第一阱部分可包括电连接到位线的第三NAND单元串，第二阱部分可包括电连接到位线的第四NAND单元串。第一NAND单元串是第一存储块的一部分，第三NAND单元串是第二存储块的一部分，第二NAND单元串是第三存储块的一部分，第四NAND单元串是第四存储块的一部分。NAND闪速存储器还可包括用于响应于块地址选择第一存储块、第二存储块、第三存储块和第四存储块中的一个进行擦除的块解码器。可提供电荷泵和选择器，其中电荷泵提供擦除电压，选择器响应于块地址将擦除电压耦合到第一阱部分和第二阱部分之一。
第一方面中描述的位线可包括通过隔离装置电连接到第一NAND单元串的第一位线段和电连接到第二NAND单元串的第二位线段，其中隔离装置位于第一阱部分和第二阱部分之间。隔离装置的栅极端可在编程操作、读出操作和所述擦除操作期间偏置到大于电源电压VDD的电压。或者，可使隔离装置在擦除操作中不导电，以在选择第一NAND单元串和第二NAND单元串之一进行擦除时隔离第一位线段和第二位线段。可响应于控制信号或响应于阱部分选择信号截止隔离装置。NAND闪速存储器还可包括位线段解码器，用于在读出操作期间响应于阱部分选择信号使能隔离装置，位线段解码器在擦除操作期间响应于擦除控制信号禁止隔离装置。位线段解码器可包括用于接收擦除控制信号和阱部分选择信号的隔离装置驱动器，隔离装置驱动器提供用于在阱部分选择信号处于有效逻辑电平时控制隔离装置的隔离驱动信号。隔离装置驱动器可包括超控(override)电路，用于响应于处于有效逻辑电平的另一个阱部分选择信号将该阱部分选择信号驱动到有效逻辑电平。
第二方面中，本发明提供一种NAND闪速存储器。该NAND闪速存储器包括至少两个阱部分，每个阱部分包括至少一个NAND单元串的存储块和隔离装置。该至少两个阱部分中每一个的至少一个存储块电连接到相应的位线段，而且隔离装置耦合在对应于至少两个阱部分的位线段之间。至少两个阱部分中的每一个可包括两个存储块。隔离装置的栅极端可偏置到预定的电压，该电压可大于电源电压VDD。或者，在擦除操作期间截止隔离装置，或者在读出操作期间选择性地截止隔离装置。在读出操作期间，导通位于包括所选存储块的所选阱部分和页面缓冲器之间的隔离装置。该NAND闪速存储器还包括用于选择性地将擦除电压传输给至少两个阱部分之一的选择器。该选择器响应于块地址的一部分将擦除电压耦合到至少两个阱部分之一，解码该块地址以选择一个存储块进行擦除。NAND闪速存储器还可包括电连接到对应于至少两个阱部分之一的位线段的页面缓冲器。
第三方面中，本发明提供一种用于擦除NAND闪速装置中所选存储块的方法。该方法包括：选择第一阱部分中的存储块，第一阱部分包括至少两个存储块；偏置在第一阱部分中形成的存储块以进行擦除；偏置在第一阱部分中形成的未选存储块以防止擦除；向第一阱部分施加擦除电压；以及防止向包括至少另外两个存储块的第二阱部分施加擦除电压。该方法还可包括在向第一阱部分施加擦除电压之前使对应于第一阱部分和第二阱部分的位线段彼此去耦。或者，该方法还可包括当第一阱部分的位线电压至少为向隔离装置的栅极端施加的预定偏置电压时，用该隔离装置使对应于第一阱部分和第二阱部分的位线段彼此去耦。
通过结合附图阅读以下对本发明特定实施例的描述，本发明的其他方面和特征对于本领域的普通技术人员将变得明显。
附图说明
现在将参考附图仅仅通过示例来描述本发明的实施例，其中：
图1A是闪速存储器装置的框图；
图1B是现有闪速存储器装置的底层平面布局；
图2的电路图示出图1B的闪速存储芯片的一个存储器阵列中的两个存储块的电路细节；
图3是图1B的闪速存储芯片的一个存储器阵列的截面图；
图4是图3的NAND单元串的截面图；
图5图示出基底电压Vsub和时间的关系；
图6是根据本发明一个实施例的NAND闪速存储体的框图；
图7A是图6的NAND闪速存储体中使用的行解码器的框图；
图7B是图7A所示的存储块驱动电路的电路示意图；
图8A是根据图6的NAND闪速存储体示例每个阱区域有一个存储块的NAND闪速存储体的框图；
图8B是图8A的NAND闪速存储体的一个存储器阵列的截面图；
图9A是根据图6的NAND闪速存储体的另一示例每个阱区域有多个存储块的NAND闪速存储体的框图；
图9B是图9A的NAND闪速存储体的一个存储器阵列的截面图；
图10是包括和位线成一直线形成的隔离装置的图9B的截面图；
图11是根据一个示例具有动态控制的隔离装置的存储体的电路示意图；
图12是根据另一个示例具有动态控制的隔离装置的存储体的电路示意图；
图13是根据另一个示例具有动态控制的隔离装置的存储体的电路示意图；以及
图14的流程图示出擦除根据本发明实施例的存储块的方法。
具体实施方式
通过在不同的阱部分中形成所有的存储块获得具有降低的功耗和最小存储电压干扰的闪速存储装置。每个阱部分例如可以包括：装置阱，在其中形成存储块的NAND单元串；隔离阱，用于隔离基底和装置阱。在擦除操作期间，将至少一个阱部分选择性地耦合到擦除电压，这样，防止未选阱部分接收擦除电压，从而使未选阱部分的擦除干扰最小。因为每个阱部分相对于包括所有存储体的单阱具有较小的面积，所以每个阱部分的电容较小。这可带来若干益处，例如较高的擦除速度或减小了的电荷泵大小，如下文中将参考以下实施例和例子对此进行讨论。
图6示出根据本发明实施例的NAND闪速存储体。图6所示的特定示例降低了基底电容。图6是一个NAND闪速存储体100的框图，包括：存储器阵列102，其具有和图2所示类似的NAND单元串；行解码器104，用于驱动连接到NAND单元串的装置的字线；和连接到位线的页面缓冲器106，用于将读出和编程数据耦合到NAND单元串。存储器阵列102包括至少两个不同的阱部分，在其中形成NAND单元串。将NAND单元串组织成如图2所示的存储块，每个阱部分包括至少一个存储块。电荷泵108产生提供给选择器110的擦除电压Verase。选择器110选择性地将Verase传输给存储器阵列102的至少两个阱部分中的一个。
行解码器104接收用于选择特定存储块以进行读出、编程和擦除操作的块地址。行解码器104还接收多位行地址RA，以提供用于启动所选字线、串选择线SSL和电源选择线GSL的各个行驱动信号。行地址RA可以是预编码的行地址或者从地址寄存器或者任何其他上游电路提供的行地址。所示的本例中，块地址B_ADDR[1:m]用于对多达2m个存储块进行寻址，其中m可以是代表组成B_ADDR[1:m]的各个地址信号的数量的任意非零整数值。根据存储器阵列102中形成的阱部分的数量，将B_ADDR[1:m]中一个或所有地址信号提供给选择器110。根据本例，包括选择用于擦除的存储块的阱部分被偏置到Verase。通过将所有未选阱部分偏置到例如0V或VSS防止它们接收Verase。
图7A示出图6中所示的NAND闪速存储体100的行解码器104的示例。参看图6和图7A，行解码器104包括行解码逻辑120和各个存储块的存储块驱动电路122和124。该具体例子中，存储器阵列102中有四个存储块。行解码逻辑120接收用于产生各个行驱动信号(如SS、S[1:i]和GS)的多位行地址RA。本例中，一个行解码逻辑120用于存储器阵列102中的所有存储块，行驱动信号SS、S[1:i]和GS是提供给存储器阵列102的每个存储块驱动电路122和124的全局信号。具体而言，全局信号SS、GS和S[1:i]分别对应于每个存储块驱动电路-如电路122和124-中的SSL、GSL和字线。行解码逻辑120包括公知的用于解码多位行地址RA的逻辑电路，其细节在此不加描述。图7A示出两个存储块驱动电路122和124，但是本领域技术人员应该理解，存储器阵列102中的每个存储块都有一个存储块驱动电路。本例中，总共有四个存储块驱动电路，为了简化图示，其中两个存储块驱动电路没有示出。
存储块驱动电路122包括和存储块驱动电路124一样的电路元件，因而，仅对存储块驱动电路122的元件进行详细描述。存储块驱动电路122包括块解码器126和行驱动器128。图7A所示例子中，存储块驱动电路122的块解码器126接收用于使能其相应行驱动器128的两位块地址B_ADDR[1:2]。因而，根据B_ADDR[1:2]的任一组合使能一个块解码器，以选择存储块进行擦除、编程或者读出操作。行驱动器128包括用于将行驱动信号SS、S[1:i]和GS分别传输给存储块中的NAND单元串的SSL、字线WL[1:i]和GSL的装置。因而，响应于多位行地址RA，由行解码逻辑120将SSL、GSL和一个字线WL1到WLi驱动到如VDD的有效逻辑电平。响应于块地址，仅仅由块地址B_ADDR[1:2]寻址的一个所选存储块的行驱动器128被使能，以将行驱动信号SS、S[1:i]和GS分别作为SSL、WL[1:i]和GSL驱动或传输给NAND单元串。未选存储块中，行驱动器128被禁用，从而防止SSL、WL[1:i]和GSL分别接收行驱动信号SS、S[1:i]和GS的电压电平。
图7B是一个存储块驱动电路-如图7A所示的存储块驱动电路122-的块解码器126和行驱动器128的电路示意图。块解码器126和一个存储块关联，包括交叉耦合的反相锁存电路和电荷泵。锁存电路包括交叉耦合的反相器130和132、n沟道重置晶体管134和n沟道使能晶体管136和138。当锁存使能信号LTCH_EN和经解码的块地址BA[1:4]处于高逻辑电平时，锁存电路被使能或被设置。经解码的块地址BA[1:4]也称为块选择信号。经解码的块地址BA[1:4]的四个单独信号由AND(与)逻辑门140产生，逻辑门140接收块地址B_ADDR[1]和B_ADDR[2]。本领域技术人员应该理解，存储体的不同块解码器126的AND逻辑门140接收并响应于B_ADDR[1]和B_ADDR[2]的不同逻辑状态组合，以选择一个存储块进行读出、编程和擦除操作。将重置信号RST_BD驱动到高逻辑电平时，例如驱动到VDD，重置晶体管134导通，以将反相器132的输入耦合到VSS。这使得反相器130和132的锁存电路被重置。
块解码器126包括耦合到反相器130输出的本地电荷泵。电荷泵包括耗尽模式的n沟道传输晶体管142、本征n沟道二极管连接的增压晶体管144、具有高击穿电压的n沟道去耦晶体管146、具有高击穿电压的n沟道箝位晶体管148、NAND逻辑门150和电容152。NAND逻辑门150的一个输入端耦合到反相器130的输出，另一个输入端用于接收经控制的信号OSC，以驱动电容152的一端。传输晶体管142由编程信号PGM的补码(称为PGMb)控制。去耦晶体管146和箝位晶体管148的共同端耦合到高电压VH。
现在描述电荷泵的操作。读出或擦除操作期间，PGMb处于高逻辑电平，OSC保持在低逻辑电平。因而，电路元件152、144、146和148被截止，输出端BD_OUT反映反相器130输出上出现的逻辑电平。编程操作期间，PGMb处于低逻辑电平，允许OSC以预定频率在高逻辑电平和低逻辑电平之间振荡。如果反相器130输出处于高逻辑电平，那么电容152在其另一端反复积累电荷，并通过增压晶体管144释放积累的电荷。去耦晶体管146隔离VH和增压晶体管144的栅极上经增压的电压。箝位晶体管148将输出端BD_OUT的电压电平保持在约VH+Vtn，其中Vtn是箝位晶体管148的门限电压。图7B所示的本地电荷泵是可用于将信号驱动到比电源电压VDD高的电压电平的一个实例电路，但是，本领域技术人员应该理解，也可以采用其他电荷泵电路使之具有等效功能。
行驱动器128包括多个n沟道传输晶体管154，每个传输晶体管154的栅极端耦合到输出端BD_OUT，以分别将SSL、字线WL[1:i]和GSL上的行驱动信号SS、S[1:i]和GS传送到NAND单元串。如果输出端BD_OUT被驱动到大于VDD，那么可将大于VDD的行驱动信号SS、S[1:i]和GS分别传输到线SSL、WL[1:i]和GSL。如果输出端BD_OUT等于VSS，那么传输晶体管154被截止，以分别使行驱动信号SS、S[1:i]及GS和SSL、WL[1:i]及GSL去耦。
图8A示出根据图6的NAND闪速存储体实施例的实例的NAND闪速存储体。NAND闪速存储体降低了基底电容。参看图8A，一个NAND闪速存储体200具有存储器阵列202，其包括的NAND单元串和图2所示的类似。NAND闪速存储体200还包括：行解码器204，用于驱动连接到NAND单元串的装置的字线；连接到位线的页面缓冲器206，用于将读出和编程数据耦合到NAND单元串。电荷泵208产生提供给选择器210的擦除电压Verase。所示例子中，存储器阵列202具有四个不同的阱部分，每个阱部分在块擦除操作期间选择性地接收Verase。四个阱部分中的每一个恰好包括一个存储块，称为块[1]、块[2]、块[3]和块[4]。相应地，两位块地址信号B_ADDR[1:2]用于选择四个存储块中的一个，行解码器204包括用于解码两位块地址B_ADDR[1:2]的适当逻辑。选择器210接收同一块地址，以将Verase传输给包括相应的所选存储块的阱部分。选择器210可以用响应于两位控制或寻址信号的1:4信号分离器来实现。
图8B是沿图8A的线B-B’所切的存储器阵列202的截面图，将截面图旋转一定角度以示出其表面上的具体特征。图8B中，仅示出前三个阱部分220、222和224，其中每个阱部分包括在n型隔离阱228中形成的p型226，n型隔离阱228形成在p型基底230中。n型隔离阱228和p型阱226都是通过限定其特定形状的公知掩模步骤形成的具有芯片上的二维表面积的离子植入区域。因为基底230是p型的，n型隔离阱228用于电隔离p型基底230和p型阱226。阱226和228的深度和浓度由离子植入能量和剂量决定，离子植入能量和剂量都是半导体器件的制造设计参数。如图8B所清楚示意的，NAND单元串形成在p型阱226中。替代示例中，基底230是n型而不是p型的，省略了n型隔离阱228，阱部分220、222和224是p型阱226。根据本例，每个阱部分至少包括在其中形成NAND单元串的装置阱，可选地，还包括用于隔离基底230和装置阱226的隔离阱。
所示的存储器阵列202的本例中，阱部分220、222和224分别包括存储块234、236和238。每个存储块包括电耦合到各个位线-如位线BLk和BLk+1到BLj-NAND单元串232。虽然图8B中未示出，位线连接到用于感测单元数据并用于提供编程数据的页面缓冲器。页面缓冲器的可能电路实现及其操作是本领域技术人员公知的。图8B中示出选择器210以示意选择器210和存储器阵列202的阱部分220、222和224的互联。选择器210接收Verase，并响应于两位块地址B_ADDR[1:2]将Verase电耦合到四个阱部分之一。如图8B所示，选择器210的每个输出连接到各个p型阱226及其相应的隔离阱228。这是用于保证p型基底230和n型隔离阱228之间的结被反向偏置。
存储体的每个存储块具有单独阱部分的益处在于，相对于图3中公知的NAND闪速存储体的单阱存储体，降低了电荷泵的电容负载。下面表示比较图3的单阱存储体和图8A和8B的多阱部分的示例。首先，假定图3的存储体和图8A的存储体恰好包括四个存储块，每个存储块具有相同数目的NAND单元串以及用相同工艺和技术节点制造的相同电荷泵。如前所述，t_delay是p型阱54在为了擦除一个存储块的擦除操作期间从VSS充电到Verase所需的时间。在图8A/8B的NAND闪速存储体中，一个p型阱226的电容实际上是p型阱54的1/4。相应地，p型阱226的电压电平从VSS上升到Verase的时间比t_delay短。或者，如果要使图8A的NAND闪速存储体保持图3的存储体的擦除时间，那么可以减小电荷泵电路的电容。这可以通过减小电容元件的大小与/或去掉整个电容元件相结合来实现。因而，减小了半导体芯片的面积，相应地降低了NAND闪速存储器装置的成本。此外，因而每个阱部分的电容比p型阱54的电容小，所以实现了极大的功率节约。
图8A和8B的NAND闪速存储体的其他益处在于未选存储块不接收Verase，因而消除了未选存储块中的擦除干扰。这是因为图8A和8B的每个存储块位于各自的阱部分中。因而，位于未选阱部分中的未选存储块中的字线不进行自增压，被允许浮接在约VSS的电压电平。
现在参考图7B所示的存储块驱动电路122描述在图8A和8B的示例NAND闪速存储体中执行的擦除操作。在图8A和8B的示例的擦除操作中，选择一个存储块，其他存储块保持未选。换句话说，使能一个存储块，其他存储块保持被禁用。本例的擦除操作中，假定仅要擦除存储块块[1]。因而，描述存储块驱动电路122的操作，同时描述未选的任一个存储块的存储块驱动电路124的操作。为了选择存储块进行擦除，存储块驱动电路122的LTCH_EN和BA[1:4]要处于高逻辑电平，从而将电平偏移电路置成输出高电压Vh。因而，字线驱动电路128的所有传输晶体管154都被导通。将行驱动信号S1到Si驱动到VSS，同时行驱动信号SS和GS浮接，具有所选存储块的所选阱部分被偏置到Verase。未选存储块的存储块驱动电路124将其相应块解码电路输出设为输出低电压Vn。因而，对应于未选存储块的所有传输晶体管154被截止。相应地，未选存储块的字线、SSL和GSL浮接在约VSS，这是因为在任何读出或编程操作之后，这些线通常偏置到VSS。
以下的表1总结了所选存储块和未选存储块在擦除操作期间的示例偏置条件，其中，所选存储块位于一个阱部分中，未选存储块位于不同的阱部分中。通过将所选存储块的块地址B_ADDR[1:2]提供给行解码器204来选择该存储块，该所选存储块的块地址B_ADDR[1:2]被解码以便控制对应于所选存储块的字线和选择线(SSL和GSL)。由于选择器210接收B_ADDR[1:2]，所以将Verase传送给包括所选存储块的阱部分。
表1
Figure GPA00001118750000151
为了擦除图8A和8B的示例NAND闪速存储体中所选存储块，将字线偏置到VSS或0V，将共同电源线CSL(下文称为“CSL线”)箝位在约Verase-0.6V，SSL和GSL保持浮接。擦除中，SSL和GSL线上的解码行驱动信号SS和GS浮接，以使到SSL和GSL的传输晶体管上的电场最小。注意，驱动线SS和GS的电容比SSL和GSL的电容大得多。因而，由于阱电压增加到Verase而在SSL和GSL上引起的任何增压电荷通过传输晶体管泄漏到SS和GS驱动线，所以SSL和GSL可以保持接近VSS。
最后，将所选存储块位于其中的所选阱部分偏置到Verase。这些条件下，NAND单元串的闪速存储单元的浮接栅极中俘获的电荷会将电荷发射到阱中。如之前图2和图4所示，存储体中的存储块共用所有位线，位线触点电连接到对应于每个NAND单元串的n+扩散区域88。将所选阱部分增加到擦除电压Verase时，n+扩散区域88被正向偏置，使得位线被箝位在Verase-0.6V。如之前图2和图4所示，同一存储块中的所有NAND单元串通过n+扩散区域82共用CSL线。因而，将所选阱部分增加到Verase时，n+扩散区域82正向偏置，这将所选阱部分中的所选存储块的CSL线增加并箝位在Verase-0.6V。另一方面，未选阱部分中的未选存储块的CSL线被偏置到VSS或0V。注意，本例中，只有一个存储块的NAND单元串共用CSL线。未选存储块的所有字线、串选择线(SSL)和接地选择线(GSL)保持在未选状态，这意味着字线驱动器128中的传输晶体管154是截止的。
图8A和8B示出存储体阵列202中每个阱部分恰好有一个存储块的示例NAND闪速存储体。取决于用于制造NAND闪速存储体200的制造工艺和技术节点，如图8B所示，相邻的阱部分之间的最小间隔为距离D。该最小距离D可以被设为相邻n型隔离阱之间的最小设计规则间隔。仅作为示例，相邻n型隔离阱228之间的间隔可在3到10微米之间。
存储器阵列202的另一示例中，存储体的每个阱部分包括多于一个存储块，以使存储器阵列的大小最小，同时降低每个阱部分的电容。图9A是和图8A的示例NAND闪速存储体相比降低了存储器阵列面积的NAND闪速存储体的框图。参看图9A，一个NAND闪速存储体300具有存储器阵列302，其包括和图2所示类似的NAND单元串、用于驱动连接到NAND单元串的装置的字线的行解码器304、以及连接到位线用于将读出和编程数据耦合到NAND单元串的页面缓冲器306。电荷泵308产生提供给选择器310的擦除电压Verase。仅为示例之用，所示NAND闪速存储体具有包括两个不同阱部分的存储器阵列302，每个阱部分在块擦除操作期间选择性地接收Verase。存储器阵列302包括四个存储块，称为块[1]、块[2]、块[3]和块[4]。相应地，两位块地址B_ADDR[1:2]用于选择四个存储块中的一个，行解码器304包括用于解码两位块地址B_ADDR[1:2]的适当逻辑。
存储器阵列302中，第一阱部分包括存储块块[1]和块[2]，第二阱部分包括存储块块[3]和块[4]。擦除操作期间选择一对两个阱部分。选择器310接收一位块地址信号，以将Verase传输给包括所选存储块的阱部分。如果B_ADDR[1]是用于选择要选择哪一对存储块的最高有效块地址位，那么B_ADDR[2]是用于选择所选一对存储块中的一个存储块的最低有效块地址位。选择器310是响应一位控制或地址信号的1:2信号分离器或选择器。由于图9A的例子中在每个阱部分中形成两个存储块，任一次存储块擦除操作仅选择两个阱部分中的一个。因而，选择器310用块地址B_ADDR[1]将Verase传输给两个阱部分中的一个。换句话说，选择器310接收一部分块地址以选择性地将Verase传输给两个阱部分中的一个。
图9B是图9A中的沿线C-C’所切的存储器阵列302的截面图，将截面图旋转一定角度以示出其表面上的具体特征。图9B中，示出两个阱部分320和322，其中每个阱部分包括在n型隔离阱326中形成的p型324，n型隔离阱326形成在p型基底328中。n型隔离阱326和p型阱324都是通过限定其特定形状的公知掩模步骤形成的具有芯片上的二维表面积的离子植入区域。阱226和228的深度和浓度由离子植入能量和剂量决定，离子植入能量和剂量都是半导体器件的制造设计参数。如图9B所清楚示意的，NAND单元串形成在p型阱324中。替代示例中，基底328是n型而不是p型，省略了n型隔离阱326，阱部分320和322具有p型阱324。根据本例，每个阱部分至少包括NAND单元串形成于其中的装置阱，可选地，还包括用于隔离基底和装置阱的隔离阱。
所示的存储器阵列302的本例中，阱部分320包括分别对应于存储块块[1]和块[2]的存储块330和332。阱部分332包括分别对应于存储块块[3]和块[4]的存储块334和336。每个存储块包括电耦合到各个位线-如位线BLk和BLk+1到BLj-的NAND单元串338。虽然图9B中未示出，位线连接到用于感测单元数据并提供编程数据的页面缓冲器。页面缓冲器的可能电路实现及其操作是本领域技术人员公知的。图9B中示出选择器310以示意选择器310和存储器阵列302的阱部分320和322的互联。选择器310接收Verase，并响应于一位块地址B_ADDR[1]将Verase电耦合到两个阱部分之一。如图9B所示，选择器310的每个输出连接到各个p型阱324及其相应的隔离阱326。
除了向接收擦除电压Verase的所选阱部分中的未选存储块应用擦除抑制方案以外，图9A和9B的示例NAND闪速存储体中所选存储块的擦除操作和图8A和8B的示例NAND闪速存储体的所述擦除操作类似。这是因为如下事实，每个阱部分具有要擦除的所选存储块和未选存储块。因而，对接收Verase的阱部分中的未选存储块的闪速存储单元进行擦除抑制。例如，可用上述的自增压擦除抑制方案防止所选阱部分中的未选存储块的闪速存储单元被擦除，其中所选阱部分是接收Verase的阱部分。例如，如果选择存储块332(块[2])进行擦除，那么对应于所选存储块332的字线和选择线(SSL和GSL)被偏置到擦除条件，向阱部分320施加Verase。存储块330是被擦除抑制的，以防止擦除其闪速存储单元，这是因为存储块330和存储块332形成在同一p型阱324中。
表2总结了对接收Verase的所选阱部分中的所选存储块和未选存储块、以及对不接收Verase的未选阱部分中的未选存储块进行擦除操作时的示例偏置条件。
表2
Figure GPA00001118750000171
Figure GPA00001118750000181
图8A、8B和图9A、9B的NAND闪速存储体示例的字线和SSL及GSL的擦除偏置条件是一样的，同样，未选阱部分中的未选存储块的偏置条件也是一样的。然而，对于所选阱部分的未选存储块，字线自增压到约Verase。字线大约为Verase时，在所选阱部分的字线和p型阱324之间形成最小电场，因而防止擦除未选存储块的闪速存储单元。
虽然图8A、8B和9A、9B示出在一个存储器阵列的每个阱部分中形成仅一个存储块和在每个阱部分中形成两个存储块的例子，但是，替代示例中可以在每个存储器阵列中包括任意数量的阱部分，每个阱部分中可以包括形成在其中的任意数量的存储块。
图8A、8B和9A、9B的示例NAND闪速存储体中，阱部分的p型阱上升到Verase时，位线电压上升到约Verase-0.6V。例如参看图4，施加Verase时，p型阱54和n+扩散区域88具有正向偏置的p-n结。因而，位线90被箝位在约Verase-0.6V，其中0.6V是p-n结上的正向偏置电压降。每个位线电连接到存储器阵列的每个存储块中的NAND单元串。相应地，位线的该经箝位的电压被施加到列的所有NAND单元串的n+扩散区域88，特别是施加到未选阱部分中的NAND单元串的n+扩散区域88。因为未选阱部分被偏置到VSS或浮接在约VSS，位线可能在所选阱部分和一个或多个未选阱部分之间提供电荷泄漏路径。具体而言，如果在每个NAND单元串的n+扩散区域88和p型阱54的p-n结上出现结击穿，施加到所选阱部分上的Verase可通过未选阱部分放电至VSS。这会延迟所选阱部分中Verase的上升，或者如果所选阱部分的电压从未完全达到Verase，甚至中断擦除过程。基于对擦除操作中位线电压的该理解，n+扩散区域88的结击穿电压设计为在位线上升到Verase-0.6V时可抗击穿。
虽然结击穿设计是该问题的可能解决方案，更简单的方案是电隔离连接到所选阱部分的字线和未选阱部分。根据本实施例，因为根据设计规则阱部分是彼此间隔开的，所以在阱部分之间包括和字线成一直线的隔离装置。图10示出该实施例的例子。
图10是图9A和9B所示的存储器阵列302的另一个示例。图10中，存储器阵列400包括和图9B所示相同的元件。为了隔离连接到一个阱部分的位线和另一个阱部分的NAND单元串，在阱部分之间的空间内形成如n沟道晶体管402的隔离装置。可将n沟道晶体管402做成高电压晶体管装置，同时，在存储器装置上形成其他高电压晶体管装置。电连接到一个阱部分的NAND单元串的位线连接到隔离装置402的一端，同时，电连接到相邻阱部分的NAND单元串的位线连接到隔离装置402的另一端。这样，将连接到一个阱部分中的NAND单元串的位线称为位线段。图10中，用参考标号404指示这些位线段。如果存储器阵列400中有多于两个阱部分，那么，具有和每个位线段404成一排或串联连接的更多隔离装置402。所有隔离装置400的栅极端接收偏置电压Viso，该电压选择为至少足够高的电压电平，以传输读出和编程操作中施加在位线上的最高电压电平。因而，在读出和编程操作期间使能隔离装置。换句话说，所有隔离装置的栅极端都可过驱(overdrive)到高于电源电压VDD的电平。对有些装置而言过驱其栅极端不是必须的，驱动到电源电压VDD就够了。
例如，如果在将特定逻辑状态编程到闪速存储单元的编程操作中向位线施加VDD，那么偏置电压Viso至少应该为VDD+Vtn，其中Vtn是n沟道晶体管的门限电压。通过将Viso设为该电压电平，在编程期间在所有位线段上保持完全的VDD电压电平。对所选阱部分的存储块进行擦除操作时，相应的位线段上升到约Verase-0.6V。但是，由于隔离装置404的栅极偏置到Viso＝VDD+Vtn，所以其他的位线段限于充电到VDD。因而，由于连接到位线的n+扩散区域已经被设计成抗VDD电压电平，所以需要最小的额外结击穿设计。
存储器阵列400的一个示例中，在读出、编程和擦除操作期间，Viso固定保持在同一电压电平。本领域技术人员应该理解可用不同方式提供Viso。替代示例中，Viso可以是解码信号，这意味着选择性地将Viso施加到和所选阱部分相邻的隔离装置的栅极。
图11是图10的实施例示例的电路示意图。图11中，一个存储体具有存储器阵列和用于选择性隔离每列中的一个位线段和其他位线段的位线段解码器，该存储器阵列具有在阱部分之间形成的用于限定位线段的动态启动的隔离装置。为了简化附图未示出行解码器，但是，本领域技术人员应该理解，行解码器是驱动每个存储块中的NAND单元串的字线所必须的。存储体500包括存储器阵列502、页面缓冲器504和位线段解码器506。本例的存储器阵列502包括四个阱部分508、510、512和514，每个阱部分恰好包括一个存储块。相应地，存储器阵列502和图8A/8B的存储器阵列202结构相同。在每个阱部分之间形成隔离装置516，本例中每个隔离装置是n沟道晶体管。位线段518连接到每个存储块中的NAND单元串，而且两端连接到隔离装置。位线尾段520和522是不连接到任何NAND单元串的位线段，而是连接到一个隔离装置516和一些其他端电路。例如，位线尾段520连接到阱部分508上面的隔离装置516和位线预充电电路524。另一方面，位线尾段522连接到阱部分514下面的隔离装置516和页面缓冲器504。虽然图11的本例示出在其中形成有一个存储块的每个阱部分，根据替代示例，可在每个阱部分中形成有多个存储块，其中位线段共同连接到位于同一阱部分内的多个存储块。由NAND逻辑门532和NAND逻辑门540驱动的隔离装置516是可选的，意味着对应于阱部分508和514的位线段518可分别延伸到预充电电路524和页面缓冲器504。
位线段解码器506用于禁用、使之不导电或截止所选隔离装置516，以隔离对应于所选阱部分的位线段518和所有的其他位线段518，所选阱部分包括要擦除的所选存储块。位线段解码器506包括OR(或)逻辑门526、528和530，以及NAND逻辑门532、534、536、538和540。每个OR逻辑门526、528和530接收两个不同的阱部分选择信号，具体而言，接收对应于相邻阱部分的两个阱部分选择信号。由于相邻的阱部分共用同一隔离装置516，在选择或寻址两个相邻阱部分之一以进行擦除操作时，用OR逻辑门禁用这两个相邻阱部分之间的隔离装置516。在图11的示例中，由于每个阱部分中恰好有一个阱部分，所以阱部分选择信号对应于经解码的块地址BA[1:4]。位线段解码器506所需的阱部分选择信号的数量取决于存储体的存储器阵列中的阱部分数量。例如，如果图11的每个阱部分中恰好有两个存储块，那么总共有八(8)个存储块。相应地，三个块地址信号用于单独选择八个存储块之一，但是两个最高有效块地址信号可用于产生阱部分选择信号。例如，图7B的存储块驱动电路122的修改形式可有三个输入AND逻辑门而不是两个输入AND逻辑门140，用于解码B_ADDR[1]、B_ADDR[2]和B_ADDR[3]，以进行八选一的选择。因而，本领域技术人员应该理解，总共有八个存储块驱动电路，而每个存储块有一个。本例中，用公知的逻辑解码两个最高有效块地址B_ADDR[3]和B_ADDR[2]，以提供四个阱部分选择信号。
每个NAND逻辑门534、536和538具有分别用于接收OR逻辑门526、528和530的输出的第一输入。由于阱部分508上面的隔离装置516不是和其他阱部分共用的，所以NAND逻辑门532的第一输入用于直接接收阱部分选择信号。类似地，由于阱部分514下面的隔离装置516不是和其他阱部分共用的，所以NAND逻辑门540的第一输入用于直接接收阱部分选择信号。所有NAND逻辑门的第二输入接收擦除信号ERASE，每个NAND逻辑门的输出驱动和至少一个阱部分相邻的一组隔离装置516。每个NAND逻辑门的高逻辑电平输出设为使得隔离装置516被驱动到足以使最大位线电压电平传输通过的电压电平。例如，如果最大位线电压是VDD，那么向NAND逻辑门施加大于VDD的正电压。
根据本例，对于读出和编程操作，将信号ERASE设为低逻辑电平，从而导通或过驱所有隔离装置516。如前所述，可向所有NAND逻辑门施加比VDD电源电压大的电压电平。因而，忽略阱部分选择信号BA[1:4]的逻辑状态。在擦除操作期间，将信号ERASE设为高逻辑电平。现在，NAND逻辑门532和540响应于阱部分选择信号BA[1:4]，NAND逻辑门534、536和538响应于相应OR逻辑门的输出。在NAND逻辑门的第一和第二输入都处于高逻辑电平时，将NAND逻辑门的输出驱动到无效逻辑电平，使NAND逻辑门进行响应。相应地，一个阱部分选择信号处于有效高逻辑电平时，与相应选择的阱部分相邻的隔离装置的组被截止。然后，向所选阱部分施加擦除电压Verase。
例如，如果要擦除阱部分510中的存储块，那么，仅将地址BA[2]驱动到高逻辑电平。然后，NAND逻辑门534和536将它们各自的输出驱动到低逻辑电平，如VSS，并且栅极和NAND逻辑门534和536的输出电耦合的隔离装置516会截止。因而，使阱部分510的位线段518和其他阱部分的其他位线段去耦。
图11的示例中，在擦除操作中，响应于经解码的块地址BA[1:4]，选择性地把位线段518和其他位线段断开。替代示例中，所有隔离装置都是响应于存储器装置的操作模式而全局使能或禁用的。具体而言，如果执行擦除操作，那么所有的隔离装置516截止，这与任何地址信息都无关。
图12是根据图10实施例的替代示例具有存储器阵列的一个存储体的电路示意图，其中该存储器阵列具有在阱部分之间形成的动态启动的隔离装置。图12中，存储体550包括和图11所示同样的存储体阵列502，但是这里用简单的段去耦逻辑552替代位线段解码器506。段去耦逻辑552包括反相器554、556、558、560和562，每个反相器并行地接收擦除信号ERASE，并驱动各组隔离装置516。本例中，反相器具有电源电压VDD或者大于VDD的电压电平，以在非擦除操作期间过驱隔离装置516。擦除操作中，将信号ERASE驱动到高逻辑电平，所有的反相器将隔离装置516的栅极驱动到VSS。所有的隔离装置516截止，使得所有位线段518彼此隔离，向包括待擦除的存储块的所选阱部分施加Verase。编程或读出操作中，ERASE处于低逻辑电平，隔离装置的栅极被驱动到至少为VDD的电压电平。
图11和12的示例中，在读出或编程操作中ERASE处于无效低逻辑电平，以保证所有的隔离装置516处于至少导通或者过驱状态。不幸的是，影响感测时间的一个公知问题是位线电容。本领域技术人员应该理解，随着位线长度增加，其电容也增加。由于通过导电闪速存储单元的电流较小，所以位线电容较高时难以感测该电流。因而，图11和12所示的隔离装置可用于本发明的替代实施例，以降低位线电容从而缩短感测时间。
图13是根据实施例示例用于减小位线电容从而缩短感测时间的替代存储体570的电路示意图。存储器阵列502和图11所示相同，但是示出了根据本实施例示例的替代位线段解码器572。位线段解码器572在擦除操作期间截止存储器阵列502中的所有隔离装置516，并且在读出操作期间选择性地截止特定隔离装置516。图13中，位线段解码器572包括反相器574，其输出用于提供耦合到位线预充电电路524和阱部分508之间的各组隔离装置516的隔离驱动信号，位线段解码器572还包括OR逻辑门576、578、580和582，每个的输出用于提供耦合到各组隔离装置516的隔离驱动信号。OR逻辑门576、578、580和582的第一输入分别耦合到NOR逻辑门584、586、588和590的输出。反相器574和每对NOR逻辑门和OR逻辑门称为隔离装置驱动器，其输出用于驱动各个隔离装置。OR逻辑门578、580和582的第二输入接收另一个隔离装置驱动器的输出，OR逻辑门576的第二输入接地。每个隔离装置驱动器将其用于一组隔离装置516的隔离驱动信号提供给一个隔离装置驱动器，后者将其隔离驱动信号提供给第二组隔离装置516，其中第二组隔离装置位于第一组隔离装置和页面缓冲器504之间。OR逻辑门584、586、588和590的第一输入接收擦除信号ERASE。NOR逻辑门584、586、588和590的第二输入是反相输入，分别接收阱部分选择信号BA[1]、BA[2]、BA[3]和BA[4]。
如前文存储器阵列502的示例结构中所述，每个阱部分包括一个存储块，因而，经解码的块地址BA[1:4]可用作阱部分选择信号。擦除操作中位线段解码器572的操作是直观的。将信号ERASE设为有效的高逻辑电平，从而使每个NOR逻辑门提供低逻辑电平输出，每个OR逻辑门将该低逻辑电平输出作为隔离驱动信号提供给所有的隔离装置516。因而，ERASE位于高逻辑电平时，所有的隔离装置516都截止，可向所选阱部分施加Verase。
读出操作中，只有位于包括所选存储块的阱部分和页面缓冲器504之间的隔离装置516是导通或过驱的。所有其他隔离装置都截止，以使所选存储块的所选NAND单元串感测到的位线电容最小。例如，选择阱部分512中的存储块进行读出操作时，阱部分512和514之间的隔离装置516导通，阱部分514和页面缓冲器504之间的隔离装置516也导通。因而，在所选存储块的读出操作中，只有对应于包括所选存储块的所选阱部分的位线段518和对应于位于所选阱部分和页面缓冲器之间的所有其他中间阱部分的位线段518彼此电耦合。图13的示例中，隔离装置驱动器的每个OR逻辑门是地址超控电路。注意，具有反相器574的隔离装置驱动器不包括NOR逻辑门和OR逻辑门，因为其控制的隔离装置516和位线预充电电路524之间没有更多的阱部分。地址超控电路使得由阱部分选择信号启动的隔离装置驱动器使能或启动接近页面缓冲器504的下一组隔离装置516。
示例读出操作中，所选存储块位于阱部分510中，因而，BA[2]被驱动到高逻辑电平，ERASE处于低逻辑电平。ERASE处于低逻辑电平时，反相器574导通或过驱其隔离装置。由于BA[1]处于低逻辑电平，所以NOR门584提供低逻辑电平输出，OR门576将该低逻辑电平传输给其各组隔离装置516。NOR门586向OR门578提供高逻辑电平输出，OR门578还接收来自OR门576的低逻辑电平输出。因而，阱部分510和512之间的隔离装置516被导通或过驱。BA[3]处于低逻辑电平，NOR门588将其输出驱动到低逻辑电平。然而，OR门580接收到OR门578的高逻辑电平输出。因而，NOR门588的输出是过驱的。类似地，NOR门590的输出被OR门582过驱，因而，位于阱部分512和514和页面缓冲器504之间的隔离装置516导通。
使用图13的读出方案，所选存储块位于离页面缓冲器504最远的阱部分508中时出现最糟糕的读出情况。另一方面，最优的读出情况出现在所选存储块位于离页面缓冲器504最近的阱部分514时。因而，可以根据包括待读出的所选存储块的所选阱部分来调整感测时间和数据输出传输时间。一个示例应用中，可将在离页面缓冲器504最近的阱部分中形成的特定数目的存储块称为高速存储块。位于离页面缓冲器504较远的阱部分中的其他存储块可称为普通速度存储块。用于外部系统时，可将数据选择性地存储在高速或普通速度存储块，以进行高速或普通速度读出操作。
图14的流程图归纳了根据前述的本发明实施例擦除所选存储块的方法。下面的方法适用于具有任何数目的阱部分的存储器阵列，其中每个阱部分包括至少一个存储体。从步骤600开始，偏置所选存储块进行擦除，这通过将字线、SSL和GSL设为适当的擦除偏置条件来实现。表2示出待擦除的存储块的示例擦除偏置条件。如果每个阱部分包括至少两个存储块，那么就有和待擦除的所选存储块位于同一阱部分中的未选存储块。因而，在步骤602，偏置和待擦除的所选存储块位于同一阱部分中的未选存储块，以防止对其存储单元进行擦除。同样，表2示出字线、SSL和GSL的示例擦除抑制偏置条件。另一方面，如果每个阱部分只包括一个存储块，那么跳过步骤602。前进到步骤604，向包括所选存储块的阱部分施加擦除电压。接下来在步骤606，在将Verase施加到所选阱部分的同时，或者之后很快就将所选阱部分的位线段和其他位线段去耦。注意，将所选阱部分的位线段和相邻阱部分的位线段去耦就足够了。该去耦是动态去耦或者静态去耦。隔离装置静态偏置到Viso时进行静态去耦，在其电压上升到大于Viso时，所选阱部分的位线段和其他位线段进行自去耦。通过全局性地响应于如ERASE的一个控制信号或者响应于阱部分选择信号主动截止隔离装置，来进行动态去耦。如果使用动态去耦，那么可以在向所选阱部分施加Verase之前截止隔离装置。
所示的本存储体实施例和本发明的示例通过形成可选择性地偏置到所需的擦除电压的阱部分降低功耗，同时改善擦除存储块的速度。每个阱部分中形成有至少一个存储块，因而，其电容比在一个大阱中形成所有存储块的现有NAND闪速存储器阵列的电容低。所有前文描述的存储体实施例和示例可用于图1A的NAND存储器阵列或者图1B的NAND存储器装置芯片。
如上文的实施例和示例所示，通过形成至少两个阱部分可以降低存储体的存储阵列的阱电容，每个阱部分中形成有至少一个存储块。降低的阱电容使得所选存储块的擦除速度比现有单阱存储阵列的擦除速度高。如果对于存储体中有多个阱部分的NAND闪速存储装置而言，擦除性能不是重要的指标，可以降低电荷泵的大小同时保持和现有NAND闪速存储装置类似的擦除速度。在上述的实施例和示例中，简化起见，装置元件彼此的连接如图所示。本发明实际用于装置时，器件、元件、电路等可以直接彼此连接。同时，器件、元件、电路等也可通过该装置操作所必需的其他器件、元件、电路等彼此间接连接。因而，实际结构中，电路元件和器件直接或间接彼此耦合或连接。
上面的描述中，为了解释阐述了许多细节和示例以提供对本发明实施例的全面理解。然而，本领域技术人员应该理解，这些具体细节不是实现本发明所必需的。另一方面，公知的电学结构和电路被示为框图形式以避免使本发明不清楚。例如，没有提供有关本发明的实施例是否用软件子程序、硬件电路、固件或者其组合来实现的具体细节。
上述本发明的实施例仅为示例之用。本领域技术人员可对具体实施例进行替换、修改和改变而不背离本发明的保护范围，本发明的保护范围仅由所附权利要求限定。

Claims (29)

1.一种NAND闪速存储器，包括：
具有第一NAND单元串的第一阱部分，用于在擦除操作期间选择性地接收擦除电压；
具有第二NAND单元串的第二阱部分，用于在所述擦除操作期间选择性地接收所述擦除电压；
电连接到所述第一NAND单元串和第二NAND单元串的位线；以及
电连接到所述位线的页面缓冲器。
2.根据权利要求1所述的NAND闪速存储器，其中所述第一阱部分包括电连接到第二位线的第三NAND单元串，所述第二阱部分包括电连接到所述第二位线的第四NAND单元串，所述第二位线电连接到所述页面缓冲器。
3.根据权利要求2所述的NAND闪速存储器，其中所述第一NAND单元串和所述第三NAND单元串是一个存储块的一部分，所述第二NAND单元串和所述第四NAND单元串是另一个存储块的一部分。
4.根据权利要求1所述的NAND闪速存储器，其中所述第一阱部分包括电连接到所述位线的第三NAND单元串，所述第二阱部分包括电连接到所述位线的第四NAND单元串。
5.根据权利要求4所述的NAND闪速存储器，其中所述第一NAND单元串是第一存储块的一部分，所述第三NAND单元串是第二存储块的一部分，所述第二NAND单元串是第三存储块的一部分，所述第四NAND单元串是第四存储块的一部分。
6.根据权利要求5所述的NAND闪速存储器，还包括用于响应于块地址选择所述第一存储块、第二存储块、第三存储块和第四存储块中的一个进行擦除的块解码器。
7.根据权利要求6所述的NAND闪速存储器，还包括：
用于提供擦除电压的电荷泵；以及
用于响应于所述块地址将所述擦除电压耦合到所述第一阱部分和第二阱部分之一的选择器。
8.根据权利要求1所述的NAND闪速存储器，其中所述位线包括通过隔离装置电连接到所述第一NAND单元串的第一位线段和电连接到所述第二NAND单元串的第二位线段。
9.根据权利要求8所述的NAND闪速存储器，其中所述隔离装置位于所述第一阱部分和所述第二阱部分之间。
10.根据权利要求8所述的NAND闪速存储器，其中所述隔离装置的栅极端在编程操作、读出操作和擦除操作期间偏置到大于电源电压VDD的电压。
11.根据权利要求8所述的NAND闪速存储器，其中所述隔离装置在所述擦除操作中是不导电的，以在选择所述第一NAND单元串和第二NAND单元串之一进行擦除时隔离所述第一位线段和所述第二位线段。
12.根据权利要求8所述的NAND闪速存储器，其中响应于控制信号截止所述隔离装置。
13.根据权利要求8所述的NAND闪速存储器，其中响应于阱部分选择信号截止所述隔离装置。
14.根据权利要求8所述的NAND闪速存储器，还包括位线段解码器，用于在读出操作期间响应于阱部分选择信号使能所述隔离装置，所述位线段解码器在擦除操作期间响应于擦除控制信号禁止所述隔离装置。
15.根据权利要求14所述的NAND闪速存储器，其中所述位线段解码器包括用于接收所述擦除控制信号和所述阱部分选择信号的隔离装置驱动器，所述隔离装置驱动器提供隔离驱动信号用于在所述阱部分选择信号处于有效逻辑电平时控制所述隔离装置。
16.根据权利要求15所述的NAND闪速存储器，其中所述隔离装置驱动器包括超控电路，用于响应于处于所述有效逻辑电平的另一个阱部分选择信号将所述阱部分选择信号驱动到所述有效逻辑电平。
17.一种NAND闪速存储器，包括：
至少两个阱部分，每个阱部分包括至少一个NAND单元串的存储块，每个所述至少两个阱部分中的该至少一个存储块电连接到相应的位线段；以及
耦合在对应于所述至少两个阱部分的所述位线段之间的隔离装置。
18.根据权利要求17所述的NAND闪速存储器，其中所述隔离装置的栅极端偏置到预定的电压。
19.根据权利要求18所述的NAND闪速存储器，其中所述预定的电压大于电源电压VDD。
20.根据权利要求17所述的NAND闪速存储器，其中在擦除操作期间截止所述隔离装置。
21.根据权利要求17所述的NAND闪速存储器，其中在读出操作期间选择性地截止所述隔离装置。
22.根据权利要求21所述的NAND闪速存储器，其中在读出操作期间导通位于包括所选存储块的所选阱部分和页面缓冲器之间的所述隔离装置。
23.根据权利要求17所述的NAND闪速存储器，其中所述至少两个阱部分中的每一个包括两个存储块。
24.根据权利要求17所述的NAND闪速存储器，还包括用于选择性地将擦除电压传输给所述至少两个阱部分之一的选择器。
25.根据权利要求24所述的NAND闪速存储器，其中所述选择器响应于块地址的一部分将所述擦除电压耦合至所述至少两个阱部分之一，所述块地址经解码以选择一个存储块进行擦除。
26.根据权利要求17所述的NAND闪速存储器，还包括电连接到对应于所述至少两个阱部分之一的所述位线段的页面缓冲器。
27.一种用于擦除NAND闪速装置中所选存储块的方法，包括：
选择第一阱部分中的存储块，所述第一阱部分包括至少两个存储块；
偏置在所述第一阱部分中形成的所述存储块以进行擦除；
偏置在所述第一阱部分中形成的未选存储块以防止擦除；
向所述第一阱部分施加擦除电压；以及
防止向包括至少另外两个存储块的第二阱部分施加所述擦除电压。
28.根据权利要求27所述的方法，还包括在向所述第一阱部分施加所述擦除电压之前使对应于所述第一阱部分和第二阱部分的位线段彼此去耦。
29.根据权利要求27所述的方法，还包括当所述第一阱部分的位线电压至少为向隔离装置的栅极端施加的预定偏置电压时，用所述隔离装置使对应于所述第一阱部分和第二阱部分的位线段彼此去耦。
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