CN101681843A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的目的在于抑制在制造SOI衬底时发生的金属污染的影响。对半导体衬底照射氢离子来形成损伤区域，然后接合基底衬底和半导体衬底。通过加热处理使半导体衬底劈开，以制造SOI衬底。即使在氢离子的照射工序中金属离子与氢离子一起注入到半导体衬底中，也可以通过吸杂处理抑制金属污染的影响。因此，可以肯定地使用离子掺杂法照射氢离子。

Description

半导体装置的制造方法
技术领域
本发明涉及一种使用SOI(绝缘体载硅)衬底制造半导体装置的方法，该SOI衬底具有由硅等构成的半导体层。
在本说明书中，半导体装置指的是能够通过利用半导体特性而工作的所有装置，因此电光装置、半导体电路、以及电子设备都是半导体装置。
背景技术
已经开发了利用SOI衬底而代替块体硅晶圆的集成电路。在该SOI衬底中，在绝缘层上形成有薄单晶硅层。通过有效地利用薄单晶硅层的特长，可以将集成电路中的晶体管形成为对于各元件这些晶体管彼此完全电隔离。此外，由于可以使晶体管成为完全耗尽型晶体管，因此可以制造高集成、高速驱动、低耗电量等附加价值高的半导体集成电路。
作为SOI衬底的制造方法之一，众所周知通过组合氢离子注入工序和分离工序而成的接合技术来制造SOI衬底的方法。在该方法中，主要进行如下工序来制造SOI衬底。通过对硅晶圆注入氢离子，在离其表面的预定深度形成损伤区域。通过使用作基底衬底的另外硅晶圆氧化来形成氧化硅膜。通过将注入有氢离子的硅晶圆和形成有氧化硅膜的硅晶圆接合在一起，来将两个硅晶圆贴合在一起。通过在其上进行加热处理，在损伤区域劈开硅晶圆。为了提高贴附到基底衬底的硅层的结合力，进行加热处理。
此外，众所周知从硅晶圆分离的硅层贴附到玻璃衬底来制造SOI衬底的另一个方法(参照专利文献1及2)。
[专利文献1]日本专利申请公开2004-087606号公报
[专利文献2]日本专利申请公开H11-163363号公报
在现有的SOI衬底的制造方法中，使用离子注入法来对硅晶圆注入氢离子。离子注入法是如下方法，即，使源气体等离子体化，引出包含于该等离子体中的离子种，进行质量分离，加速具有预定质量的离子种，采用被加速了的离子种作为离子束照射对象。此外，作为注入离子的另外方法，还有离子掺杂法。离子掺杂法是如下方法，即，使源气体等离子体化，通过预定电场的作用从等离子体引出离子种，加速引出了的离子种而不进行质量分离，采用被加速了的离子种作为离子束照射对象。
本申请人的研究已经指出，通过离子掺杂法将从氢气体产生的离子种注入到硅晶圆而形成损伤区域时，可以采用在比玻璃衬底的应变点低的温度进行的加热处理来劈开硅晶圆。根据该事实，作为基底衬底使用应变点为700℃或以下的玻璃衬底，通过离子掺杂法形成损伤区域，来制造SOI衬底。
通过离子掺杂法照射离子束的离子掺杂装置是一种为了在一边超过1m的玻璃衬底上制造薄膜晶体管而开发出来的装置。因此，离子掺杂法具有如下优点，即，与进行质量分离的离子注入法相比，可以缩短形成损伤区域的节拍时间。然而，在离子掺杂法中，由于不进行质量分离，有可能包含于离子掺杂装置的电极等的材料中的金属元素与氢离子一起被注入到硅晶圆。被金属污染的SOI衬底导致因此制造的晶体管的阈值电压的变动、泄漏电流的增大等的晶体管的电特性的降低、以及可靠性的降低。
发明内容
本发明的目的之一在于提供一种可以抑制因为金属元素导致的污染影响的半导体装置的制造方法。本发明的另一个目的在于提供一种抑制金属污染的影响且使用贴合到应变点为700℃或以下的基底衬底上的半导体层的制造半导体装置的方法。
本发明一个方面涉及半导体装置的制造方法，其中包括以下工序：形成包括从半导体衬底分离了的半导体层和该半导体层固定于其上的基底衬底的SOI衬底，以及使用该SOI衬底的半导体层形成半导体元件。
为了制造SOI衬底，激发包含选自氢气体、氦气体、或卤素气体中的一种或多种气体的源气体来产生离子种，以及采用离子种照射半导体衬底以在半导体衬底中形成损伤区域。作为源气体，可以使用氢气体、氦气体、或者卤素气体。
用来贴合基底衬底和半导体衬底的接合层形成在基底衬底和半导体衬底中的至少一方上。当在半导体衬底上形成接合层时，可在形成损伤区域后形成接合层，备选地，可在形成接合层后形成损伤区域。
通过隔着接合层使基底衬底和半导体衬底密接设置，并且将接合层的表面和与该接合层接触的表面接合在一起，来贴合基底衬底和半导体衬底。与接合层接触的表面例如是基底衬底的表面、半导体衬底的表面、绝缘膜的表面等。
在贴合基底衬底和半导体衬底之后，通过加热半导体衬底来使损伤区域中开裂，在将从半导体衬底分离的第一半导体层固定到基底衬底上的状态下，从基底衬底分离半导体衬底。通过以上工序，制造其中基底衬底贴附有第一半导体层的SOI衬底。
本发明是使用通过上述方法制造的SOI衬底的半导体装置的制造方法。根据本发明一方面，蚀刻固定在基底衬底上的第一半导体层来进行元件分离，以形成构成半导体元件一部分的第二半导体层。在本发明中，为了除去包含于该第二半导体层中的金属元素，在第二半导体层中形成吸杂位置区域。为了除去包含于沟道形成区域中的金属元素，吸杂位置区域形成在第二半导体层的不与栅电极重叠的部分，以便不包括用作沟道形成区域的区域。在形成吸杂位置区域之后，进行用来使第二半导体层中包含的金属元素吸杂到吸杂位置区域中的加热处理。
为了吸杂位置区域的形成，可以举出如下三个方法。第一方法是对半导体层添加属于元素周期表的第18族的元素。第18族元素是He、Ne、Ar、Kr、或Xe中任意元素。可以对半导体层添加一种或两种或更多种的第18族元素。通过在电场加速第18族元素的离子来照射半导体层，而通过悬空键或晶格畸变而形成吸杂位置。吸杂位置区域的第18族元素的浓度优选为1×1018atoms/cm3以上且1×1022atoms/cm3以下(包括端值)的范围内。通过进行处理温度为450℃以上且850℃以下、处理时间为1小时以上且24小时以下左右的加热处理，使包含于半导体层中的金属元素吸杂到吸杂位置区域。
第二方法是对半导体层添加磷或砷来形成呈现n型导电性的区域。优选以总合在1×1020atoms/cm3以上且1×1022atoms/cm3以下(包括端值)的浓度将磷和砷添加到吸杂位置区域。通过进行处理温度为450℃以上且850℃以下、处理时间为1小时以上且24小时以下左右的加热处理，使包含于半导体层中的金属元素吸杂到吸杂位置区域。
第三方法是对半导体层添加磷和硼且添加比磷多的硼来形成呈现p型导电性的杂质区域的方法。也可以添加砷而代替磷。添加于吸杂位置区域中的磷和砷的总和浓度优选为1×1019atoms/cm3以上且1×1021atoms/cm3以下(包括端值)。硼的浓度为包含于吸杂位置区域中的磷和砷的总和浓度的1.5倍以上且3倍以下。通过进行处理温度为450℃以上且850℃以下、处理时间为1小时以上且24小时以下左右的加热处理，使包含于半导体层中的金属元素吸杂到吸杂位置区域。
本发明的半导体装置的制造方法另一方面：在固定到基底衬底上的第一半导体层中形成吸杂位置区域。为了除去包含于沟道形成区域中的金属元素，吸杂位置区域形成在第一半导体层不与栅电极重叠的部分，以便该吸杂位置区域不包括用作沟道形成区域的区域。在形成吸杂位置区域之后，进行用来使第一半导体层中的金属元素吸杂到吸杂位置区域中的加热处理。在进行用来吸杂的加热处理之后，SOI衬底的第一半导体层的各个元件分离，并且除去吸杂位置区域，来形成第二半导体层。
在本发明中，由于包括使金属元素吸杂到吸杂位置区域的工序，所以可以抑制在半导体装置的制造过程中产生的金属污染的影响。因此，可以实现晶体管的例如阈值电压的变动的抑制、泄漏电流的减少等的晶体管的电特性的改善、以及可靠性的提高。
此外，在本发明中，由于可以抑制在SOI衬底的制造过程中产生的金属污染的影响，所以可以肯定地使用有可能产生金属污染的离子掺杂装置。因此，通过使用离子掺杂装置形成损伤区域，可以实现离子照射工序的节拍时间的缩短。
由于可以在玻璃衬底的应变点以下的温度下进行用来使金属元素吸杂到吸杂位置区域的热处理，可以使用玻璃衬底作为贴附半导体层的基底衬底。因此，可以在玻璃衬底上制造具有高性能和高可靠性的半导体装置。
附图说明
图1A至1G是说明半导体装置的制造方法的截面图；
图2A至2D是说明半导体装置的制造方法的图1G之后的工序的截面图；
图3A至3C是说明半导体装置的制造方法的图2D之后的工序的截面图；
图4是说明半导体装置的制造方法的图3C之后的工序的截面图；
图5A至5C是说明半导体装置的制造方法的图2B之后的工序的截面图；
图6A至6C是说明半导体装置的制造方法的图2D之后的工序的截面图；
图7A至7D是说明半导体装置的制造方法的图1G之后的工序的截面图；
图8A至8C是说明半导体装置的制造方法的图7D之后的工序的截面图；
图9A至9G是说明制造SOI衬底的方法的截面图；
图10是表示微处理器的结构的框图；
图11是表示RFCPU的结构的框图；
图12是采用母体玻璃作为基底衬底的SOI衬底的平面图；
图13A和13B分别是液晶显示装置的像素的平面图和沿图13A的J-K线切断的截面图；
图14A和14B分别是电致发光显示装置的像素的平面图和沿图14A的L-M线切断的截面图；
图15A至15C分别是蜂窝式电话的外观图、数码播放器的外观图、以及电子书阅读器的外观图；
图16是表示通过ICP-MS检测出的包含于氧氮化硅膜中的金属元素和其浓度的表；
图17是表示图16的分析结果的图表；
图18是通过SIMS分析的硅晶圆中的Ti的深度方向轮廓；
图19是通过SIMS分析的硅晶圆中的Mo的深度方向轮廓。
具体实施方式
下面说明本发明。本发明可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。此外，在不同附图中使用相同附图标记的要素意味着相同要素，而省略对于材料、形状、制造方法等的反复说明。
实施方式1
在本实施方式中，说明制造SOI衬底的方法、以及使用SOI衬底制造半导体装置的方法。首先，参照图1A至1G说明制造SOI衬底的方法。
如图1A所示，准备基底衬底101。基底衬底101是支撑从半导体衬底分割的半导体层的支撑衬底。作为基底衬底101，可以使用用于液晶显示装置等电子产品的透光玻璃衬底。从耐热性、价格等的观点来看，优选使用热膨胀系数为范围在25×10-7/℃以上且50×10-7/℃以下(优选的是，30×10-7/℃以上且40×10-7/℃以下)(包括端值)，并且应变点为范围在580℃以上且680℃以下(优选的是，600℃以上且680℃以下)(包括端值)的衬底。此外，为了抑制半导体装置的污染，玻璃衬底优选为无碱玻璃衬底。无碱衬底的材料包括诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼硅酸盐玻璃等玻璃材料。
此外，作为支撑衬底101，除了可以使用玻璃衬底以外，还可以使用：陶瓷衬底、石英衬底、或蓝宝石衬底等绝缘衬底；例如金属衬底或不锈钢衬底等导电衬底；或由硅、砷化镓等构成的半导体衬底；等等。
如图1B所示，准备半导体衬底111。通过将从半导体衬底111分离的半导体层贴合到基底衬底101，来制造SOI衬底。作为半导体衬底111，优选使用单晶半导体衬底，也可以使用多晶半导体衬底。作为半导体衬底111，可以使用由第四族元素诸如硅、锗、硅锗或碳化硅等构成的半导体衬底。此外，在本实施方式中，使用具有比半导体衬底111大的尺寸的衬底作为基底衬底101。
如图1C所示，在半导体衬底111上形成绝缘层112。绝缘层112可以为单层结构或包括两层或者两层以上的多层结构。绝缘层112总厚度可以为5nm以上且400nm以下(包括端值)的范围内。绝缘层112可以包括诸如氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化锗膜、氮化锗膜、氧氮化锗膜、氮氧化锗膜等包含硅或锗作为其组成的绝缘膜。此外，还可以使用：包括氧化铝、氧化钽、或氧化铪等金属的氧化物的绝缘膜；包括氮化铝等金属氮化物的绝缘膜；包括氧氮化铝等金属的氧氮化物的绝缘膜；包括氮氧化铝等金属的氮氧化物的绝缘膜。
在本说明书中，氧氮化物是指在其组成中氧原子的含量多于氮原子的含量的物质，此外，氮氧化物是指在其组成中氮原子的含量多于氧原子的含量的物质。注意，氧氮化物及氮氧化物的组成可以通过使用卢瑟福背散射光谱学法(RBS：Rutherford Backscattering Spectrometry)以及氢前方散射法(HFS：Hydrogen Forward Scattering)测量。例如，作为氧氮化硅，可以举出含氧量为50原子％以上且65原子％以下(包括端值)范围内，含氮量为0.5原子％以上且20原子％以下(包括端值)范围内，含Si量为25原子％以上且35原子％以下(包括端值)范围内，以及含氢量为0.1原子％以上且10原子％以下(包括端值)范围内的物质。作为氮氧化硅，例如可以举出含氧量为5原子％以上且30原子％以下(包括端值)范围内，含氮量为20原子％以上且55原子％以下(包括端值)范围内，含Si量为25原子％以上且35原子％以下(包括端值)范围内，以及含氢量为10原子％以上且30原子％以下(包括端值)范围内的物质。注意，这里所述的氧氮化硅及氮氧化硅的氧、氮、氢、以及Si的含有比率是在将构成物质的元素的总和含有比率设定为100原子％时的值。
构成绝缘层112的绝缘膜可以通过CVD法、溅射法、使半导体衬底111氧化或氮化等方法形成。
在使用包含碱金属或碱土金属等降低半导体装置的可靠性的杂质的衬底作为基底衬底101的情况下，绝缘层112优选包括至少一个以上的如下膜：可以防止上述杂质从基底衬底101扩散到SOI衬底的半导体层的膜。作为这种防止杂质扩散的膜，有氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。通过包含这种膜，可以使绝缘层112用作阻挡层。
例如，在将绝缘层112形成为具有单层结构的阻挡层的情况下，可以通过利用厚度为5nm以上且200nm以下(包括端值)的氮化硅膜、氮氧化硅膜、氮化铝膜、或氮氧化铝膜，来形成绝缘层112。
在绝缘层112为用作两层结构的阻挡层的情况下，使用阻挡功能高的绝缘膜构成其上层。上层可以由厚度为5nm至200nm的氮化硅膜、氮氧化硅膜、氮化铝膜、或者氮氧化铝膜形成。在这些膜中，虽然防止杂质扩散的阻挡效应高，但是内部应力高。因此，作为与半导体衬底111接触的下层的绝缘膜，优选选择具有缓和上层的绝缘膜的应力的效应的膜。作为具有这种效应的绝缘膜，有氧化硅膜、氧氮化硅膜、或对半导体衬底111进行热氧化来形成的热氧化膜等。下层的绝缘膜的厚度可以为5nm以上且300nm以下(包括端值)。
在本实施方式中，绝缘层112为包括绝缘膜112a和绝缘膜112b的两层结构。作为使绝缘层112用作阻挡膜时的绝缘膜112a和绝缘膜112b的组合，例如有以下组合：氧化硅膜和氮化硅膜；氧氮化硅膜和氮化硅膜；氧化硅膜和氮氧化硅膜；以及氧氮化硅膜和氮氧化硅膜等。
例如，作为下层的绝缘膜112a，可以通过使用SiH4及N2O作为源气体且利用等离子体CVD法来形成氧氮化硅膜。并且，作为上层的绝缘膜112b，可以通过使用SiH4、N2O、以及NH3作为源气体且利用等离子体CVD法来形成氮氧化硅膜。备选地，作为绝缘膜112a，也可以通过使用有机硅烷气体和氧作为源气体且利用等离子体CVD法来形成氧化硅膜。
作为有机硅烷有以下化合物：四乙氧基硅烷(TEOS，化学式为Si(OC2H5)4)、四甲基硅烷(TMS，化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三二甲基氨基硅烷(SiH(N(CH3)2)3)等化合物。
接着，如图1D所示，通过绝缘层112对半导体衬底111注入(照射)包括在电场加速了的离子的离子束121，来在半导体衬底111的离其表面预定深度形成损伤区域113。该离子照射工序中：通过对半导体衬底111照射包括加速了的离子种的离子束121，来对半导体衬底111添加构成离子种的元素。因此，当对半导体衬底111照射离子束121时，由于加速了的离子种的冲击，在半导体衬底111的预定的深度中形成其晶体结构变脆了的脆化层(weakened layer)。该层是损伤区域113。可以根据离子束121的加速能量和离子束121的侵入角，来控制形成损伤区域113的深度。可以根据加速电压、剂量等控制加速能量。在与离子平均侵入深度相同的深度形成损伤区域113。因此，从半导体衬底111分离的半导体层的厚度取决于离子侵入的深度。形成损伤区域113的深度为范围在50nm以上且500nm以下(包括端值)，优选为50nm以上且200nm以下(包括端值)。
为了对半导体衬底111照射离子束121，除了通过进行质量分离的离子注入法以外，还可以通过不进行质量分离的离子掺杂法。
在使用氢(H2)作为源气体的情况下，可以通过激发氢气体来产生H+、H2 +、H3 +。从源气体产生的离子种的比率通过控制等离子体的激发方法、产生等离子体的气氛的压力、源气体的供应量等来改变。在通过离子掺杂法形成损伤区域的情况下，优选使离子束121包含H+、H2 +、H3 +的总量的70％或以上的H3 +，更优选包含80％或以上的H3 +。通过使H3 +的比率为70％或以上，包含于离子束121的H2 +离子的比率相对变小，并且造成包含于离子束121的氢离子的平均侵入深度的不均匀性变小，从而可以提高离子的注入效果且缩短节拍时间。
为了在浅区域中形成损伤区域113而需要降低离子的加速电压。然而通过提高激发氢气体而产生的等离子体中的H3 +离子的比率来有效地对半导体衬底111添加原子状氢(H)。这是因为如下缘故：由于H3 +离子具有H+离子的三倍的质量，所以在添加氢原子到相同深度的情况下，H3 +离子的加速电压可以为H+离子的加速电压的三倍。通过提高离子的加速电压，可以缩短离子的照射工序的节拍时间，从而可以实现生产率和成品率的提高。因此，由于通过提高包含于离子束121的H3 +的比率，氢的平均侵入深度的不均匀性变小，所以在半导体衬底111中氢的深度方向的浓度轮廓变成更陡峭，从而可以使其轮廓的峰值位置移至浅区。
在通过离子掺杂法使用氢气体进行离子照射的情况下，可以采用如下条件：加速电压为10kV以上且200kV以下(包括端值)范围内，剂量为1×1016ions/cm2以上且6×1016ions/cm2以下(包括端值)范围内。通过在上述条件下照射氢离子，根据包含于离子束121的离子种及其比率，可以在半导体衬底111的50nm以上且500nm以下(包括端值)的深度形成损伤区域113。
例如，在半导体衬底111为单晶硅衬底，绝缘膜112a为50nm厚的氧氮化硅膜，并且绝缘膜112b为50nm厚的氮氧化硅膜的情况下，并且在源气体为氢，加速电压为40kV，剂量为2×1016ions/cm2的条件下，可以从半导体衬底111分离厚度为120nm左右的半导体层。备选地，在绝缘膜112a使用厚度为100nm的氧氮化硅膜，并且除此以外与上述相同的条件下，照射氢离子，来可以从半导体衬底111分离厚度为70nm左右的半导体层。
作为离子照射工序的源气体，也可以使用氦(He)。由于激发氦而产生的离子种大都是He+，所以即使采用不进行质量分离的离子掺杂法就可以以He+为主要离子照射半导体衬底111。因此，可以通过离子掺杂法有效地在损伤区域113中形成微小的空洞。在使用氦且利用离子掺杂法照射离子的情况下，加速电压可以为10kV以上且200kV以下(包括端值)范围内，剂量可以为1×1016ions/cm2以上且6×1016ions/cm2以下(包括端值)范围内。
作为源气体，也可以使用氯气体(Cl2气体)、或氟气体(F2气体)等的卤素气体。
在形成损伤区域113之后，如图1E所示，在绝缘层112上表面上形成接合层114。在形成接合层114的工序中，将半导体衬底111的加热温度设定为添加到损伤区域113的元素或分子不析出的温度，特别地，该温度优选为350℃或以下。换言之，该加热温度范围内不从损伤区域113脱气。注意，接合层114可以在进行离子照射工序之前形成。在此后者情况下，当形成接合层114时的过程温度可以为350℃或以上。
接合层114是用来在半导体衬底111的表面上形成平滑且具有亲水性的接合面的层。因此，作为接合层114的平均表面粗糙度Ra优选小于0.8nm且均方根粗糙度Rms优选小于0.9nm。可以将接合层114的厚度设定为10nm以上且200nm以下(包括端值)范围内。厚度优选为5nm以上且500nm以下(包括端值)范围内，更优选为10nm以上且200nm以下(包括端值)范围内。
接合层114优选为通过化学反应形成的绝缘膜，氧化硅膜是优选的。在作为接合层114通过等离子体CVD法形成氧化硅膜的情况下，优选使用有机硅烷气体及氧(O2)气体作为源气体。通过使用有机硅烷作为源气体，可以在350℃或以下的过程温度下形成具有平滑表面的氧化硅膜。备选地，还可以使用通过热CVD法以200℃以上且500℃以下(包括端值)的加热温度形成的LTO(低温氧化物：low temperatureoxide)。当形成LTO时，可以使用硅烷(SiH4)或乙硅烷(Si2H6)等作为硅源气体，而使用一氧化二氮(N2O)等作为氧源气体。
注意，在使用半导体衬底作为基底衬底101的情况下，也可以不形成绝缘层112，而可以对半导体衬底111进行氧化获得氧化膜而用此氧化膜形成接合层114。
图1F是说明接合工序的截面图，表示贴合基底衬底101和半导体衬底111的状态。当进行接合工序时，首先超声波清洗基底衬底101以及形成有接合层114和绝缘层112的半导体衬底111。作为超声波清洗优选使用兆赫超声波清洗(兆声波清洗)。在进行兆赫超声波清洗之后，也可以使用臭氧水清洗基底衬底101和半导体衬底111的双方或一方。通过使用臭氧水清洗，可以除去有机物且提高表面的亲水性。
在清洗工序之后，隔着接合层114贴合基底衬底101和半导体衬底111。首先，范德瓦耳斯力作用于接合层114和基底衬底101的界面。当通过施加力来使基底衬底101的表面和接合层114的表面密接时，化学键形成在基底衬底101和接合层114的界面，从而基底衬底101和接合层114接合。由于可以不进行加热处理且在常温下进行接合工序，因此可以使用玻璃衬底等耐热性低的衬底作为基底衬底101。
在使基底衬底101和半导体衬底111密接之后，优选进行用来增大基底衬底101和接合层114的接合界面的结合力的加热处理。该处理温度为不使损伤区域113开裂的温度，可以为70℃以上且300℃以下(包括端值)。
接着，进行400℃或以上的加热处理，以在损伤区域113分割半导体衬底111，以从半导体衬底111分离半导体层115。图1G是说明从半导体衬底111分离半导体层115的分离工序的图。如图1G所示，通过分离工序，半导体层115形成在基底衬底101上。附图标记111A表示半导体层115被分离之后的半导体衬底111。
由于通过进行400℃或以上的加热处理，形成在基底衬底101和接合层114的接合界面的氢键变为共价键，所以结合力增大。此外，因为温度上升，在形成于损伤区域113中的微小空洞中析出通过离子照射工序添加的元素，结果其内部的压力上升。因为压力的上升，在损伤区域113中的微小空洞中发生体积变化，而在损伤区域113中发生开裂，结果，半导体衬底111沿着损伤区域113劈开。由于接合层114与基底衬底101接合，所以在基底衬底101上固定从半导体衬底111分离了的半导体层115。为了从半导体衬底111分离半导体层115而进行的加热处理的温度是不超过基底衬底101的应变点的温度，可以在400℃以上且700℃以下(包括端值)范围内的温度下进行。
在图1G所示的分离工序中，获得在基底衬底101上贴合有半导体层115的SOI衬底131。SOI衬底131是具有在基底衬底101上依次堆叠接合层114、绝缘层112、以及半导体层115而成的多层结构衬底，其中基底衬底101和接合层114接合在一起。在不形成绝缘层112的情况下，SOI衬底131是其中接合层114和半导体层115接触的衬底。
注意，用来从半导体衬底111分离半导体层115的加热处理可以使用与为了增大结合力的加热处理相同的装置连续地进行。备选地，也可以使用不同的装置进行两次加热处理。例如，在使用相同的炉进行的情况下，首先进行处理温度为200℃且处理时间为两个小时的加热处理，接着，将加热温度上升到600℃，进行600℃、两个小时的加热处理。然后，冷却到400℃以下且室温左右以上的温度，从炉中取出半导体衬底111A及SOI衬底131。
在使用不同的装置进行加热处理的情况下，例如，在炉中进行处理温度为200℃且处理时间为两个小时的加热处理，然后从炉中搬出互相贴合了的基底衬底101和半导体衬底111。接着，使用RTA(快速热退火)装置进行处理温度为600℃以上且700℃以下(包括端值)且处理时间为一分钟以上且三十分钟以下的加热处理，以使半导体衬底111在损伤区域113分割。
在SOI衬底131的半导体层115中，因为分离工序及损伤区域113的形成而发生晶体缺陷，并且其表面平坦性恶化。为了减少晶体缺陷，优选对半导体层115照射激光束以使半导体层115重新结晶。此外，为了去掉半导体层115表面的损伤来使该表面平坦，优选进行使用CMP(化学机械抛光)装置抛光半导体层115表面的工序。
接下来，说明使用SOI衬底131制造半导体装置的方法。下面，参照图2A至2D和图3A至3C作为半导体装置的制造方法说明制造n沟道型薄膜晶体管及p沟道型薄膜晶体管的方法。通过组合多个薄膜晶体管(TFT)可以形成各种半导体装置。
图2A是通过图1A至1G所说明的方法制造的SOI衬底131的截面图。
通过蚀刻进行SOI衬底的半导体层115的元件分离，如图2B所示地形成半导体层151、152。半导体层151构成n沟道型TFT的一部分，而半导体层152构成p沟道型TFT的一部分。在半导体层151及半导体层152上形成绝缘层154。接着，分别隔着绝缘层154在半导体层151及半导体层152上形成栅电极155及栅电极156。
注意，在蚀刻半导体层115之前，优选对半导体层115添加用作受主的杂质元素如硼、铝、或镓等、或者用作施主的杂质元素如磷、或砷等，以便控制TFT的阈值电压。例如，对形成n沟道型TFT的区域添加受主，而对形成p沟道型TFT的区域添加施主。
接下来，如图2C所示，在半导体层151中形成n型低浓度杂质区域157，而在半导体层152中形成p型高浓度杂质区域159。首先，在半导体层151中形成n型低浓度杂质区域157。为此，使用抗蚀剂掩模覆盖形成p沟道型TFT的半导体层152，对半导体层151添加施主。作为施主添加磷或砷。通过使用离子掺杂法或离子注入法添加施主，栅电极155用作掩模，因此n型低浓度杂质区域157以自对准的方式形成在半导体层151中。半导体层151的与栅电极155重叠的区域用作沟道形成区域158。
接下来，在除去覆盖半导体层152的掩模之后，使用抗蚀剂掩模覆盖其中形成n沟道型TFT的半导体层151。接着，通过使用离子掺杂法或离子注入法对半导体层152添加受主。作为受主可以添加硼。在受主的添加工序中，栅电极156用作掩模，因此p型高浓度杂质区域159以自对准的方式形成在半导体层152中。高浓度杂质区域159起到源极区域或漏极区域的作用。半导体层152的与栅电极156重叠的区域用作沟道形成区域160。虽然这里说明在形成n型低浓度杂质区域157之后形成p型高浓度杂质区域159的方法，但是也可以首先形成p型高浓度杂质区域159。
接下来，除去覆盖半导体层151的抗蚀剂，然后通过等离子体CVD法等形成包括氮化硅等氮化合物或氧化硅等氧化物的单层结构或叠层结构的绝缘膜。对该绝缘膜进行垂直方向的各向异性蚀刻，由此如图2D所示地分别形成与栅电极155、156的侧面接触的侧壁绝缘层161、162。通过该各向异性蚀刻，绝缘层154也被蚀刻。
接下来，为了形成吸杂位置区域，对半导体层151、152每个添加第18族元素。作为第18族元素可以使用选自氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、或氙(Xe)中的一种元素或多种元素。第18族元素的添加既可使用进行质量分离的离子注入法进行，或可使用不进行质量分离的离子掺杂法进行。通过使用离子掺杂法，可以缩短节拍时间，所以是优选的。
对半导体层151、152添加第18族元素的目的在于通过使半导体层151、152畸变来在半导体层151、152中形成吸杂位置。通过第18族元素的添加发生畸变的原因有两种。一则通过第18族元素的添加悬空键形成在晶体中，二则第18族元素添加到晶格之间。
在本实施方式中，通过将栅电极155、156、以及侧壁绝缘层161、162用作掩模添加第18族元素，如图3A所示以自对准的方式在半导体层151、152中形成吸杂位置区域163、164。与高浓度杂质区域159类似，p沟道型TFT的吸杂位置区域164起到源极区域和漏极区域的作用。吸杂位置区域163、164的第18族元素的浓度可以为1×1018atoms/cm3以上且1×1022atoms/cm3以下(包括端值)范围内，并且优选在1×1020atoms/cm3以上且5×1021atoms/cm3以下(包括端值)的范围内。
接下来，如图3B所示，使用抗蚀剂165覆盖半导体层152。为了在半导体层151中形成用作源极区域和漏极区域的高浓度杂质区域，通过离子注入法或离子掺杂法对半导体层151以高剂量添加施主。栅电极155及侧壁绝缘层161用作掩模，施主添加到吸杂位置区域163而形成n型高浓度杂质区域的吸杂位置区域167。吸杂位置区域167起到源极区域和漏极区域的作用。
接下来，进行加热处理，以便激活施主及受主并吸杂。图3C是用来说明加热处理工序的附图。通过进行处理温度为450℃以上且850℃以下(包括端值)、处理时间为1小时以上且24小时以下的加热处理，激活添加到半导体层151的施主及添加到半导体层152的受主。而且，通过该加热处理，包含于沟道形成区域158、160中的金属元素析出或扩散到吸杂位置区域167、164，从而由吸杂位置区域167、164俘获。结果，可以降低沟道形成区域158、160中的金属元素的浓度。上述加热处理的处理温度优选为500℃以上且700℃以下(包括端值)范围内的温度。
在本实施方式中，作为沟道形成区域158、160被金属污染的原因之一，可以举出图1D的当形成损伤区域113时通过离子掺杂法照射离子的工序。图16至图19示出分析当通过离子掺杂法照射氢离子时的单晶硅晶圆的金属污染的结果。
图16表示通过ICP质谱分析法(ICP-MS：Inductively CoupledPlasma Mass Spectrometry：电感耦合等离子体质谱法)测定的结果。通过ICP-MS分析的样品是通过离子掺杂法掺杂氢离子的样品A和没有掺杂氢离子的比较样品X。如下那样地制造样品A。在单晶硅晶圆的上表面，作为原料使用SiH4及N2O通过等离子体CVD法形成厚度为600nm的氧氮化硅膜。通过离子掺杂法，穿过该氧氮化硅膜，对硅晶圆照射氢离子。作为氢离子的源气体使用氢。相反，比较样品X是以与样品A相同的条件形成厚度为600nm的氧氮化硅膜的硅晶圆，其中没有掺杂氢离子。
通过ICP-MS分析包含于样品A、比较样品X的氧氮化硅膜中的元素的结果是图16。在图16中示出了在样品A和比较样品X之间有10倍或以上的浓度差别的金属元素。图17是图16的表所示的数据的图表。由ICP-MS的分析结果可见，Ti、Zn、Mo、以及Pb的离子与氢离子一起注入到氧氮化硅膜、以及硅晶圆中。例如，Mo是离子掺杂装置的电极材料。
接下来，通过二次离子质谱法(SIMS：Secondary Ion MassSpectrometry)分析通过离子掺杂法掺杂氢离子的硅晶圆中的金属元素的在深度方向上的分布。图18及图19各表示硅晶圆中的金属元素的在深度方向上的轮廓。图18表示Ti的轮廓，而图19表示Mo的轮廓。样品是通过离子掺杂法照射氢离子而成的单晶硅晶圆，其上没有形成氧氮化硅膜。由图18、图19的深度方向轮廓可见，通过氢离子的掺杂而不进行质量分离，金属元素注入到硅晶圆内。
图16至图19的分析结果表示当形成损伤区域时通过离子掺杂法照射离子，SOI衬底的半导体层的金属污染显现。本实施方式是为了解决上述金属污染的，在制造SOI衬底之后，在半导体元件的制造过程中进行吸杂处理。因此，根据本实施方式可以抑制TFT的金属污染的影响，从而当形成损伤区域113时，可以肯定地进行通过离子掺杂法的离子照射。换言之，根据本实施方式，通过使用离子簇射掺杂装置形成损伤区域113，可以缩短节拍时间且抑制金属污染的影响。
在进行用来激活且吸杂的加热处理之后，如图4所示，形成包含氢的绝缘层168。在形成绝缘层168之后，进行范围在350℃以上且450℃以下(包括端值)的温度的加热处理，以使包含于绝缘层168中的氢扩散到半导体层151、152中。绝缘层168可以通过温度为350℃或以下的等离子体CVD法沉积氮化硅或氮氧化硅而形成。通过对半导体层151、152供应氢，可以有效地补偿在半导体层151、152中及半导体层151、152与绝缘层154之间界面上成为俘获中心的缺陷。
然后，形成层间绝缘层169。层间绝缘层169可以使用由无机材料构成的绝缘膜，例如氧化硅膜、或BPSG(硼磷硅酸盐玻璃)膜等、或聚酰亚胺、丙烯酸等形成的有机树脂膜形成为单层结构或叠层结构。然后，穿过层间绝缘层169形成接触孔，如图4所示，形成布线170。布线170例如可以使用由阻挡金属膜夹着铝膜或铝合金膜等低电阻金属膜而成的三层结构的导电膜来形成。阻挡金属膜可以使用钼、铬、钛等的金属膜形成。
通过以上工序，可以制造具有n沟道型TFT和p沟道型TFT的半导体装置。由于进行使包含于沟道形成区域中的金属元素吸杂到吸杂位置区域的处理，所以可以抑制在半导体装置的制造过程中产生的金属污染的影响。因此，可以在SOI衬底的制造工序之一的损伤区域的形成工序中，肯定地使用不进行质量分离的离子掺杂法照射离子束。
注意，虽然在图1A-1G、图2A-2D、图3A-3C、图4所示的半导体装置的制造方法中，通过不同于添加第18族元素工序的工序来进行对吸杂位置区域的施主或受主的添加，但是这些工序也可以同时进行。例如，在对半导体层同时添加施主的磷和氩的情况下，作为源气体使用Ar、H2、以及PH3(磷化氢)的混合气体、或者Ar和PH3的混合气体。在对半导体层同时添加受主的硼和氩的情况下，作为源气体使用Ar、H2、以及B2H6(乙硼烷)的混合气体、或者Ar和B2H6的混合气体。
实施方式2
在本实施方式中，说明在与实施方式1不同的区域中形成吸杂位置区域的方法。
在实施方式1中，为了在吸杂位置区域中形成畸变而添加第18族元素。通过增加第18族元素的添加量增大吸杂位置区域的畸变，结果，吸杂金属元素的效果进一步提高。此外，由于吸杂位置区域形成在构成半导体元件一部分的半导体层中，所以优选通过吸杂处理的加热处理来重新结晶。然而，在吸杂位置区域的第18族元素的浓度太高的情况下，根据之后的加热处理的处理温度，有可能晶格保持畸变而难以重新结晶。因此，有可能不能充分地降低吸杂位置区域的薄层电阻而导致与布线之间的接触电阻升高等的问题显现。
因此在本实施方式中，说明一种吸杂位置区域的形成方法，在该方法中通过用来吸杂的加热处理使吸杂位置区域充分发挥吸杂作用且进一步确实地实现杂质区域的低电阻化。
进行实施方式1所说明的图1A-1G、图2A-2B的工序。接下来，为了形成吸杂位置区域，如图5A所示，在半导体层151上形成抗蚀剂181而在半导体层152上形成抗蚀剂182。将抗蚀剂181、182用作掩模，对半导体层151、152添加第18族元素，来在半导体层151及半导体层152中分别形成吸杂位置区域183及吸杂位置区域184(参照图5A)。吸杂位置区域183及184每个中的第18族元素的浓度可以为1×1018atoms/cm3以上且1×1022atoms/cm3以下(包括端值)范围内，并且优选在1×1020atoms/cm3以上且5×1021atoms/cm3以下(包括端值)的范围内。
上述工序与图3A的工序同样可以通过离子注入法或离子掺杂法来进行。吸杂位置区域183及184形成为不包括与布线接触的区域。为此，控制抗蚀剂181、182的形状。通过在这种区域中形成吸杂位置区域183及184，即使吸杂位置区域183及184的重新结晶度不充分，也不会影响到TFT的电特性。
然后进行图2C的施主及受主的添加工序、图2D的侧壁绝缘层的形成工序、以及图3B的施主的添加工序来得到图5B的结构。在n沟道型TFT的半导体层151中形成有n型低浓度杂质区域157、沟道形成区域158、n型高浓度杂质区域185、以及吸杂位置区域183。吸杂位置区域183由于在高浓度杂质区域185形成工序中被添加施主，所以呈现n型导电性。另一方面，p沟道型TFT的半导体层152中形成有沟道形成区域160、p型高浓度杂质区域159、以及吸杂位置区域184。吸杂位置区域184由于在高浓度杂质区域159形成工序中被添加受主，所以呈现p型导电性。
然后通过进行处理温度为550℃以上且700℃以下(包括端值)范围内、处理时间为1小时以上且24小时以下的加热处理，激活添加到半导体层151的施主及添加到半导体层152的受主。与此同时，使包含于沟道形成区域158、160中的金属元素分别析出或扩散到吸杂位置区域183、184，由吸杂位置区域183、184俘获，从而降低沟道形成区域158、160中的金属元素的浓度。
接下来，进行与使用图4说明的工序类似的工序，由此，如图5C所示，形成包含氢的绝缘层168、层间绝缘层169、以及布线170。根据上述工序，可以制造包括各具有金属元素的浓度被降低的沟道形成区域的n沟道型晶体管及p沟道型晶体管的半导体装置。
实施方式3
在本实施方式中，说明半导体装置的制造方法的一例。在本实施方式中，将添加有磷的半导体及添加有磷和硼的半导体用于形成吸杂位置区域。
首先，如实施方式1所说明那样，进行图2A至图2D所示的工序。在半导体层151中形成n型低浓度杂质区域157，而在半导体层152中形成p型高浓度杂质区域159。
如图6A所示，通过离子掺杂法或离子注入法对半导体层151及半导体层152同时添加施主。上述施主的添加工序是用来在半导体层151、152中形成吸杂位置区域的工序。作为施主添加磷或砷。在该工序中，栅电极155及侧壁绝缘层161用作掩模，n型高浓度杂质区域191形成在半导体层151中。为了使高浓度杂质区域191用作吸杂位置区域，将包含于高浓度杂质区域191中的磷及砷的浓度总和设定为1×1020atoms/cm3以上且1×1022atoms/cm3以下(包括端值)范围内。通过以上述浓度范围对半导体层151添加磷及/或砷，还可以使高浓度杂质区域191用作源极区域和漏极区域。
另一方面，半导体层152被添加施主。在该工序中，栅电极156及侧壁绝缘层162用作掩模，p型高浓度杂质区域192形成在半导体层152中。在图2C的工序中，以在图6A的工序中添加的施主的1.5倍以上且3倍以下的浓度对p型高浓度杂质区域159添加受主，以免高浓度杂质区域192的导电型因为施主的添加而反转为n型。通过在p沟道型TFT的半导体层152中形成以预定浓度包含磷及/或砷的p型高浓度杂质区域192，来可以在700℃或以下的加热温度下使金属元素吸杂到高浓度杂质区域192。
接下来，进行加热处理，以便激活施主及受主并吸杂。图6B是用来说明加热处理工序的附图。通过进行处理温度为450℃以上且850℃以下(包括端值)范围内、处理时间为1小时以上且24小时以下的加热处理，激活添加到半导体层151的施主及添加到半导体层152的受主及施主。同时，使包含于沟道形成区域158、160中的金属元素分别析出或扩散到作为吸杂位置区域的高浓度杂质区域191、192，从而由该高浓度杂质区域191、192俘获。就是说，通过该加热处理，可以降低沟道形成区域158、160中的金属元素的浓度。上述加热处理的处理温度优选为500℃以上且700℃以下(包括端值)范围内。
接下来，进行与使用图4说明的工序类似的工序，由此，如图6C所示，形成包含氢的绝缘层168、层间绝缘层169、以及布线170。根据上述工序，可以制造包括n沟道型TFT及p沟道型TFT的半导体装置。由于进行使包含于沟道形成区域中的金属元素吸杂到吸杂位置区域的处理，所以可以抑制在半导体装置的制造过程中产生的金属污染的影响。因此，可以在SOI衬底的制造工序之一的损伤区域的形成工序中，肯定地使用不进行质量分离的离子掺杂法照射离子束。
实施方式4
在本实施方式中，说明使用SOI衬底131制造半导体装置的方法。下面，参照图图7A-7D、图8A-8C在本实施方式中也与实施方式1同样作为半导体装置的制造方法说明n沟道型薄膜晶体管及p沟道型薄膜晶体管的制造方法。在实施方式1至3所示的半导体装置的制造方法中，蚀刻SOI衬底的半导体层来进行元件分离，然后进行形成吸杂位置区域的工序。与此相比，在本实施方式的制造方法中，对元件分离之前的半导体层进行形成吸杂位置区域的工序。
图7A是通过使用图1A至1G说明的方法制造的SOI衬底131的截面图。在基底衬底101上隔着绝缘层112及接合层114固定有半导体层115。绝缘层112具有绝缘膜112a和绝缘膜112b的两层结构。
接下来，在半导体层115中形成吸杂位置区域。图7B是说明用来形成吸杂位置区域的工序的截面图。吸杂位置区域形成为不包括形成半导体元件的部分。如图7B所示，使用抗蚀剂141覆盖半导体层115的元件形成区域140，通过离子掺杂法或离子注入法添加杂质元素来形成吸杂位置区域142。作为吸杂位置区域142的形成方法有如下四个方法。
第一方法是通过对半导体层115添加第18族元素形成吸杂位置区域142的方法。作为第18族元素可以使用选自氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、或氙(Xe)中的一种元素或多种元素。第18族元素的添加既可使用进行质量分离的离子注入法进行，或可使用不进行质量分离的离子掺杂法进行。通过使用离子掺杂法，可以缩短节拍时间，所以是优选的。吸杂位置区域142的第18族元素的浓度优选为1×1018atoms/cm3以上且1×1022atoms/cm3以下(包括端值)范围内。
对半导体层115添加第18族元素的目的在于使半导体层115畸变来在其中形成吸杂位置。因为第18族元素的添加发生畸变的原因有两种。一则通过第18族元素的添加而在晶体中形成悬空键，二则第18族元素添加到晶格之间。
第二方法是对半导体层115添加磷来形成n型杂质区域的方法。可用砷来代替磷。备选地可添加磷和砷的双方。磷和砷一起以1×1020atoms/cm3以上且1×1022atoms/cm3以下(包括端值)范围内的总和浓度添加到吸杂位置区域。
第三方法是通过对半导体层115添加第18族元素及磷来形成包含第18族元素的n型杂质区域的方法。可用砷来代替磷。备选地可添加磷和砷的双方。磷和砷一起以1×1020atoms/cm3以上且1×1022atoms/cm3以下(包括端值)范围内的总和浓度添加到吸杂位置区域。此外，每个吸杂位置区域142的第18族元素的浓度优选为1×1018atoms/cm3以上且1×1022atoms/cm3以下(包括端值)范围内，并且更优选在1×1020atoms/cm3以上且5×1021atoms/cm3以下(包括端值)的范围内。例如，在对半导体层115同时添加磷和氩的情况下，作为源气体使用Ar、H2、以及PH3的混合气体、或者Ar和PH3的混合气体。
第四方法是对半导体层添加磷和硼且添加比磷多的硼来形成呈现p型导电性的杂质区域的方法。也可以添加砷而代替磷。包含于吸杂位置区域中的磷和砷的总和浓度可以为1×1019atoms/cm3以上且1×1021atoms/cm3以下(包括端值)。硼的浓度为包含于吸杂位置区域中的磷和砷的总和浓度的1.5倍以上且3倍以下。
在去除抗蚀剂141之后，进行用来吸杂的加热处理。图7C是用来说明加热处理工序的附图。通过进行处理温度为450℃以上且850℃以下(包括端值)范围内、处理时间为1小时以上且24小时以下的加热处理，包含于半导体层115中的金属元素由吸杂位置区域142俘获。通过该加热处理，没有包含杂质元素的元件形成区域140中包含的金属元素析出或扩散，并且由吸杂位置区域142俘获。结果，可以降低元件形成区域140中的金属元素的浓度。上述加热处理的处理温度优选为500℃以上且700℃以下(包括端值)范围内。
接下来，通过蚀刻对半导体层115进行元件分离来形成半导体层151、152。半导体层151构成n沟道型TFT的一部分，而半导体层152构成p沟道型TFT的一部分。吸杂位置区域142由该蚀刻处理去除，而半导体层151、152形成为不包括吸杂位置区域142、以及吸杂位置区域142和元件形成区域140之间的界面。
如实施方式1所说明，图16至图19的分析结果表示当形成损伤区域时通过离子掺杂法照射离子，使得SOI衬底的半导体层的金属污染显现。与实施方式1至3同样，本实施方式也是为了解决上述金属污染的，在制造SOI衬底之后，在半导体元件的制造过程中进行吸杂处理。因此，根据本实施方式可以抑制TFT的金属污染的影响，从而当形成损伤区域113时，可以肯定地进行通过离子掺杂法的离子照射。
通过蚀刻进行SOI衬底的半导体层115的元件分离，然后如图7D所示地形成半导体层151、152。半导体层151构成n沟道型TFT的一部分，而半导体层152构成p沟道型TFT的一部分。接着，与实施方式1同样地进行图2B至图2D所示的工序。
图8A是进行图2D所示的工序之后的截面图。隔着绝缘层154在半导体层151及半导体层152上分别形成有栅电极155及栅电极156。以与栅电极155及栅电极156的侧面接触的方式分别形成有侧壁绝缘层161、162。在半导体层151中形成有n型低浓度杂质区域157及沟道形成区域158。在半导体层152中形成有p型高浓度杂质区域159及沟道形成区域160。
接下来，如图8B所示，使用抗蚀剂165覆盖半导体层152。为了在半导体层151中形成用作源极区域和漏极区域的高浓度杂质区域，通过离子注入法或离子掺杂法以高剂量对半导体层151添加施主。将栅电极155及侧壁绝缘层161用作掩模，形成n型高浓度杂质区域177。高浓度杂质区域177起到源极区域和漏极区域的作用。
去除抗蚀剂165，然后通过使用炉内加热处理或激光束的照射激活施主及受主。然后，与实施方式1同样地进行图4所示的工序，来制造n沟道型TFT和p沟道型TFT。
图8C是包括n沟道型TFT和p沟道型TFT的半导体装置的截面图。在本实施方式中，由于进行使包含于TFT的半导体层中的金属元素吸杂到吸杂位置区域的处理，所以可以抑制在半导体装置的制造过程中产生的金属污染的影响。因此，可以在SOI衬底的制造工序之一的损伤区域的形成工序中，肯定地使用不进行质量分离的离子掺杂法照射离子。
实施方式5
在本实施方式中，说明通过与实施方式1不同的方法制造SOI衬底的方法。图9A至9G是表示SOI衬底的制造方法的一例的截面图。
如图9A所示，准备用作SOI衬底的基底衬底的基底衬底101。洗涤基底衬底101，然后在其上表面上形成厚度为10nm以上且400nm以下(包括端值)的绝缘层102。绝缘层102可以为单层结构或两层或以上的多层结构。作为绝缘层102，与图1C的绝缘层112同样地使用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化锗膜、氮化锗膜、氧氮化锗膜、或氮氧化锗膜等包含硅或锗作为其组成的绝缘膜。此外，还可以使用：包括氧化铝、氧化钽、或氧化铪等金属的氧化物的绝缘膜；包括氮化铝等金属的氮化物的绝缘膜；包括氧氮化铝等金属的氧氮化物的绝缘膜；或包括氮氧化铝等金属的氮氧化物的绝缘膜。
在使用包含碱金属或碱土金属等降低半导体装置的可靠性的杂质的衬底作为基底衬底101的情况下，绝缘层102优选包括可以防止这种杂质从基底衬底101扩散到SOI衬底的半导体层的至少一层。因此，与绝缘层112同样，优选以包括氮化硅膜、氮氧化硅膜、氮化铝膜、或氮氧化铝膜等中的至少一层的方式形成绝缘层102。
可以与绝缘层112同样地形成绝缘层102，在使绝缘层102具有两层结构的情况下，优选以与绝缘层112相反的顺序层叠。换言之，作为下层的绝缘膜102a，形成防止杂质的扩散的阻挡效果高的膜，如厚度为5nm以上且200nm以下(包括端值)的氮化硅膜、氮氧化硅膜、氮化铝膜、或者氮氧化铝膜等。作为上层的绝缘膜102b，形成具有缓和绝缘膜102a的内部应力的效果的膜。
例如，作为绝缘膜102a和绝缘膜102b的组合，可以举出：氮化硅膜和氧化硅膜；氮化硅膜和氧氮化硅膜；氮氧化硅膜和氧化硅膜；以及氮氧化硅膜和氧氮化硅膜等。注意，在例示的膜的组合中，先记载的膜是绝缘膜102a而后记载的膜是绝缘膜102b。
在本实施方式中，将绝缘层102形成为用作阻挡膜。作为下层的绝缘膜102a通过使用SiH4、N2O、以及NH3作为过程气体且利用等离子体CVD法来形成氮氧化硅膜，并且作为上层的绝缘膜102b通过使用SiH4以及N2O作为过程气体且利用等离子体CVD法来形成氧氮化硅膜。
在形成绝缘层102之后，如图9A所示，在绝缘层102上形成接合层104。接合层104可以与形成在半导体衬底111上的接合层114同样地形成。
图9B是半导体衬底111的截面图。在洗涤半导体衬底111之后，如图9C所示，在半导体衬底111表面上形成保护膜117。形成保护膜117的目的在于：防止在用来形成损伤区域的离子照射工序中半导体衬底111由金属等的杂质污染；以及防止半导体衬底111由照射时的离子的冲击而损伤等。该保护膜117可以通过CVD法等沉积氧化硅、氮化硅、氮氧化硅、或者氧氮化硅等来形成。备选地，通过使半导体衬底111氧化或氮化来形成保护膜117。
图9D是表示形成损伤区域的工序的截面图。与图1D的工序同样，在半导体衬底111中形成损伤区域113。在形成损伤区域113之后，如图9E所示地去除保护膜117。注意，在去除保护膜117之后，也可以与图1E同样地形成接合层114。此外，也可以形成绝缘层112及接合层114。备选地，也可以保留保护膜117，并且在保护膜117上形成接合层114。
图9F是说明接合工序的截面图，表示贴合基底衬底101和半导体衬底111的状态。该接合工序可以与参照图1F说明的接合工序同样地进行，在常温下密接半导体衬底111和接合层104，以使半导体衬底111和接合层104接合。
图9G是说明从半导体衬底111分离半导体层115的分离工序的图。本实施方式的分离工序可以与参照图1G说明的分离工序同样地进行。在接合半导体衬底111和接合层104之后，以400℃以上且700℃以下(包括端值)范围内的温度加热半导体衬底111。在本实施方式中，也优选在400℃或以上的热处理之前进行范围在70℃以上且300℃以下(包括端值)温度的加热处理，以便提高半导体衬底111和接合层104的接合界面的结合力。
在图9G所示的分离工序中，制造在基底衬底101上贴附有半导体层115的SOI衬底132。该SOI衬底132是依次堆叠绝缘层102、接合层104、以及半导体层115而成的具有多层结构的衬底，其中半导体层115和接合层104接合。在分离工序之后，优选对半导体层115照射激光束来进行重新结晶，以便减少晶体缺陷。此外，优选通过使用CMP装置对半导体层115表面进行抛光，以便去除半导体层115表面的损伤且使表面平坦。
通过使用根据本实施方式的方法制造的SOI衬底132且利用实施方式1至4所说明的方法，可以制造半导体装置。
实施方式6
在参照图1A-1G、图2A-2D、图3A-3C、图4、图5A-5C、图6A-6C、图7A-7D、图8A-8C以及图9A至9G说明的SOI衬底的制造工序中，可以将无碱玻璃衬底等各种玻璃衬底应用于基底衬底101。从而，通过使用玻璃衬底作为基底衬底101，可以制造一边超过1m的大面积SOI衬底。通过使用这种大面积SOI衬底形成多个半导体元件，可以制造液晶显示装置、或电致发光显示装置。除了这些显示装置以外，还可以通过利用SOI衬底来制造太阳电池、光电IC、半导体存储装置等各种半导体装置。
在实施方式1至4中作为半导体装置的制造方法的一例说明TFT的制造方法。除了TFT以外，通过还形成各种半导体元件如电容器、电阻等，可以制造高附加价值的半导体装置。在本实施方式中，参照附图说明半导体装置的具体方式。
首先，说明微处理器作为半导体装置的一个例子。图10是表示微处理器200的结构例子的框图。
微处理器200包括算术逻辑单元201(也称为ALU)、算术逻辑单元控制部202(ALU Controller)、指令解码器203、中断控制部204(Interrupt Controller)、时序控制部205(Timing Controller)、寄存器206、寄存器控制部(Register Controller)207、总线接口(Bus I/F)208、只读存储器(ROM)209、以及ROM接口210。
通过总线接口208输入到微处理器200的指令在输入指令解码器203并被解码之后，解码的指令输入到ALU控制器202、中断控制器204、寄存器控制器207、以及时序控制器205。ALU控制器202、中断控制器204、寄存器控制器207、以及时序控制器205根据解码的指令而进行各种控制。
ALU控制器202产生用来控制算术电路201的工作的信号。当微处理器200执行程序时中断控制器204对来自外部输出入装置或外围电路的中断要求根据其优先度或屏蔽状态进行判断而处理中断请求。寄存器控制器207产生寄存器206的地址，并且根据微处理器200的状态进行寄存器206的数据的读出或写入。时序控制器205产生控制何时驱动ALU201、ALU控制器202、指令解码器203、中断控制器204、以及寄存器控制器207的信号。例如，时序控制器205包括根据基准时钟信号CLK1产生内部时钟信号CLK2的内部时钟产生器。如图10所示，内部时钟信号CLK2被输入到其他电路。
下面，参考图10说明具有以非接触的方式进行数据收发的功能及算术功能的半导体装置的一个例子。图11是表示这种半导体装置的结构例子的框图。图11所示的半导体装置可以称为以无线通信与外部装置进行信号的收发而工作的计算机(以下称为RFCPU)。
如图11所示，RFCPU 211包括模拟电路部212和数字电路部213。模拟电路部212包括具有谐振电容器的谐振电路214、整流电路215、恒压电路216、复位电路217、振荡电路218、解调电路219、调制电路220、以及电源管理电路230。数字电路部213包括RF接口221、控制寄存器222、时钟控制器223、CPU接口224、中央处理单元(CPU)225、随机存取存储器(RAM)226、以及只读存储器(ROM)227。
RFCPU 211的工作概要为如下。天线228所接收的信号由于谐振电路214产生感应电动势。感应电动势经过整流电路215而储存在电容部229内。该电容部229优选使用电容器如陶瓷电容器或双电层电容器等构成。电容部229不需要形成于RFCPU 211的同一衬底上，也可以作为部件引入RFCPU 211中。
复位电路217产生将数字电路部213复位并初始化的信号。例如，复位信号217产生在电源电压上升之后经过延迟而上升的信号作为复位信号。振荡电路218根据由恒压电路216产生的控制信号改变时钟信号的频率和占空比。解调电路219是解调接收信号的电路，而调制电路220是调制发送数据的电路。
例如，解调电路219具有低通滤波器，将振幅移位键控(ASK)系统的接收信号根据信号振幅的变动二值化。由于调制电路220使振幅移位键控(ASK)系统的发送信号的振幅变动以待发送，所以调制电路220通过使谐振电路214的谐振点变化来改变通信信号的振幅。
时钟控制器223根据电源电压或中央处理单元225中的耗电流，产生用来改变时钟信号的频率和占空比的控制信号。电源管理电路230监视电源电压。
从天线228输入到RFCPU 211的信号被解调电路219解调后，在RF接口221中被分割为控制命令、数据等。控制指令储存在控制寄存器222中。控制指令包括储存在只读存储器227中的数据的读出、向随机存取存储器226的数据写入、向中央处理单元225的算术指令等。
中央处理单元225通过CPU接口224对只读存储器227、随机存取存储器226、以及控制寄存器222进行存取。CPU接口224具有如下功能：根据中央处理单元225所要求的地址，产生对只读存储器227、随机存取存储器226、或控制寄存器222中的任一种的存取信号。
作为中央处理单元225的算术方式，可以采用将OS(操作系统)储存在只读存储器227中并在启动操作时读出并执行程序的方式。备选地，也可以采用设置专用算术电路并采用硬件算术过程进行处理的方式。进一步备选地，作为该算术方式，也可以采用硬件和软件并用的方式。作为该方式，可以采用如下方式：利用专用算术电路进行一部分的算术处理，并且使中央处理单元225使用程序来进行另一部分的算术处理。
下面，参照图12、图13A和13B以及图14A和14B说明作为半导体装置的显示装置。
作为SOI衬底的基底衬底，可以使用用来制造显示面板的称为母体玻璃的大面积玻璃衬底。图12是使用母体玻璃作为基底衬底101的SOI衬底的正视图。
如图12所示，在母体玻璃301上贴合有从半导体衬底分离了的多个半导体层302。为了从母体玻璃301切出来多个显示面板，优选将半导体层302接合在要形成显示面板的区域310(以下每个区域称为显示面板形成区域310)中。显示面板具有扫描线驱动电路、信号线驱动电路、以及像素部。因此，将半导体层302接合在显示面板形成区域310中的形成这些(扫描线驱动电路形成区域311、信号线驱动电路形成区域312、像素形成区域313)的区域。
图13A和13B是说明利用实施方式1所示的方法制造的液晶显示装置的图。图13A是液晶显示装置的像素的顶视图，而图13B是沿着J-K线切断的图13A的截面图。
在图13A中，半导体层320是由贴附在SOI衬底的半导体层302形成的层，构成像素的TFT 325的一部分。TFT 325通过实施方式1的方法而制造。不言而喻，TFT 325也可以通过实施方式2至4的任何方法来制造。
如图13A所示，像素具有半导体层320、与半导体层320交叉的扫描线322、与扫描线322交叉的信号线323、像素电极324、以及使像素电极324和半导体层320电连接的电极328。
如图13B所示，在基底衬底101上层叠有接合层114和绝缘层112。在绝缘层112上设置有TFT 325的半导体层320。基底衬底101是分割了的母体玻璃301。半导体层320是通过对SOI衬底的半导体层进行蚀刻来对该层实现元件分离来形成的层。这里，在半导体层320中形成有沟道形成区域341及吸杂位置区域342。吸杂位置区域342作为添加有施主及第18族元素的n型高浓度杂质区域被形成。TFT 325的栅电极包括在扫描线322中，TFT 325的源电极和漏电极中的一方包括在信号线323中。
在层间绝缘膜327上设置有信号线323、像素电极324、以及电极328。再者，在层间绝缘膜327上形成有柱状间隔物329。以覆盖信号线323、像素电极324、电极328、以及柱状间隔物329的方式形成有取向膜330。在相对衬底332上形成有相对电极333和覆盖相对电极333的取向膜334。形成柱状间隔物329，以便维持基底衬底101和相对衬底332之间的空间。在由柱状间隔物329形成的空间中形成有液晶层335。在信号线323及电极328与吸杂位置区域342之间连接的部分，因为接触孔的形成而在层间绝缘膜327中具有凹度。因此，在该连接部分容易发生液晶层335的液晶的取向错乱。因此，在该凹形部分形成柱状间隔物329，以防止液晶的取向的错乱。
下面，说明电致发光显示装置(以下，称为EL显示装置)。图14A和14B是用来说明通过实施方式2的方法来制造的EL显示装置的图。图14A是EL显示装置的像素的平面图，而图14B是沿着线L-M切断的图14A的截面图。
如图14A所示，像素包括各包括TFT的选择用晶体管401、显示控制用晶体管402、扫描线405、信号线406、电流供应线407、以及像素电极408。具有如下结构的发光元件设置在各像素中：在一对电极之间夹有包含电致发光材料的层(以下称为EL层)。发光元件的一个电极是像素电极408。由于在本实施方式中，使用SOI衬底131(参照图1G)，所以如图14B所示在基底衬底101上层叠有接合层114及绝缘层112。在该绝缘层112上存在有显示控制用晶体管402的半导体层404和选择用晶体管401的半导体层403。
在选择用晶体管401中，栅电极包括在扫描线405中，源电极和漏电极中的一方包括在信号线406中，而另一方被形成为电极411。在显示控制用晶体管402中，栅电极412和电极411电连接，显示控制用晶体管402的源电极和漏电极中的一方被形成为电连接到像素电极408的电极413，而另一方包括在电流供应线407中。
显示控制用晶体管402是p沟道型TFT。如图14B所示，在半导体层404中形成有沟道形成区域451、p型高浓度杂质区域452、以及吸杂位置区域453。吸杂位置区域453通过与形成高浓度杂质区域452相同的工序添加有受主，并且吸杂位置区域453呈现p型导电性。
以覆盖显示控制用晶体管402的栅电极412的方式形成有层间绝缘膜427。在层间绝缘膜427上形成有信号线406、电流供应线407、电极411和413等。此外，在层间绝缘膜427上形成有电连接到电极413的像素电极408。像素电极408的周边部分由具有绝缘特性的隔断层428围绕。在像素电极408上形成有EL层429，在EL层429上形成有相对电极430。设置有相对衬底431作为加劲板，该相对衬底431利用树脂层432固定在基底衬底101上。
作为EL显示装置的灰度的控制方式，有利用电流量控制发光元件的亮度的电流驱动方式、以及利用电压量控制其亮度的电压驱动方式。当在每个像素中晶体管的特性上的差距大时，难以采用电流驱动方式，因此需要校正特性上的不均匀性的校正电路。通过利用实施方式1至4所说明的包括吸杂工序的半导体装置的制造方法制造EL显示装置，对于每个像素的选择用晶体管401和显示控制用晶体管402的电特性上的不均匀性减少，所以可以采用电流驱动方式来控制EL显示装置的灰度。
如图13A和13B及图14A和14B所示，可以通过利用显示装置制造用的母体玻璃来制造SOI衬底，并且利用该SOI衬底来制造显示装置。再者，由于使用该SOI衬底也可以形成如图10及图11所说明那样的微处理器，所以也可以在显示装置中具有计算机的功能。此外，也可以制造能够以非接触的方式进行数据的输入及输出的显示装置。
换言之，通过使用SOI衬底可以制造各种各样的电子设备。作为电子设备，可以举出摄像机或数字照相机等影像拍摄装置、导航系统、音频再现装置(汽车音响、音响组件等)、计算机、游戏机、便携式信息终端(移动计算机、蜂窝式电话、移动游戏机或电子书阅读器等)、以及具有记录媒质的图像再现装置等。注意，图像再现装置是指具备用来显示图像的显示装置且具有储存在记录媒质如数字通用光盘(DVD)等中的音频数据及图像数据的功能的装置。
参照图15A至15C说明电子设备的具体方式。图15A是表示蜂窝式电话901的一个例子的外观图。该蜂窝式电话901包括显示部902、操作开关903等。通过图13A和13B所示的液晶显示装置或采用图14A和14B所说明的EL显示装置形成显示部902，可以获得显示不均匀性少且图像质量好的显示部902。
图15B是表示数字播放器911的结构例子的外观图。数字播放器911包括显示部912、操作部913、耳机914等。还可以使用头戴式耳机或无线式耳机而代替耳机914。通过将图13A和13B所示的液晶显示装置或图14A和14B所说明的EL显示装置用于显示部912，即使当屏幕尺寸为0.3英寸至2英寸左右时，也可以显示高清晰图像以及大量文字信息。
此外，图15C是电子书阅读器921的外观图。该电子书阅读器921包括显示部922、操作开关923。在电子书阅读器921中既可内置调制解调器，又可通过内置图11所示的RFCPU来能够以无线方式收发信息。可以通过图13A和13B所示的液晶显示装置或采用图14A和14B所说明的EL显示装置形成显示部922，来使该显示部922进行高清晰度显示。
本申请基于2007年6月20日向日本专利局递交的序列号为NO.2007-162444及NO.2007-162464的日本专利申请，该申请的全部内容通过引用被结合在本申请中。
附图标记说明
101  基底衬底          142 吸杂位置区域
102  绝缘层            151 半导体层
102a 绝缘膜            152 半导体层
102b 绝缘膜            154 绝缘层
104  接合层            155 栅电极
111  半导体衬底        156 栅电极
111A 半导体衬底        157 低浓度杂质区域
112  绝缘层                  158 沟道形成区域
112a 绝缘膜                  159 高浓度杂质区域
112b 绝缘膜                  160 沟道形成区域
113  损伤区域                161 侧壁绝缘层
114  接合层                  162 侧壁绝缘层
115  半导体层                163 吸杂位置区域
115A 半导体层                164 吸杂位置区域
117  保护膜                  165 抗蚀剂
121  离子束                  167 吸杂位置区域
131  SOI衬底                 168 绝缘层
132  SOI衬底                 169 层间绝缘层
140  元件形成区域            170 布线
141  抗蚀剂                  177 高浓度杂质区域
181  抗蚀剂                  203 指令解码器
182  抗蚀剂                  204 中断控制部
183  吸杂位置区域            205 时序控制部
184  吸杂位置区域            206 寄存器
185  高浓度杂质区域          207 寄存器控制部
191  高浓度杂质区域          208 总线接口
192  高浓度杂质区域          209 读存储器(ROM)
200  微处理器                210 ROM接口
201  算术电路                211 RFCPU
202  算术电路控制部          212 模拟电路部
213  数字电路部              223 时钟控制器
214  谐振电路                224 CPU接口
215  整流电路                225 中央处理单元(CPU)
216  恒压电路                226 随机存取存储器(RAM)
217 复位电路                  227 只读存储器(ROM)
218 振荡电路                  228 天线
219 解调电路                  229 电容部
220 调制电路                  230 电源管理电路
221 RF接口                    301 母体玻璃
222 控制寄存器                302 半导体层
310 显示面板形成区域          328 电极
311 扫描线驱动电路形成区域    329 柱状间隔物
312 信号线驱动电路形成区域    330 取向膜
313 像素形成区域              332 相对衬底
320 半导体层                  333 相对电极
322 扫描线                    334 取向膜
323 信号线                    335 液晶层
324 像素电极                  341 沟道形成区域
325 TFT                       342 吸杂位置区域
327 层间绝缘膜                401 选择用晶体管
402 显示控制用晶体管          427 层间绝缘膜
403 半导体层                  428 隔墙层
404 半导体层                  429 EL层
405 扫描线                    430 相对电极
406 信号线                    431 相对衬底
407 电流供应线                432 树脂层
408 像素电极                  451 沟道形成区域
411 电极                      452 高浓度杂质区域
412 栅电极                    453 吸杂位置区域
413 电极                      901 蜂窝式电话
902 显示部                    914 耳机
903 操作开关        921 电子书阅读器
911 数字播放器      922 显示部
912 显示部          923 操作开关
913 操作部

Claims (40)

1.一种半导体装置的制造方法，包括：
通过对半导体衬底照射包含于激发源气体产生的等离子体中的离子种，来在所述半导体衬底中形成损伤区域；
在基底衬底和所述半导体衬底中的至少一个上形成接合层；
隔着所述接合层彼此贴合所述基底衬底和所述半导体衬底；
通过加热所述半导体衬底在所述损伤区域分割所述半导体衬底，以在所述基底衬底上形成从所述半导体衬底分离的第一半导体层；
通过蚀刻所述第一半导体层的一部分形成第二半导体层；
在所述第二半导体层上形成绝缘膜；
在所述第二半导体层上隔着所述绝缘膜形成栅电极；
在所述第二半导体层的不与所述栅电极重叠的区域中形成吸杂位置区域；以及
进行加热处理，以使所述第二半导体层中的金属元素吸杂到所述吸杂位置区域。
2.根据权利要求1所述的半导体装置的制造方法，
其中，使用离子掺杂装置形成所述损伤区域。
3.根据权利要求1所述的半导体装置的制造方法，
其中，源气体中使用氢气体以形成所述损伤区域，
并且，通过激发所述氢气体产生包含H+、H2 +、以及H3 +作为离子种的等离子体，而且照射包含所述H+、H2 +、以及H3 +的离子束形成所述损伤区域。
4.根据权利要求1所述的半导体装置的制造方法，
其中，源气体中使用氦气体形成所述损伤区域。
5.根据权利要求1所述的半导体装置的制造方法，
其中，源气体中使用卤素气体形成所述损伤区域。
6.根据权利要求1所述的半导体装置的制造方法，
其中，所述基底衬底是玻璃衬底。
7.根据权利要求1所述的半导体装置的制造方法，
其中，所述基底衬底选自铝硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底、以及钡硼硅酸盐玻璃衬底构成的组。
8.根据权利要求1所述的半导体装置的制造方法，
其中，通过对所述第二半导体层的所述区域添加第18族元素形成所述吸杂位置区域。
9.根据权利要求1所述的半导体装置的制造方法，
其中，通过添加第18族元素和用作施主或受主的杂质元素形成所述吸杂位置区域。
10.根据权利要求1所述的半导体装置的制造方法，
其中，所述金属元素是Ti、Zn、Mo、以及Pb中的至少一种。
11.一种半导体装置的制造方法，包括：
通过对半导体衬底照射包含于激发源气体产生的等离子体中的离子种，来在所述半导体衬底中形成损伤区域；
在基底衬底和所述半导体衬底中的至少一个上形成接合层；
隔着所述接合层彼此贴合所述基底衬底和所述半导体衬底；
通过加热所述半导体衬底在所述损伤区域分割所述半导体衬底，以在所述基底衬底上形成从所述半导体衬底分离的第一半导体层；
通过蚀刻所述第一半导体层的一部分形成第二半导体层；
在所述第二半导体层上形成绝缘膜；
在所述第二半导体层上隔着所述绝缘膜形成栅电极；
在所述第二半导体层的不与所述栅电极重叠的区域中形成呈现n型或p型导电性的杂质区域，该杂质区域包含用作施主或受主的杂质元素，并且与所述杂质区域相邻形成吸杂位置区域；以及
进行加热处理，以使所述第二半导体层中的金属元素吸杂到所述吸杂位置区域。
12.根据权利要求11所述的半导体装置的制造方法，
其中，使用离子掺杂装置形成所述损伤区域。
13.根据权利要求11所述的半导体装置的制造方法，
其中，源气体中使用氢气体形成所述损伤区域，
并且，通过激发所述氢气体产生包含H+、H2 +、以及H3 +作为离子种的等离子体，而且照射包含所述H+、H2 +、以及H3 +的离子束形成所述损伤区域。
14.根据权利要求11所述的半导体装置的制造方法，
其中，源气体中使用氦气体形成所述损伤区域。
15.根据权利要求11所述的半导体装置的制造方法，
其中，源气体中使用卤素气体形成所述损伤区域。
16.根据权利要求11所述的半导体装置的制造方法，
其中，所述基底衬底是玻璃衬底。
17.根据权利要求11所述的半导体装置的制造方法，
其中，所述基底衬底选自铝硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底、以及钡硼硅酸盐玻璃衬底构成的组。
18.根据权利要求11所述的半导体装置的制造方法，
其中，通过对所述第二半导体层添加第18族元素形成所述吸杂位置区域。
19.根据权利要求11所述的半导体装置的制造方法，
其中，通过将对所述杂质区域添加的杂质元素及第18族元素添加到所述第二半导体层来形成所述吸杂位置区域，
并且，所述吸杂位置区域具有与所述杂质区域相同的导电型。
20.根据权利要求11所述的半导体装置的制造方法，
其中，所述金属元素是Ti、Zn、Mo、以及Pb中的至少一种。
21.一种半导体装置的制造方法，包括：
通过对半导体衬底照射包含于激发源气体产生的等离子体中的离子种，来在所述半导体衬底中形成损伤区域；
在基底衬底和所述半导体衬底中的至少一个上形成接合层；
隔着所述接合层彼此贴合所述基底衬底和所述半导体衬底；
通过加热所述半导体衬底在所述损伤区域分割所述半导体衬底，以在所述基底衬底上形成从所述半导体衬底分离的第一半导体层；
通过蚀刻所述第一半导体层的一部分形成第二半导体层及第三半导体层；
在所述第二半导体层及所述第三半导体层上形成绝缘膜；
在所述第二半导体层及所述第三半导体层的每一个上隔着所述绝缘膜形成栅电极；
通过对所述第二半导体层的不与所述栅电极重叠的区域添加磷形成具有n型导电性的第一吸杂位置区域；
通过对所述第三半导体层的不与所述栅电极重叠的区域添加磷及硼形成具有p型导电性的第二吸杂位置区域；以及
进行加热处理，以使所述第二半导体层中的金属元素吸杂到所述第一吸杂位置区域并且使所述第三半导体层中的金属元素吸杂到所述第二吸杂位置区域。
22.根据权利要求21所述的半导体装置的制造方法，
其中，使用离子掺杂装置形成所述损伤区域。
23.根据权利要求21所述的半导体装置的制造方法，
其中，源气体中使用氢气体形成所述损伤区域，
并且，通过激发所述氢气体产生包含H+、H2 +、以及H3 +作为离子种的等离子体，而且照射包含所述H+、H2 +、以及H3 +的离子束形成所述损伤区域。
24.根据权利要求21所述的半导体装置的制造方法，
其中，源气体中使用氦气体形成所述损伤区域。
25.根据权利要求21所述的半导体装置的制造方法，
其中，源气体中使用卤素气体形成所述损伤区域。
26.根据权利要求21所述的半导体装置的制造方法，
其中，所述基底衬底是玻璃衬底。
27.根据权利要求21所述的半导体装置的制造方法，
其中，所述基底衬底选自铝硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底、以及钡硼硅酸盐玻璃衬底构成的组。
28.根据权利要求21所述的半导体装置的制造方法，
其中，所述金属元素是Ti、Zn、Mo、以及Pb中的至少一种。
29.一种半导体装置的制造方法，包括：
通过对半导体衬底照射包含于激发源气体产生的等离子体中的离子种，来在所述半导体衬底中形成损伤区域；
在基底衬底和所述半导体衬底中的至少一个上形成接合层；
隔着所述接合层彼此贴合所述基底衬底和所述半导体衬底；
通过加热所述半导体衬底在所述损伤区域分割所述半导体衬底，以在所述基底衬底上形成从所述半导体衬底分离的第一半导体层；
在所述第一半导体层的区域中形成吸杂位置区域；
进行加热处理，以使所述第一半导体层中的金属元素吸杂到所述吸杂位置区域；以及
通过蚀刻所述第一半导体层的一部分形成第二半导体层，其中所述第一半导体层的一部分包括所述吸杂位置区域。
30.根据权利要求29所述的半导体装置的制造方法，
其中，使用离子掺杂装置形成所述损伤区域。
31.根据权利要求29所述的半导体装置的制造方法，
其中，源气体中使用氢气体形成所述损伤区域，
并且，通过激发所述氢气体产生包含H+、H2 +、以及H3 +作为离子种的等离子体，而且照射包含所述H+、H2 +、以及H3 +的离子束形成所述损伤区域。
32.根据权利要求29所述的半导体装置的制造方法，
其中，源气体中使用氦气体形成所述损伤区域。
33.根据权利要求29所述的半导体装置的制造方法，
其中，源气体中使用卤素气体形成所述损伤区域。
34.根据权利要求29所述的半导体装置的制造方法，
其中，所述基底衬底是玻璃衬底。
35.根据权利要求29所述的半导体装置的制造方法，
其中，所述基底衬底选自铝硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底、以及钡硼硅酸盐玻璃衬底构成的组。
36.根据权利要求29所述的半导体装置的制造方法，
其中，通过对所述第一半导体层的所述区域添加第18族元素形成所述吸杂位置区域。
37.根据权利要求29所述的半导体装置的制造方法，
其中，通过对所述第一半导体层的所述区域添加磷和砷中的至少一种形成所述吸杂位置区域。
38.根据权利要求29所述的半导体装置的制造方法，
其中，通过对所述第一半导体层的所述区域添加第18族元素及磷形成所述吸杂位置区域。
39.根据权利要求29所述的半导体装置的制造方法，
其中，通过对所述第一半导体层的所述区域添加磷及硼形成所述吸杂位置区域。
40.根据权利要求29所述的半导体装置的制造方法，
其中，所述金属元素是Ti、Zn、Mo、以及Pb中的至少一种。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509710A (zh) * 2017-09-15 2019-03-22 东芝存储器株式会社 制造半导体装置的方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
CN101657907B (zh) * 2007-04-13 2012-12-26 株式会社半导体能源研究所 光伏器件及其制造方法
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
EP2174343A1 (en) * 2007-06-28 2010-04-14 Semiconductor Energy Laboratory Co, Ltd. Manufacturing method of semiconductor device
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5507063B2 (ja) * 2007-07-09 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5452900B2 (ja) * 2007-09-21 2014-03-26 株式会社半導体エネルギー研究所 半導体膜付き基板の作製方法
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP2010153802A (ja) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US8299537B2 (en) * 2009-02-11 2012-10-30 International Business Machines Corporation Semiconductor-on-insulator substrate and structure including multiple order radio frequency harmonic supressing region
KR101728573B1 (ko) * 2009-09-30 2017-04-19 다이니폰 인사츠 가부시키가이샤 플렉시블 디바이스용 기판, 플렉시블 디바이스용 박막 트랜지스터 기판, 플렉시블 디바이스, 박막 소자용 기판, 박막 소자, 박막 트랜지스터, 박막 소자용 기판의 제조 방법, 박막 소자의 제조 방법 및 박막 트랜지스터의 제조 방법
US8288249B2 (en) * 2010-01-26 2012-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
US8835955B2 (en) * 2010-11-01 2014-09-16 Translucent, Inc. IIIOxNy on single crystal SOI substrate and III n growth platform
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
CN103137537B (zh) * 2011-11-28 2015-04-15 中国科学院上海微系统与信息技术研究所 一种图形化全耗尽绝缘体上Si/CoSi2衬底材料及其制备方法
US9178042B2 (en) * 2013-01-08 2015-11-03 Globalfoundries Inc Crystalline thin-film transistor
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
JP6524862B2 (ja) 2015-08-27 2019-06-05 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP6471650B2 (ja) * 2015-08-27 2019-02-20 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
KR102148834B1 (ko) * 2015-12-30 2020-08-28 베이징 이타운 세미컨덕터 테크놀로지 컴퍼니 리미티드 밀리세컨드 어닐 시스템을 위한 가스 흐름 제어
US9966301B2 (en) * 2016-06-27 2018-05-08 New Fab, LLC Reduced substrate effects in monolithically integrated RF circuits
JP6680378B2 (ja) * 2019-03-13 2020-04-15 株式会社Sumco Ｓｏｉウェーハ
US11030426B2 (en) * 2019-10-24 2021-06-08 Asianlink Technology Incorporation Electronic book for detecting page codes by using wireless radio-frequency technology

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02267950A (ja) * 1989-04-07 1990-11-01 Sony Corp 半導体基板
JP2564935B2 (ja) * 1989-04-20 1996-12-18 三菱電機株式会社 半導体装置
US5753560A (en) * 1996-10-31 1998-05-19 Motorola, Inc. Method for fabricating a semiconductor device using lateral gettering
JP3976828B2 (ja) * 1997-02-17 2007-09-19 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法
US6027988A (en) 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6503321B2 (en) * 1998-02-17 2003-01-07 The Trustees Of Columbia University In The City Of New York Slicing of single-crystal films using ion implantation
DE19821999A1 (de) * 1998-05-15 1999-11-18 Siemens Ag SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben
CN1241803A (zh) * 1998-05-15 2000-01-19 佳能株式会社 半导体衬底、半导体薄膜以及多层结构的制造工艺
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US7153729B1 (en) * 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
JP4493749B2 (ja) * 1998-07-15 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4609867B2 (ja) * 1998-07-29 2011-01-12 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US6380007B1 (en) 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4066574B2 (ja) * 1999-03-04 2008-03-26 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US7232742B1 (en) 1999-11-26 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film
TW473800B (en) * 1999-12-28 2002-01-21 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP4316132B2 (ja) * 2000-12-19 2009-08-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
TW586141B (en) 2001-01-19 2004-05-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7115453B2 (en) 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7141822B2 (en) 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2002343799A (ja) * 2001-05-17 2002-11-29 Nec Corp Ｓｏｉ基板及び半導体装置の製造方法
US6743700B2 (en) 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
TW541584B (en) 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
JP2003282885A (ja) * 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4772258B2 (ja) 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
JP4289837B2 (ja) * 2002-07-15 2009-07-01 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US6972247B2 (en) * 2003-12-05 2005-12-06 International Business Machines Corporation Method of fabricating strained Si SOI wafers
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
KR101123788B1 (ko) * 2004-12-13 2012-03-12 파나소닉 주식회사 플라즈마 도핑 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509710A (zh) * 2017-09-15 2019-03-22 东芝存储器株式会社 制造半导体装置的方法

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