CN101651115B - 形成半导体器件中精细图案的方法 - Google Patents

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Abstract

本发明提供了形成半导体器件中精细图案的方法。形成半导体器件的方法可以通过采用自对准反转构图来同时形成多个掩模图案而提供，该多个掩模图案包括具有不同宽度的各自的掩模图案元件。

Description

形成半导体器件中精细图案的方法
技术领域
本发明总地涉及半导体领域，更具体地，涉及形成半导体器件的方法。
背景技术
随着半导体器件变得更加高度集成，半导体器件中的特征尺寸和其间的间距已经被减小。这些半导体器件更高度集成的方法之一是通过使用有时被称作自对准反转构图(self-aligned reverse patterning)的光刻工艺。根据自对准反转构图方法，图案可以形成在其中要形成特征(特征层)的层上。共形层(conformal layer)可以形成在该图案上并随后从特征层和该图案被去除，除了部分间隔物层(spacer layer)可以保留在图案的侧壁上。然后，图案可以从特征层去除而共形层的保留在侧壁上的部分保留。共形层的保留部分可以定义掩模图案，该掩模图案可以用于在特征层中蚀刻反转图案(reversepattern)。
发明内容
根据本发明的实施例，一种在半导体器件中形成图案的方法可以包括：通过采用其间具有空隙的第一多间隔物并采用其间具有结构的第二多间隔物来蚀刻特征层，同时形成多个图案，每个图案包括具有不同宽度的各自的特征。
更进一步地，在根据本发明的某些实施例中，掩模图案之一可以通过在器件的一个区域中去除具有形成在其上的侧壁间隔物的结构而形成，而器件的第二区域包括保持在侧壁间隔物之间的结构。因此，保持芯片的第二区域中的结构同时去除第一区域中的结构，可以有助于提供具有不同尺寸的元件。具体地，在如上所述的第一区域中，在相应掩模中的元件可以自身定义为侧壁间隔物，其在结构被去除后被保留下来。而且，芯片的第二区域中的元件可以包括侧壁间隔物以及保持在其间的结构。因此，包括在芯片的不同区域中的不同图案中的不同元件可以具有不同的尺寸。
附图说明
图1是示出包括非易失性存储器的系统的高层框图，在某些实施例中该非易失性存储器包括解码电路，该解码电路驱动耦接到单元阵列的字线，该单元阵列经由位线耦接到页缓冲器；
图2是在根据本发明的某些实施例中包括具有形成在其上的各自的特征的两个分开区域(A和B)的半导体衬底的平面图；
图3和5-11是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的方法的截面图；
图4是示出在根据本发明的某些实施例中在特征层上形成双重掩模层(dual mask layer)的方法的流程图；
图12-14是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的截面图；
图15是在根据本发明某些实施例中的半导体器件的平面图，其中在区域A中示出的元件具有宽度W5并且它们被间距D5分隔，而区域B中的元件具有宽度W6；
图16-21是示出在根据本发明的某些实施例中通过同时形成自对准反转构图中使用的多个掩模图案来在衬底中形成STI区域的方法的截面图；
图22是示出在根据本发明的某些实施例中通过采用自对准反转构图同时形成多个掩模图案而具有形成在其中的特征的器件的平面图；
图23是示出形成掩模图案元件和掩模图案的截面图，掩模图案元件包括区域A中的相对侧壁间隔物，掩模图案包括夹在相对侧壁间隔物之间的元件，且具有形成在其上的可变掩模图案；
图24是示出在根据本发明的某些实施例中形成STI区域的截面图；
图25是示出在根据本发明某些实施例中形成的NAND快闪器件的平面图；
图26-39是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的方法的交替的平面图和截面图；
图40是示出在根据本发明的某些实施例中的半导体器件的平面图，该半导体器件包括用于将图1-32中示出的多条导线连接到诸如解码器的外部电路的接触焊盘；
图41-44是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的方法的平面图；
图45-49是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的方法的截面图。
具体实施方式
在下文中将参照附图对本发明做更为充分的描述，附图中示出了本发明的实施例。然而，本发明不应被解释为仅限于此处所述的实施例。而是，提供这些实施例是为了使本公开透彻和完整，并且将本发明的范围充分传达给本领域技术人员。附图中，为清晰起见，层和区域的厚度可能被夸大。相似的附图标记始终指代相似的元件。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一(a，an)”和“该(the)”均同时旨在包括复数形式。需要进一步理解的是，术语“包括(comprise)”、“包括(comprising)”、“具有(having)”、“包含(includes)”和/或“包含(including)”，当在本说明书中使用时，指定了所述特征、区域、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、区域、步骤、操作、元件、组件和/或其组合的存在或增加。
应当理解，当诸如层或区域的元件被称为在另一元件(或其变型)“上”或延伸到另一元件“上”时，它可以直接在另一元件上或直接延伸到另一元件上，或者还可以存在插入的元件。相反，当称一元件“直接在”另一元件(或其变型)上或者“直接”延伸到另一元件“上”时，不存在插入元件。还应当理解，当一元件被称作“连接”或“耦接”到另一元件(或其变型)时，它可以直接连接或耦合到另一元件或者可以存在插入的元件。相反，当成一元件“直接连接”或“直接耦接”到另一元件(或其变型)时，则不存在插入的元件。
应当理解，虽然这里可使用术语第一、第二等描述各种元件、组件、区域、层和/或部分，但这些元件、材料、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、材料、区域、层或部分与另一元件、材料、区域、层或部分区别开。因此，以下讨论的第一元件、材料、区域、层或部分可以在不背离本发明教导的前提下称为第二元件、材料、区域、层或部分。
这里可以使用诸如“下(lower)”、“背(back)”和“上(upper)”的相对性术语来描述如附图所示的一个元件与另一元件的关系。应当理解，相对性术语是用来概括除附图所示取向之外的器件的不同取向。例如，如果图1中的结构翻转过来，被描述为在衬底“背侧(backside)”的元件将会取向在衬底的“上”表面上。因此，示例性术语“上”能够涵盖“下”和“上”两种取向，根据附图中的特定的取向。类似地，如果附图之一的结构被翻转过来，被描述为在其它元件“下面(below)”或“之下(beneath)”的元件将位于其它元件“之上”。因此，示范性术语“下面”或“之下”能够涵盖之上和之下两种取向。
这里参照截面图和透视图描述本发明的实施例，这些图为本发明理想化实施例的示意图。因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，本发明的实施例不应被解释为仅限于此处示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示或描述为平坦的区域可以通常具有粗糙和/或非线性的特征。而且，示出的锐角通常可以是圆形的。因此，附图所示的区域实质上是示意性的，它们的形状并非要展示区域的精确形状，也并非要限制本发明的范围。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。还应当理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
图1是包括非易失性存储器30的系统100的高层(high level)的框图，该非易失性存储器30包括驱动字线的解码器电路34，字线耦接到单元阵列32，单元阵列32还经由位线BL0-m耦接到页缓冲器36。应当理解，解码器34可以用于寻址阵列32内的选择的存储器单元，数据通过阵列32经由位线BL0-m提供到页缓冲器36。
此外，解码器34可以控制位线选择电路38，位线选择电路38可以经由控制线Yi选择由页缓冲器36提供的数据。来自位线选择电路38的所选择的数据可以通过数据缓冲器42提供，数据缓冲器42在控制单元44的控制下工作，控制单元44也由解码器34管理。
非易失性存储器30可以被包括辅助控制电路的存储器控制器电路20控制，该辅助控制电路构造为操作非易失性存储器30以执行写和读循环。存储器控制器电路20还可以包括缓冲存储器22，缓冲存储器22可以用于临时存储打算写到非易失性存储器30的数据以及临时存储从非易失性存储器30读取的数据。
主机系统10耦接到存储器控制器20并可以对存储器控制器电路20提供高层的控制以执行对非易失性存储器30的读/写操作。应当理解，这里所述的本发明的实施例可以用于提供图1中示出的电路以及未示出的电路的任何一种。
如这里下面的更详细的描述，根据本发明的实施例可以提供采用自对准反转构图同时形成多个掩模图案，其中掩模图案包括具有不同宽度的各自的掩模图案元件。例如，在根据本发明的某些实施例中，具有不同宽度和/或其之间具有不同间距的元件可以同时形成在特征层上，该特征层随后采用其中具有不同尺寸/间距的元件的图案来经受蚀刻。因此，其中具有不同尺寸的元件的掩模图案的同时形成会有助于减少步骤的数目，否则在形成半导体器件的工艺期间会采用这些步骤。
更进一步地，在根据本发明的某些实施例中，掩模图案之一可以通过在器件的一个区域中通过去除具有形成于其上的侧壁间隔物的结构而形成，而器件的第二区域包括保持在侧壁间隔物之间的结构。因此，在去除第一区域中的结构的同时保持芯片的第二区域中的结构，可以帮助提供具有不同尺寸的元件。具体地，在如上所述的第一区域中，在相应掩模中的元件自身可以定义为侧壁间隔物，该侧壁间隔物在结构一旦去除后被保留下来。而且，芯片的第二区域中的元件可以包括侧壁间隔物以及其之间保持的结构。因此，在芯片的不同区域中的包括在不同图案中的不同元件可以具有不同的尺寸。
图2是在根据本发明的某些实施例中的半导体器件的平面图，该半导体器件包括具有形成在其上的各自的特征的两个分开的区域(A和B)。具体地，半导体器件200的区域A包括两个特征210，其中每个特征具有宽度W1并且特征210分隔开距离D1。此外，半导体器件200的单独区域B包括特征220，特征220的宽度W2不同于区域A中的特征210的宽度W1。
在某些实施例中，区域A可以表示例如器件的其中所定义的特征可以相对较小的单元阵列区域。与此相反，区域B可以表示例如单元阵列区域的外围核心(peripheral core)或另一部分，其中特征与区域A中包括的特征相比相对较大。具体地，与区域B中示出的特征220相比，具有宽度W1的特征210可以相对较小。而且，在根据本发明的某些实施例中，区域A中的特征210之间的间距可以与这些特征的宽度相同，或者可选地，特征210之间的间距可以小于宽度W1或者大于宽度W1。还应当指出，在不同区域中的特征210和220可以彼此电连接或者彼此不电连接。
图3是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的方法的截面图。初始结构340A和340B(这里有时一起称作340)形成在区域A和区域B中的下层上，初始结构340可以通过光刻工艺形成，该下层可以包括形成在双重掩模层320上的可变掩模层(variable masklayer)330，双重掩模层320又形成在特征层310上，在器件200的区域A和B中它们都可以由衬底300支撑。
应当理解，图3中示出的层可以根据形成的半导体器件的具体类型而由不同的材料形成。例如，如果图3中示出的初始结构340被用于最终形成导电结构(例如栅极电极)，则特征310可以是例如TaN、TiN、W、WN、HfN、WSix及其组合的材料。或者，如果要形成在层310中的特征是位线，则特征层310可以由掺杂的多晶硅、金属或诸如钨或铝的金属合金形成。或者，在根据本发明的某些实施例中，当定义衬底300中的有源区时，特征层310可以被去除，初始结构可以至少用于初始地限定衬底中的沟槽。如图3所示，形成在区域A和B中的初始结构340分别形成为不同的宽度WD1和W3。
仍参照图3，可变掩模层330可以由相对于双重掩模层320具有蚀刻选择性的材料形成。例如，在根据本发明的某些实施例中，可变掩模层330可以由SiON、SiO2、Si3N4、SiCN、多晶硅、金属或有机材料形成。此外，在根据本发明的某些实施例中，初始结构340可以采用光刻工艺形成。
如以上简短地描述，双重掩模层320相对于可变掩模层330具有蚀刻选择性。而且，双重掩模层320可以由包含硅的材料(例如SiO2、Si3N4、SiCN和/或多晶硅)形成。在根据本发明的另一些实施例中，双重掩模层320可以由非晶碳层或含碳层形成。双重掩模层320可以通过旋涂或CVD工艺施加到特征层310。双重掩模层320的形成在区域A中的部分可以用作用于形成具有增加的图案的多个蚀刻掩模图案的牺牲层。双重掩模层的形成在区域B中的部分可以是用于形成最终图案的蚀刻掩模的一部分。
在根据本发明的某些实施例中，当双重掩模层320由含碳材料形成时，双重掩模层可以由包括芳香环的碳氢化合物或包括其衍生物的有机化合物形成。例如，在根据本发明的某些实施例中，双重掩模层320可以包括具有芳香环的有机化合物，例如联苯(phenyl benzene)、萘。在根据本发明的另一些实施例中，双重掩模层320可以是具有相对较高的碳含量例如约85％到约99％(基于有机化合物总重的重量比)的层。
图4是示出在根据本发明的某些实施例中在特征层310上形成双重掩模层的方法的流程图。参照图4，有机化合物旋涂到特征层310上到约1000埃至约1500埃的厚度(方框405)。然后，特征层310上的有机化合物在约150℃到350℃的温度烘烤约60秒以形成双重掩模层320(方框410)。
然后，第二烘烤在约300℃到约550℃的温度对双重掩模层进行约30秒到约300秒从而硬化双重掩模层320，这可以帮助减少对双重掩模层的不利影响，否则当例如超过400℃的温度施加到器件时，该不利影响会在制造半导体器件中的随后步骤期间引起。
图5-11是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的方法的截面图，其中掩模图案包括具有不同宽度的元件。根据图5，初始结构340被用于蚀刻下面的可变掩模层330以暴露部分双重掩模层320。如图5所示，可变掩模层330A和330B的在初始结构340下面的保留部分与初始结构340的轮廓共形并因此分别具有大致相同的宽度WD1和W3。在根据本发明的某些实施例中，初始结构340的厚度可以被减小同时发生可变掩模层330的蚀刻。
根据图6，初始结构340从可变掩模层330A、330B的部分去除，使得这些剩余部分定义可变掩模图案330A和330B，它们可以用于蚀刻下面的双重掩模层320。当进行蚀刻工艺以形成结构掩模图案320A-320B时，可变掩模图案330A和330B以不同的速率消耗。进行双重掩模层320的蚀刻以暴露下面的特征层310并从双重掩模层320定义结构掩模图案320A-320B。此外，在根据本发明的某些实施例中，保留在结构掩模图案320A-320B上的可变掩模图案330A-330B允许由于区域A和B中掩模图案的不同宽度而以不同的速率对其进行蚀刻。
具体地，因为区域A中的掩模图案比区域B中的掩模图案更窄，所以三维蚀刻效应引起区域A中的可变掩模图案330A相对于区域B中的可变掩模图案330B以较快的速率被蚀刻。区域A中的可变掩模图案330A的保留厚度TA1小于区域B中的可变掩模图案330B的保留厚度TB1。此外，在根据本发明的某些实施例中，WD1与W3的差异越大，相应厚度TA1与TB1之间的差异越大。
三维蚀刻效应分别由区域A和B中所示的指定不同方向a1、b1、c1和a2、b2、c2的箭头来示出。具体地，沿这些不同方向进行的蚀刻可以由于区域A和B中掩模图案的不同厚度而不同。因此，在这些不同区域中蚀刻的不同行为可以对在形成结构掩模图案320A和320B时蚀刻可变掩模图案的速率有贡献。
根据图7，间隔物层350共形地沉积在结构掩模图案320A和320B上，包括分别在区域A和B中创设的可变掩模图案330A和330B的残留物上。在根据本发明的某些实施例中，间隔物层350的厚度可以大致等于区域A中示出的结构掩模图案320A的厚度。在根据本发明的其它实施例中，间隔物层350的厚度大于或小于结构掩模图案320A的厚度。在根据本发明的另一些实施例中，可变掩模图案330A在蚀刻双重掩模层以形成结构掩模图案320A期间被完全地去除。因此，在根据本发明的该实施例中，间隔物层350可以直接接触结构掩模图案320A。
根据图8，部分间隔物层350被从特征层310以及从可变掩模图案330A和330B去除。然而，如图8所示，间隔物层的一部分保留在结构掩模图案320A和320B上，具体地在其侧壁上以提供分别在结构掩模图案320A和320B上的相对侧壁间隔物350A和350B。
如图8还示出，结构掩模图案320B上的相对侧壁间隔物350B完全覆盖结构掩模图案320B的侧壁并在结构掩模图案320B上延伸以接触其上的部分可变掩模图案330B。在根据本发明的某些实施例中，间隔物层350在回蚀(etch back)工艺期间被部分去除，其中区域A中的蚀刻速率大于区域B中的蚀刻速率，这可以通过图7中示出的间隔物层350的部分C1来促进。具体地，部分C1的斜率可以相对地大，使得部分C1的蚀刻可以相对于区域B中创设的蚀刻加速。因此，结构掩模图案320A上的部分侧壁由于区域A中加速的蚀刻速率而暴露。
如图8所示，结构掩模图案320A的侧壁的暴露可以大致是距离DA1。此外，由于如上参照图7所述的侧壁间隔物层部分C1的斜率，可变掩模图案330A的保留部分的厚度TA2可以相对于可变掩模图案330B的厚度TB2被进一步减小。此外，在根据本发明的某些实施例中，由于区域A和B中的不同蚀刻速率，相对侧壁间隔物350A的高度H1可以小于相对侧壁间隔物350B的高度H2。
在根据本发明的某些实施例中，在间隔物层350的回蚀工艺期间，聚合物副产物会产生并沉积为在可变掩模图案330B和相对侧壁间隔物350B上的层354。在根据本发明的其它实施例中，聚合物副产物层354可以基于与回蚀工艺相关的条件而减小或者甚至消除。在根据本发明的某些实施例中，施加到间隔物层350的回蚀工艺可以采用CxFy的主蚀刻气体进行，其中x和y分别是从1到10的整数。在根据本发明的其它实施例中，主蚀刻气体可以是CHxFy，其中x和y分别是从1到10的整数。在根据本发明的某些实施例中，O2和氩可以加入到主蚀刻气体。因此，在回蚀工艺期间，聚合物副产物层354可以被包括在主蚀刻气体中的O2的量影响，或者可选地，可以被在回蚀工艺期间施加的温度影响。具体地，聚合物副产物层354可以通过减小O2的量或者降低工艺温度来减少或者甚至消除。
根据图9，间隔物层350的回蚀工艺产生了由元件320和位于其上的相应的相对侧壁间隔物350所限定的多个自对准反转掩模图案。而且，如图9所示，部分可变掩模图案330A从结构掩模图案中较窄的一个去除，使得自对准反转掩模图案的较窄一个在其顶表面上暴露。此外，可变掩模图案330B保留在区域B中创设的自对准反转掩模图案的较宽一个上。
根据图10，自对准反转掩模图案320A在区域A中的部分被从相对的侧壁350A之间去除，使得暴露特征层310的下部。此外，尽管去除元件320A，但是包括作为区域B中创设的自对准反转掩模图案的较宽一个的部分的可变掩模图案被保留。具体地，区域B中的可变掩模图案330B以及相对侧壁间隔物350B保护下面的结构320B不受用于去除元件320A的工艺影响。因此，区域A和区域B中的多个自对准反转掩模图案同时形成，其中区域A中的多个自对准反转掩模图案包括间隔物350A，并且其中区域B中的多个自对准反转掩模图案包括间隔物350B和结构掩模图案320B。
根据图11，在区域A和区域B中创设的自对准反转掩模图案被用作掩模来蚀刻下面的特征层310，以限定区域A中的特征310A和区域B中的特征310B。如上所述，这些特征可以是在半导体器件中使用的任何组件，例如在栅极线和位线等中创设的导电组件。
图12-14是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的截面图。根据图12，间隔物层450被回蚀以提供相对侧壁间隔物450A和450B。此外，如图12所示，位于区域B中的结构掩模图案上的相对侧壁间隔物450B被回蚀到高于特征层310的高度H4，以暴露结构320B的侧壁的部分DB2。应当理解，尽管聚合物副产物层(如上所示，例如在图8中)在图12中未示出，但是聚合物副产物层可以实际上存在于根据本发明的某些实施例中。
根据图13，可变掩模图案330A和330B被蚀刻，使得位于区域A中的结构上的可变掩模图案330A部分被去除，而在区域B中的结构掩模图案上的可变掩模图案330B保留。在某些实施例中，区域A中的结构上的可变掩模层的完全去除归因于上述三维蚀刻效应。
根据图14，区域A中的结构掩模图案被蚀刻去除，使得相对侧壁间隔物450A保留在区域A中的特征层310上。然而，如图14还示出，位于相对侧壁间隔物450B之间的结构掩模图案320B基本上保留在区域B中的可变掩模图案330B下方。然而，应当理解，由于结构320B的侧壁的暴露部分，结构320B的部分可以实际上在去除结构320A期间被蚀刻，如突出显示部分C5所示。
因此，区域A中的相对间隔物450A以及区域B中的相对间隔物450B和结构掩模图案320B同时形成。
图15是在根据本发明的某些实施例中的半导体器件500的平面图，其中区域A中示出的元件510具有宽度W5并且它们被分隔开间距D5，而区域B中的元件520具有宽度W6。
图16-21是示出在根据本发明的某些实施例中通过同时形成在自对准反转构图中使用的多个掩模图案而在衬底中形成STI(浅沟槽隔离)区域的方法的截面图。参照图16，包括元件340A和340B的初始图案(被集体称作340)形成在可变掩模层330上，可变掩模层330形成在双重掩模层320上，双重掩模层320形成在缓冲掩模层610上，缓冲掩模层610形成在硬掩模层604上，硬掩模层604在焊盘氧化物层602上，所有的层都位于衬底600上。
应当理解，硬掩模层604可以包括只包括一种材料的单层或者可以包括具有两层或更多材料层的多层。在根据本发明的另一些实施例中，缓冲掩模层610可以具有相对于硬掩模层604的蚀刻选择性。在根据本发明的某些实施例中，可以省略缓冲掩模层610。
根据图17，掩模图案形成在分别包括掩模元件350A、350B和320B的区域A和区域B上。具体地，区域A中的掩模图案的元件包括侧壁间隔物350A，侧壁间隔物350A可以参照图1-14如上所述地形成。此外，包括相对侧壁间隔物350B、结构掩模图案320B和其上的可变掩模层330B的掩模图案形成在区域B中以具有不同的宽度(W6)，所有的层都位于缓冲掩模层610上。此外，在区域A中示出的相对侧壁间隔物350A具有宽度W5并以距离W5间隔开。换句话说，相对侧壁间隔物对之间的间距和相对侧壁间隔物本身之间的间距是相等的。如图17还示出，区域B中的掩模图案的元件的宽度示出为W6。
根据图18，区域A和区域B中的掩模图案中的元件用作蚀刻掩模以分别形成区域A中的缓冲掩模图案610A和区域B中的缓冲掩模图案610B。根据图18，形成在区域A中的缓冲掩模图案610A的宽度是W5，形成在区域B中的缓冲掩模图案610B的宽度是W6。
根据图19，缓冲掩模图案610A和610B被用于蚀刻硬掩模层604以在区域A中提供硬掩模图案604A并在区域B中提供硬掩模图案604B，在其下面暴露了部分焊盘氧化物层602。
根据图20，硬掩模图案604A和604B用作蚀刻掩模以蚀刻穿过焊盘氧化物层602的暴露部分并进入到衬底600中，从而形成区域A中的沟槽670A和区域B中的沟槽670B。
根据图21，氧化物材料形成在沟槽670A和沟槽670B中以分别在区域A和B中形成STI区域672A和672B。此外，有源区域674A和674B限定在直接相邻的浅沟槽隔离区域672A和672B之间，有源区域674A和674B中的每个可以分别具有如所示出的宽度W5和W6。此外，相邻有源区域之间的节距可以是如所示出的P。
图22是在根据本发明的某些实施例中通过采用自对准反转构图同时形成多个掩模图案而具有形成于其中的特征的器件的平面图。具体地，图22示出了包括在元件对中的元件之间的间距大于相邻的元件对之间的间距的实施例。例如，如图22所示，示出为分开一对特征510C的间距SD1大于将这对特征与直接相邻的特征对分开的间距SD2。
图23是示出掩模图案元件和掩模图案的形成的截面图，该掩模图案元件包括区域A中的相对侧壁间隔物350C，该掩模图案包括夹在相对侧壁间隔物350D之间的元件320B并具有形成在元件320B上的可变掩模图案330B。如以上参照图20所述，通过采用元件350C和区域B中的元件320B和350D作为蚀刻掩模，在衬底中形成沟槽670C。此外，在根据本发明的某些实施例中，由于在元件对中的单独元件之间的间距不同于元件对本身之间的间距，所以沟槽670C可以形成为不同的深度。例如，如图24所示，与图23中示出的成对的相对侧壁间隔物350C之间的间距相关的间距SD1提供了沟槽670C形成到焊盘氧化物层602以下的深度TD1。与此相反，通过由距离SD2(也就是，相对侧壁间隔物350C对之间的间距)间隔开的相应元件形成的沟槽670C提供了深度TD2的沟槽的形成，TD2小于TD1。应当理解，区域B中的TD3可以取决于从604D到其相邻图案的距离。
图25是在根据本发明某些实施例中形成的NAND快闪器件(flashdevice)的平面图。此外，突出显示部分包括在根据本发明的某些实施例中的接着的附图中示出的各种截面图。仍参照图25，NAND器件700包括单元阵列区域700A，单元阵列区域700A包括NAND快闪型单元。区域700B对应于用于NAND快闪器件的接触区域。区域700C对应于快闪型器件的外围区域。此外，区域740对应于单元块区域，其中元件701-732对应于多条导线。在根据本发明的某些实施例中，区域750对应于虚设导线，例如字线、位线或金属线。在根据本发明的某些实施例中，元件722对应于用于外围电路的导电图案。在根据本发明的某些实施例中，区域700B对应于用于将导线701-732连接到外部电路(例如解码器)的区域。
图26-39是示出在根据本发明的某些实施例中采用自对准反转构图同时形成多个掩模图案的方法的交替的平面图和截面图。具体地，元件800对应于闪存器件可形成在其上的衬底，元件830对应于导电层，该导电层可以由材料TaN、TiN、W、WN、HfN、WSix或其组合形成。在根据本发明的某些实施例中，元件830可以包括位线并可以由多晶硅、金属和/或金属合金形成。元件832对应于硬掩模层并可以是包括一种材料的单层或者每个包括分离的材料层的多层。元件834可以包括相对于硬掩模层832具有足够的选择性的缓冲掩模层。在根据本发明的某些实施例中，元件320对应于双重掩模层，元件330对应于可变掩模层，元件340(340A和340B)对应于掩模图案。
根据图27，具有不同间距和宽度的多个初始图案形成在可变掩模层330上。例如，由截面8A-8A’示出的在初始图案中的元件340之间的间距是2PC并具有宽度WD3，而由截面8C-8C’示出的元件的宽度是W12，此外，根据截面8D-8D’示出的元件340B的宽度是W13。
根据图28和图29，在根据本发明的某些实施例中，多个掩模图案采用自对准反转构图形成在器件的不同区域中使得其中的元件具有不同的宽度。具体地，相对侧壁间隔物350A和350B形成在衬底的不同区域中而根据截面8A-8A’和8B-8B’示出的相对侧壁间隔物350A具有不同于根据截面8C-8C’和8D-8D’示出的相对侧壁间隔物的宽度。
根据图30和图31，分隔掩模图案870形成在掩模图案之上并被构图以部分暴露例如相对侧壁间隔物350A的一部分和形成的环状间隔物350A。应当理解，在根据本发明的某些实施例中，分隔掩模图案870可以是光致抗蚀剂材料。
根据图32和图33，在图30中示出的侧壁间隔物350A的暴露部分被去除(有时称作修整)以将环状间隔物350A的一部分彼此分隔以限定例如如图32所示的两个单独的间隔物。根据图34和图35，掩模图案中的元件350A/350B/320B用于蚀刻下面的缓冲掩模层834以限定如所示出的特征834A/834B。
根据图36和图37，特征834A/834B用作掩模以在导线层830上形成反转图案832A-832B。根据图38和图39，导线层830采用反转图案832A/832B蚀刻以在衬底800上形成导线图案830A/830B。
图40是示出半导体器件900的平面图，在根据本发明的某些实施例中半导体器件900包括用于将图1-32中示出的多条导线连接到外部电路(例如解码器)的接触焊盘752。根据图41和图42，进行例如以上参照图32和33所描述的工艺以提供示出的结构。此外，局部掩模图案920(例如光致抗蚀剂图案)形成在图32和33中示出的结构上，缓冲掩模层834采用元件350A、350B、920和320B作为蚀刻掩模蚀刻以形成如所示出的元件834C和834D。根据图43，元件832采用834C和834D作为蚀刻掩模蚀刻以形成如所示出的元件832C和832D。根据图44，元件830采用832C和832D作为蚀刻掩模蚀刻以形成830C和830D。
根据图45，其中示出的结构类似于在根据本发明的某些实施例中对应于截面8A-8A’、8B-8B’、8C-8C’、8D-8D’并参照图25以上描述的结构。根据图45，元件350E和350F(对应于提供掩模图案的元件的相对侧壁间隔物)类似于图28和29中示出的元件350A和350B。然而，与图28和29中示出的元件相反，对应于元件350E的宽度W8E和对应于元件350F的宽度W10F大于图28和29中示出的相应的宽度。因此在图45中示出的掩模图案中的元件350E彼此间隔开，使得在每个相对侧壁间隔物350E对内的元件以第一间距SD3分隔开，直接相邻的相对侧壁间隔物350E对以不同的间距SD4分隔开，SD4小于SD3。在根据本发明的其它实施例中，可以形成结构使得SD3小于SD4。
根据图46，以类似于参照图32-35所描述的方式，元件834和832采用元件350E、350F和320B作为蚀刻掩模被蚀刻以形成元件832E和832F，从而提供硬掩模图案832E和832F。根据图47，元件830采用832E和832F作为掩模蚀刻以形成元件830E。
图48是在根据本发明的某些实施例中形成的NAND型闪存器件的截面图。根据图48，浮置型NAND闪存器件包括向NAND闪存器件提供字线的多个导电图案830E。元件802提供隧穿(tunneling)氧化物层，元件830_FG可以提供浮置栅极结构，元件830_IG可以提供复杂的电介质层。此外，元件830_CG可以提供控制栅极。在根据本发明的某些实施例中，在导电图案中的元件之间的间距可以根据不同的间距SD3和SD4而交替。此外，与这些导电图案相关的侧壁的轮廓可以是倾斜的或基本垂直的。
根据图49，电荷俘获浮置型NAND器件在根据本发明的某些实施例中示出。具体地，多条导线可以根据图案830E提供以向NAND型闪存器件提供字线。此外，元件804可以提供隧穿氧化物层，830_CT可以提供电荷俘获层。在根据本发明的某些实施例中，在830_CT下方的电荷俘获层可以是高K膜，例如Si3N4、金属氧化物、金属氮化物或其组合。阻挡绝缘层830_BI可以包括诸如Al2O3、SiO2、HfO2、ZrO2、LaO、LaAlO、LaHfO和/或HfAlO的材料。元件830_GE可以提供栅极电极，其中栅极电极材料可以包括TaN、W、WN、HfN、WSix或其组合。如图49所示，在多个导电图案之间的间距可以改变。具体地，在任何相邻导电图案之间的间距可以设置为SD3，而多个导电图案中其它的导电图案可以以任何量SD4分隔开，SD4小于或大于SD3。此外，多个导电图案的垂直侧壁轮廓可以是垂直的或倾斜的。
如上所述，根据本发明的实施例可以提供采用自对准反转构图而同时形成多个掩模图案，其中掩模图案包括具有不同宽度的各个掩模图案元件。例如，在根据本发明的某些实施例中，具有不同宽度和/或其间不同的间距的元件可以同时形成在特征层上，该特征层接着经受采用其中具有不同尺寸/间距的元件的图案来蚀刻。因此，其中具有不同尺寸的元件的掩模图案的同时形成可以有助于减少步骤的数目，否则在形成半导体器件的工艺中会采用这些步骤。
此外，在根据本发明的某些实施例中，掩模图案之一可以通过在器件的一个区域中去除具有其上形成的侧壁间隔物的结构而形成，而器件的第二区域包括保持在侧壁间隔物之间的结构。因此，在去除第一区域中的结构的同时保持在芯片的第二区域中的结构，可以帮助提供具有不同尺寸的元件。具体地，在如上所述的第一区域中，相应掩模中的元件可以自身定义为侧壁间隔物，它们在结构一旦去除之后保留下来。此外，在芯片的第二区域中的元件可以包括侧壁间隔物以及保持在其间的结构。因此，包括在芯片的不同区域中的不同图案中的不同元件可以具有不同的尺寸。
本申请要求于2008年8月11日提交到韩国知识产权局的韩国专利申请No.10-2008-0078519的优先权，其全部公开在此引入以做参考。本申请还涉及于2009年4月23日提交的美国专利申请No.12/428963。

Claims (16)

1.一种制造半导体器件的方法，包括：
提供具有第一区域和第二区域的特征层；
在所述特征层上形成双重掩模层；
在所述双重掩模层上形成可变掩模层；
通过构图所述可变掩模层和所述双重掩模层，在所述第一区域中形成所述特征层上的第一结构并在所述第二区域中形成所述特征层上的第二结构；
在所述第一结构的侧壁上形成第一间隔物并在所述第二结构的侧壁上形成第二间隔物；
去除所述第一结构中的所述可变掩模层而保留所述第二结构中的所述可变掩模层；
以所述第二结构中保留的所述可变掩模层为掩模，去除所述第一结构中的所述双重掩模层；以及
分别采用所述第一间隔物、所述第二间隔物以及所述第二结构作为蚀刻掩模来蚀刻所述特征层。
2.如权利要求1所述的方法，其中所述第二结构的宽度大于所述第一结构的宽度。
3.如权利要求1所述的方法，其中形成所述第一结构和所述第二结构的步骤包括：
在所述第一区域和所述第二区域中形成在所述可变掩模层上的光致抗蚀剂图案；
采用所述光致抗蚀剂图案作为蚀刻掩模构图所述可变掩模层，以形成可变掩模图案；
采用所述可变掩模图案作为蚀刻掩模来构图所述双重掩模层，以形成所述第一区域中的所述第一结构和所述第二区域中的所述第二结构。
4.如权利要求3所述的方法，其中执行构图所述双重掩模层的步骤，使得所述第一区域中的所述可变掩模图案比所述第二区域中的所述可变掩模图案更快地被蚀刻掉。
5.如权利要求1所述的方法，其中形成所述第一间隔物和所述第二间隔物的步骤包括：
形成覆盖所述第一结构、所述第二结构和所述特征层的间隔物层；
蚀刻所述间隔物层以形成在所述第一结构的侧壁上的所述第一间隔物和在所述第二结构的侧壁上的所述第二间隔物。
6.如权利要求1所述的方法，其中所述第一间隔物具有第一高度，所述第二间隔物具有大于所述第一高度的第二高度。
7.如权利要求1所述的方法，其中所述可变掩模层具有相对于所述双重掩模层的蚀刻选择性。
8.如权利要求1所述的方法，其中所述特征层包括导电材料或半导体衬底。
9.如权利要求1所述的方法，其中所述第一区域包括单元阵列区域、接触区域和外围区域。
10.一种制造半导体器件的方法，包括：
提供具有第一区域和第二区域的衬底；
在所述衬底上形成焊盘氧化物层；
在所述焊盘氧化物层上形成硬掩模层；
在所述硬掩模层上形成双重掩模层；
在所述双重掩模层上形成可变掩模层；
通过构图所述可变掩模层和所述双重掩模层，在所述第一区域中形成所述硬掩模层上的第一结构并在所述第二区域中形成所述硬掩模层上的第二结构；
在所述第一结构的侧壁上形成第一间隔物并在所述第二结构的侧壁上形成第二间隔物；
去除所述第一结构中的所述可变掩模层而保留所述第二结构中的所述可变掩模层；
以所述第二结构中保留的所述可变掩模层为掩模，去除所述第一结构中的所述双重掩模层；
采用所述第一间隔物、所述第二间隔物以及所述第二结构作为蚀刻掩模来蚀刻所述硬掩模层，以形成硬掩模图案；以及
采用所述硬掩模图案作为蚀刻掩模来蚀刻所述衬底以形成在所述第一区域和所述第二区域中的沟槽。
11.如权利要求10所述的方法，其中所述硬掩模层包括单层或多层。
12.如权利要求10所述的方法，其中所述第一区域中的所述沟槽具有第一沟槽和第二沟槽，所述第二沟槽的深度大于所述第一沟槽的深度。
13.如权利要求12所述的方法，其中所述第一沟槽和所述第二沟槽交替形成。
14.一种制造半导体器件的方法，包括：
提供具有第一区域和第二区域的导电层；
在所述导电层上形成硬掩模层；
在所述硬掩模层上形成双重掩模层；
在所述双重掩模层上形成可变掩模层；
通过构图所述可变掩模层和所述双重掩模层，在所述第一区域中形成所述硬掩模层上的第一结构并在所述第二区域中形成所述硬掩模层上的第二结构；
在所述第一结构的侧壁上形成第一间隔物并在所述第二结构的侧壁上形成第二间隔物；
去除所述第一结构中的所述可变掩模层而保留所述第二结构中的所述可变掩模层；
以所述第二结构中保留的所述可变掩模层为掩模，去除所述第一结构中的所述双重掩模层；
蚀刻部分所述第一间隔物以分隔成部分；
采用所述第一间隔物的所述部分、所述第二间隔物以及所述第二结构作为蚀刻掩模来蚀刻所述硬掩模层，以形成硬掩模图案；以及
采用所述硬掩模图案作为蚀刻掩模来蚀刻所述导电层，以形成在所述第一区域和所述第二区域中的导电图案。
15.如权利要求14所述的方法，其中所述导电图案之间的间距包括第一间距和第二间距，所述第二间距大于所述第一间距。
16.如权利要求15所述的方法，其中所述间距是交替的。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP4789158B2 (ja) 2008-08-18 2011-10-12 株式会社東芝 半導体装置の製造方法、及び半導体装置
KR101540083B1 (ko) 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR20100104861A (ko) * 2009-03-19 2010-09-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR20110087976A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법
JP5427104B2 (ja) * 2010-05-11 2014-02-26 パナソニック株式会社 パターン形成方法
NL2006655A (en) * 2010-06-28 2011-12-29 Asml Netherlands Bv Multiple patterning lithography using spacer and self-aligned assist patterns.
KR101736983B1 (ko) 2010-06-28 2017-05-18 삼성전자 주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101756226B1 (ko) * 2010-09-01 2017-07-11 삼성전자 주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
US8461053B2 (en) * 2010-12-17 2013-06-11 Spansion Llc Self-aligned NAND flash select-gate wordlines for spacer double patterning
US8922020B2 (en) * 2010-12-29 2014-12-30 Macronix International Co., Ltd. Integrated circuit pattern and method
KR20130022227A (ko) * 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20130026683A (ko) * 2011-09-06 2013-03-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20130065397A1 (en) * 2011-09-12 2013-03-14 Vigma Nanoelectronics Methods to increase pattern density and release overlay requirement by combining a mask design with special fabrication processes
CN103715080B (zh) * 2012-09-29 2016-08-10 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
US9378979B2 (en) 2012-11-20 2016-06-28 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices and devices fabricated thereby
KR20140064458A (ko) 2012-11-20 2014-05-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
CN103840012A (zh) * 2012-11-22 2014-06-04 无锡华润上华半导体有限公司 一种结型场效应晶体管及其制备方法
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
KR102052465B1 (ko) * 2012-12-28 2019-12-05 다이니폰 인사츠 가부시키가이샤 나노임프린트 몰드의 제조 방법
CN103928392B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 局部互连结构的制作方法
JP6384040B2 (ja) * 2013-11-11 2018-09-05 大日本印刷株式会社 パターン形成方法とこれを用いたインプリントモールドの製造方法およびそれらに用いるインプリントモールド
KR102166523B1 (ko) * 2013-12-02 2020-10-16 에스케이하이닉스 주식회사 나노 스케일 형상 구조 및 형성 방법
KR102166522B1 (ko) * 2013-12-02 2020-10-16 에스케이하이닉스 주식회사 블록 코폴리머를 이용한 패턴 형성을 위한 구조 및 패턴 형성 방법
US10163652B2 (en) * 2014-03-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
CN105590894B (zh) * 2014-11-12 2018-12-25 旺宏电子股份有限公司 线路布局以及线路布局的间隙壁自对准四重图案化的方法
US9754785B2 (en) 2015-01-14 2017-09-05 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
KR102343859B1 (ko) 2015-01-29 2021-12-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TWI697796B (zh) * 2015-04-10 2020-07-01 聯華電子股份有限公司 佈局變更處理之佈局重置方法
KR102410139B1 (ko) * 2015-09-04 2022-06-16 삼성전자주식회사 반도체 장치 제조 방법
US9735049B2 (en) 2015-11-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating semiconductor structure with passivation sidewall block
KR102377568B1 (ko) * 2015-11-27 2022-03-22 에스케이하이닉스 주식회사 패드부 및 라인부를 가진 미세 패턴을 형성하는 방법
CN106960816B (zh) * 2016-01-08 2019-09-27 中芯国际集成电路制造(上海)有限公司 双重图形化的方法
KR20170091833A (ko) 2016-02-01 2017-08-10 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102471620B1 (ko) * 2016-02-22 2022-11-29 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
KR102607278B1 (ko) * 2016-04-28 2023-11-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102301850B1 (ko) 2016-11-24 2021-09-14 삼성전자주식회사 액티브 패턴 구조물 및 액티브 패턴 구조물을 포함하는 반도체 소자
KR102374066B1 (ko) * 2017-03-20 2022-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치
US10361080B2 (en) * 2017-07-04 2019-07-23 United Microelectronics Corp. Patterning method
CN109950246A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10755969B2 (en) 2018-01-01 2020-08-25 International Business Machines Corporation Multi-patterning techniques for fabricating an array of metal lines with different widths
US10276434B1 (en) 2018-01-02 2019-04-30 International Business Machines Corporation Structure and method using metal spacer for insertion of variable wide line implantation in SADP/SAQP integration
JP2019054235A (ja) * 2018-08-09 2019-04-04 大日本印刷株式会社 パターン形成方法とこれを用いたインプリントモールドの製造方法およびそれらに用いるインプリントモールド
KR20200039073A (ko) 2018-10-04 2020-04-16 삼성전자주식회사 반도체 장치의 제조 방법
CN109841503A (zh) * 2019-03-29 2019-06-04 上海华虹宏力半导体制造有限公司 自对准双重图形化半导体结构的制作方法
KR20210001109A (ko) 2019-06-26 2021-01-06 삼성전자주식회사 패턴 형성 방법과 집적회로 소자 및 그 제조 방법
JP2021048329A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 パターン形成方法及びテンプレートの製造方法
TWI703619B (zh) * 2020-01-22 2020-09-01 華邦電子股份有限公司 半導體元件及其製造方法
CN113782428B (zh) * 2020-06-09 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI774007B (zh) * 2020-06-16 2022-08-11 華邦電子股份有限公司 圖案化的方法
CN113035699B (zh) * 2021-03-03 2023-02-10 广州粤芯半导体技术有限公司 半导体器件的制造方法
CN113078057B (zh) * 2021-03-23 2022-09-23 长鑫存储技术有限公司 半导体结构及其制作方法
US11710642B2 (en) * 2021-03-23 2023-07-25 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
TWI804360B (zh) * 2022-06-23 2023-06-01 華邦電子股份有限公司 記憶體裝置及其製造方法
CN115295570B (zh) * 2022-09-26 2022-12-30 合肥晶合集成电路股份有限公司 Cmos图像传感器的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777307B1 (en) * 2001-12-04 2004-08-17 Cypress Semiconductor Corp. Method of forming semiconductor structures with reduced step heights
CN101055837A (zh) * 2006-04-11 2007-10-17 株式会社东芝 半导体装置的制造方法
CN101114571A (zh) * 2006-07-18 2008-01-30 株式会社东芝 半导体器件及其制造方法
CN101164147A (zh) * 2005-03-15 2008-04-16 美光科技公司 相对于光刻部件间距减小的图案

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63124419A (ja) * 1986-11-14 1988-05-27 Toshiba Corp ドライエツチング方法
IT1225636B (it) 1988-12-15 1990-11-22 Sgs Thomson Microelectronics Metodo di scavo con profilo di fondo arrotondato per strutture di isolamento incassate nel silicio
US6531730B2 (en) 1993-08-10 2003-03-11 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
US5468578A (en) 1994-09-26 1995-11-21 Micron Technology, Inc. Method of making masks for phase shifting lithography to avoid phase conflicts
JP2000019709A (ja) 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
US6331733B1 (en) 1999-08-10 2001-12-18 Easic Corporation Semiconductor device
US6268260B1 (en) 1999-03-31 2001-07-31 Lam Research Corporation Methods of forming memory cell capacitor plates in memory cell capacitor structures
US6420792B1 (en) 1999-09-24 2002-07-16 Texas Instruments Incorporated Semiconductor wafer edge marking
JP4021602B2 (ja) 2000-06-16 2007-12-12 株式会社東芝 半導体記憶装置
US6531357B2 (en) 2000-08-17 2003-03-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
KR100354440B1 (ko) 2000-12-04 2002-09-28 삼성전자 주식회사 반도체 장치의 패턴 형성 방법
US20030042223A1 (en) 2001-01-31 2003-03-06 Koichi Toyosaki Etch mask
KR100454131B1 (ko) 2002-06-05 2004-10-26 삼성전자주식회사 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
KR100526869B1 (ko) 2003-06-19 2005-11-09 삼성전자주식회사 반도체 메모리에서의 커패시터 하부 전극 형성방법
KR100517560B1 (ko) * 2003-07-14 2005-09-28 삼성전자주식회사 선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법
KR100519170B1 (ko) * 2004-07-13 2005-10-05 주식회사 하이닉스반도체 반도체 소자의 패시베이션막 형성방법 및 반도체 소자의패시베이션막 구조
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
KR100718216B1 (ko) 2004-12-13 2007-05-15 가부시끼가이샤 도시바 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP5204370B2 (ja) 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20060135126A (ko) 2005-06-24 2006-12-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR100684198B1 (ko) 2005-09-16 2007-02-20 삼성전자주식회사 소스 스트래핑 라인이 구비된 반도체 장치
US7560388B2 (en) * 2005-11-30 2009-07-14 Lam Research Corporation Self-aligned pitch reduction
KR101177580B1 (ko) 2005-12-29 2012-08-27 엘지디스플레이 주식회사 유기 전계 발광 표시 장치 및 이의 제조 방법
US7675124B2 (en) 2006-02-24 2010-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array structure with strapping cells
US7998874B2 (en) 2006-03-06 2011-08-16 Samsung Electronics Co., Ltd. Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
JP4271243B2 (ja) * 2006-04-11 2009-06-03 株式会社東芝 集積回路パターンの形成方法
JP4171032B2 (ja) * 2006-06-16 2008-10-22 株式会社東芝 半導体装置及びその製造方法
JP4909735B2 (ja) 2006-06-27 2012-04-04 株式会社東芝 不揮発性半導体メモリ
JP5132098B2 (ja) 2006-07-18 2013-01-30 株式会社東芝 半導体装置
WO2008018921A1 (en) 2006-08-04 2008-02-14 Litvay John D Absorbent product with unitized gradient core
KR100855845B1 (ko) * 2006-09-12 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7959818B2 (en) 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
KR100833438B1 (ko) * 2006-09-13 2008-05-29 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
JP2008108788A (ja) 2006-10-23 2008-05-08 Toshiba Corp 半導体装置の製造方法
KR100861173B1 (ko) 2006-12-01 2008-09-30 주식회사 하이닉스반도체 액침 노광 공정을 이용한 반도체 소자의 패턴 형성 방법
KR100827526B1 (ko) 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR100817089B1 (ko) 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
US7790360B2 (en) 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
KR100822592B1 (ko) 2007-03-23 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7649779B2 (en) * 2007-05-15 2010-01-19 Qimonda Ag Integrated circuits; methods for manufacturing an integrated circuit; memory modules; computing systems
US7794614B2 (en) 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
JP2009016444A (ja) * 2007-07-02 2009-01-22 Toshiba Corp 半導体メモリ
KR101192359B1 (ko) 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
US20090288867A1 (en) 2008-04-15 2009-11-26 Powerchip Semiconductor Corp. Circuit structure and photomask for defining the same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
KR101468028B1 (ko) 2008-06-17 2014-12-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR101435520B1 (ko) * 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US7709396B2 (en) 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
KR101540083B1 (ko) * 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR101535227B1 (ko) 2008-12-31 2015-07-08 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US8125056B2 (en) 2009-09-23 2012-02-28 Vishay General Semiconductor, Llc Double trench rectifier
KR101742176B1 (ko) * 2011-01-31 2017-05-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101927924B1 (ko) * 2011-10-28 2018-12-12 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
KR20130117410A (ko) * 2012-04-17 2013-10-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777307B1 (en) * 2001-12-04 2004-08-17 Cypress Semiconductor Corp. Method of forming semiconductor structures with reduced step heights
CN101164147A (zh) * 2005-03-15 2008-04-16 美光科技公司 相对于光刻部件间距减小的图案
CN101055837A (zh) * 2006-04-11 2007-10-17 株式会社东芝 半导体装置的制造方法
CN101114571A (zh) * 2006-07-18 2008-01-30 株式会社东芝 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20120034784A1 (en) 2012-02-09
KR20100019798A (ko) 2010-02-19
TWI482199B (zh) 2015-04-21
US8846541B2 (en) 2014-09-30
US8110506B2 (en) 2012-02-07
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