CN101627471A - 微电子工件及用于使用所述工件制造微电子装置的方法 - Google Patents

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Abstract

本发明揭示微电子工件及用于使用所述工件制造微电子装置的方法。在一个实施例中，微电子组合件包括具有第一侧及延伸远离所述第一侧的凸出部的支撑构件。所述组合件还包含位于所述支撑构件的所述第一侧处的多个导电迹线。所述导电迹线中的一些导线迹线包含接合位点，所述接合位点由所述凸出部携载且在距所述支撑构件的所述第一侧的第一距离处具有外表面。所述组合件进一步包含沉积在所述支撑构件的所述第一侧及所述导电迹线的至少一部分上方的保护涂层。所述保护涂层在距所述支撑构件的所述第一侧的第二距离处具有主要外表面。所述第二距离与所述第一距离大约相同，使得所述保护涂层的所述外表面与由所述凸出部携载的所述接合位点的所述外表面大体共面。在数个实施例中，可以倒装芯片配置将微电子裸片耦合到由所述凸出部携载的对应接合位点。

Description

微电子工件及用于使用所述工件制造微电子装置的方法
技术领域
本发明涉及微电子工件及用于使用所述工件制造微电子装置的方法。
背景技术
半导体装置及其它类型的微电子装置可包含附接到陶瓷芯片载体、有机印刷电路板、引线框架或其它类型的插入结构的微电子裸片。可使用直接芯片附接(DCA)、倒装芯片接合或线接合将裸片附接到插入结构，以将所述裸片中的集成电路电连接到插入结构的接线。举例来说，典型的DCA或倒装芯片方法包含将非常小的导电材料(例如，焊料)凸块或球沉积到裸片的触点上。接着，将所述凸块连接到插入结构上的对应触点或垫。
举例来说，图1是包含经定位以附接到衬底30的微电子裸片20的常规倒装芯片组合件10的一部分的部分示意性等角图解。裸片20包含沿裸片20的有源侧布置成阵列的多个导电凸块22。衬底30包含前表面31及由前表面31携载的介电掩模或层32。介电掩模32包含在长度方向上沿掩模32的中间部分延伸的孔口或开口34。衬底30还包含多个触点或迹线36，其位于前表面31处且布置成至少部分地对应于裸片20上的导电凸块22的所述布置的图案。将焊料球38或其它导电耦合器安置在每一触点36上。可穿过孔口34接近触点36或焊料球38以耦合到对应的导电凸块22。更具体地说，在附接期间，将裸片20反转或“倒装”以使承载导电凸块22的有源侧与衬底30上的对应焊料球38及/或触点36叠加，且使用适合的回流工艺以电方式及机械方式将裸片20连接到衬底30。接着可将底填充材料(未显示)安置在裸片20与衬底30之间的间隙以保护组件免受环境因素(例如，湿气、微粒、静电及物理碰撞)的影响并增强裸片20到衬底30的机械附接。
通常，通过沿倒装芯片装置的一个或两个侧注射底填充材料，并通过毛细管效应将底填充材料抽吸到间隙中而使底填充材料分散到间隙中。然而，上述方法的一个潜在缺陷是其可导致裸片20与衬底30之间的脆弱机械连接。举例来说，当底填充材料流到所述组件之间的间隙中时，气泡、气穴及/或空隙可在底填充材料内形成。围绕孔口34的沟槽区特别容易受此类空隙的影响，因为需要大体积的底填充材料来填充此区域。在后续高温工艺期间，被捕集于这些区中的空气可膨胀且迫使裸片20远离衬底30，从而损坏这些组件之间的机械连接及/或电连接。此方法的另一缺陷是底填充方法可能非常地耗费时间，因为裸片20与衬底30之间的相当大的间隙要花费时间填充，且间隙中的所述体积的填充材料要花费时间固化。这会显著增加制造所述组合件所需的总时间。
上述方法的另一缺陷是：并不是所有的焊料球38均可与裸片20的对应导电凸块22接触。举例来说，焊料球38通常必须是相当大(例如，约80μm)以延伸于凸块22与对应触点36之间。然而，在一些情形中，焊料球38中的一些焊料球可能是畸形或小于正常形状，且因此这些焊料球38与对应导电凸块22之间可存在间隙。在回流工艺期间，此间隙可不密封且结果可以是裸片的导电凸块22与对应的焊料球38及触点36之间的开路。
鉴于上述潜在缺陷，现有工艺耗费时间且可形成至少一些有故障的经封装装置。为增加此类装置的制造工艺的效率及总产量，可需要增加所述微电子裸片与其所附接到的结构之间的机械连接及电连接两者的稳健性。
发明内容
附图说明
图1是根据现有技术的一个方面配置的常规倒装芯片组合件的部分示意性等角图解。
图2A是根据本发明实施例配置的微电子工件的一部分的部分示意性等角图解。
图2B是在微电子裸片附接到工件的情形下大致沿图2A的线2B到2B截取的侧横截面图。
图3A到3C图解说明用于形成根据本发明实施例配置的微电子工件的方法中的各阶段。
图4A到4C图解说明用于根据本发明另一实施例配置的微电子工件的方法中的各阶段。
图5是根据本发明又一实施例配置的微电子工件的部分示意性侧横截面图。
图6是其中可合并有微电子工件的系统的示意性图解。
具体实施方式
下文参照微电子工件及用于使用所述工件制造微电子装置的方法描述本发明的数个实施例的特定细节。下文所描述的微电子装置包含附接到支撑构件的单个微电子裸片，但在其它实施例中，所述微电子装置可具有电耦合到支撑构件的两个或两个以上的经堆叠微电子裸片。所述微电子装置可包含(例如)微机械组件、数据存储元件、光学器件、读取/写入组件或其它特征。所述微电子裸片可以是SRAM、DRAM(例如，DDR-SDRAM)、快闪存储器(例如，NAND快闪存储器)、处理器、成像器及其它类型的装置。衬底可以是半导电件(例如，经掺杂硅晶片、砷化镓晶片或其它半导体晶片)、不导电件(例如，各种陶瓷衬底)或导电件。此外，本发明的数个其它实施例可具有与本章节中所描述的配置、组件或程序不同的配置、组件或程序。因此，所属领域的技术人员将相应地理解，本发明可具有带有额外元件的其它实施例，或本发明可具有不带有下文参照图2A到图6显示并描述的元件中的数个元件的其它实施例。
图2A是根据本发明实施例配置的微电子工件100的一部分的部分示意性等角图解。更具体地说，图2A图解说明处于半导体组件已附接到工件100之前的中间处理阶段的工件100。在先前的处理步骤中，已在工件100上及/或工件100中形成了若干结构。举例来说，工件100可包含：衬底110，其具有第一侧112、延伸远离第一侧112的凸出部或脊116；及多个导电迹线120，其安置在衬底110上及/或衬底110中。一个或一个以上导电迹线120在凸出部116上方延伸或否则由凸出部116携载。导电迹线120是在衬底110上布置成所需图案且经配置以向及/或从附接到工件100的一个或一个以上外部装置传输信号的导电线。工件100进一步包含安置在衬底110上及导电迹线120的至少一部分上方的保护涂层或层130(例如，焊料掩模)。保护涂层130在距衬底110的第一侧112的所需距离处具有外表面132(例如，上部表面)。更具体地说，如下文更详细地论述，外表面132可至少部分地对应于凸出部116的高度形成于距第一侧112的一距离处，以使外表面132与由凸出部116携载的导电迹线120的一个或一个以上部分(在图2A中显示为经暴露导电接合位点或迹线部分120a)的外表面121大约共面或齐平。
图2B是在其中已以倒装芯片配置将微电子裸片140以物理方式及电方式耦合到工件100的对应导电迹线120以形成经封装微电子装置190的后续处理阶段时大致沿图2A的线2B到2B截取的工件100的侧横截面图。裸片140可以是处理器、存储器装置(例如，DRAM或快闪存储器装置)、成像器、传感器、滤波器或其它类型的微电子装置。裸片140可包含集成电路142(示意性地显示)、电耦合到集成电路142的多个端子144(仅以虚线显示一个端子)及从对应端子144凸出的多个导电凸块或螺柱凸块146。导电凸块146经配置以啮合保护涂层130的外表面132处的经暴露接合位点120a，从而以电方式及物理方式将裸片140耦合到工件100。在数个实施例中，装置190可进一步包含安置在裸片140与工件100之间的底填充材料160以帮助将裸片140附接到工件100并保护导电凸块146及对应接合位点120a免受污染(例如，湿气、微粒等等)。
如先前所论述(且如图2A及2B两者中所示)，保护涂层130的外表面132与凸出部116上的接合位点120a的外表面121大约共面或齐平。与先前参照图1描述的常规倒装芯片组合件(其在支撑构件的外表面中包含孔口或沟槽)不同，跨越工件100的整个上部部分的大体平面表面减少或消除了气泡、气穴及/或空隙在底填充材料160内形成的机会，因为工件100的上部表面上不存在需要过量底填充材料160的大空腔或开放空间。通过减少填充所述组件之间的间隙所需的底填充材料160的量，还减少了底填充材料160中出现空隙的可能性。
与常规倒装芯片装置相比，上文所描述的微电子装置190的数个实施例可提供改进的封装可靠性及稳健性。如先前所论述，常规倒装芯片组合件中，被捕集于底填充材料内的空隙或空腔中的空气可膨胀且迫使裸片远离衬底，从而损坏这些组件之间的机械连接及/或电连接。此又常常导致此类装置的故障或失灵。然而，在图2B中所示的装置190中，工件100的大体平面上部表面显著减少了可形成此类空隙的可能性，由此减少及/或消除装置190中的所述机械连接及/或电连接失败的倾向。
上文参照图2A及图2B描述的微电子装置190的实施例包含具有第一侧112及延伸远离第一侧112的凸出部116的支撑构件110。装置190还包含位于支撑构件110的第一侧112处的多个导电迹线120。导电迹线120中的一些导电迹线包含接合位点120a，所述接合位点120a由凸出部116携载且在距支撑构件110的第一侧112的第一距离处具有外表面121。装置190进一步包含沉积在支撑构件110的第一侧112及导电迹线120的至少一部分上方的保护涂层130。保护涂层130在距支撑构件110的第一侧112的第二距离处具有主要外表面132。所述第二距离与所述第一距离大约相同，使得保护涂层130的外表面132与由凸出部116携载的接合位点120a的外表面121大体共面。
在图2A及图2B中所图解说明的实施例中，完成工件100的形成。下文所描述的图3A到5图解说明微电子工件及用于形成所述工件的方法的各种实施例。虽然以下描述显示工件未附接到半导体组件(例如，微电子裸片)或其它外部装置，但将了解，下文所描述的工件可以电方式及物理方式耦合到各种不同的半导体组件。
图3A到3C图解说明根据本发明实施例的用于形成微电子工件100的方法中的各阶段。更具体地说，图3A是工件100在已将任何外部材料沉积在衬底110上或以其它方式附接到衬底110之前的初始阶段时的部分示意性等角图。衬底110可包含第一侧112及背对第一侧112的第二侧114。衬底110可包含插入物衬底、印刷电路板、引线框架或另一适合的支撑构件。衬底110可由聚合材料(例如，树脂、硅酮等等)、不同于聚合材料的有机材料或其它适合的非陶瓷介电材料构成。举例来说，可基于将针对其使用所得微电子装置的特定应用选择用于衬底110的材料。
在先前处理步骤中，已在衬底110的第一侧112处形成凸出部116。如图3A中所示，凸出部116是在长度方向上沿衬底110的中间部分延伸的脊或支座。在此实施例中，凸出部116是衬底110的整体组件且由与衬底110相同的材料构成。然而，在其它实施例中，凸出部116可不与衬底110成整体及/或可由不同于衬底110的材料构成，如下文参照图4A到4C的更详细描述。可使用冲压工艺、压缩模制工艺、沉积工艺或另一适合的技术在第一侧112处形成凸出部116。凸出部116可至少部分地基于待附接到工件100的装置或组件的配置、构成衬底110的材料及/或衬底110上的导电迹线(未显示)的所需配置而具有各种不同的形状及配置。举例来说，凸出部116的高度可依安置在衬底110上的导电迹线(未显示)的特定配置(例如，厚度等等)而变化。
接下来参照图3B，将导电层124(例如，金属层)沉积到衬底110的第一侧114上并将其图案化且蚀刻以形成导电迹线120。导电层124可由Cu、Au、Ag、Al、Pd及/或具有所需性质的另一适合材料或材料组合构成。可依据所述材料的组成及/或衬底110的配置使用各种不同技术(例如、冲压、物理气相沉积(PVD)、电镀、化学气相沉积(CVD)等等)将导电层124施加到衬底110上。
如上文所论述，导电迹线120是导电线，所述导电线在衬底110上布置成各种不同的图案且可形成于所述衬底的第一侧112上及/或第一侧112中以及凸出部116的上方。出于图解说明的目的，图2B中的导电迹线120显示为一系列大体平行的条带或脊且包含个别迹线之间的多个填隙区。然而，在其它实施例中，导电迹线120可在衬底110上具有各种其它配置及/或布置。
图3C是图解说明在衬底110的第一侧112处形成保护涂层130(例如，焊料掩模)之后工件100的一部分的侧横截面图。保护涂层130通常由介电材料构成且可使用沉积工艺(例如，CVD或PVD)、三维立体光刻工艺、旋涂技术、喷涂技术、模制或其它工艺将其沉积到衬底110上。一起参照图3B及图3C，保护涂层130可：(a)填充个别导电迹线120之间的填隙区以使每一迹线120电绝缘，及(b)覆盖衬底110的第一侧112及导电迹线120的经暴露部分并保护其免受环境因素(例如，湿气、微粒、物理损坏等等)的影响。
如先前所论述，保护涂层130在距衬底110的第一侧112的所需距离处具有外表面132。可通过使用化学-机械平面化或另一适合的研磨工艺平面化保护涂层130而在距第一侧112的精确距离处形成外表面132。然而，在数个实施例中，可在沉积工艺中在距衬底130的所需距离处形成外表面132而不平面化或研磨保护涂层130。
如图3C中所图解说明，凸出部116与接合位点120a组合以在衬底110的前侧112以上具有高度H。因此，保护涂层130形成有对应的厚度T，使得保护涂层130的外表面132与接合位点120a的外表面121大约共面或齐平。以此方式，工件100具有跨越整个工件100的大体均匀的横截面尺寸，且工件100的上部表面中不存在大的空腔、沟槽或凹处。
然而，在其它实施例中，保护层130可具有略微凹入或处于接合位点120a的外表面121以下的外表面132a(以虚线显示)。虽然外表面132a与外表面121在此类实例中并非精确地共面，但所述两个表面之间不存在实质差异。因此，跨越整个工件100的上部表面是大体平面的且不包含可能需要大量底填充材料的任何大空腔或开口。因此，如本文中所使用，术语“大体平面”可定义为：(a)大致平面及/或(b)在平面度上具有某一微小偏差(例如，在个别接合位点120a的厚度内)。
图4A到4C图解说明用于形成根据本发明另一实施例配置的微电子工件的方法中的各阶段。更具体地说，图4A是工件200在所述工艺的初始阶段时的部分示意性侧横截面图。工件200可包含衬底210，所述衬底210具有第一侧212及背对第一侧212的第二侧214。衬底210可由与上文参照图3A论述的衬底110类似的材料构成。然而，在其它实施例中，衬底210可由其它材料构成。衬底210与上文参照图3A描述的衬底110的不同之处在于衬底210不包含像衬底110的凸出部116那样的整体凸出部。而是，如下文所论述，凸出部是使用与构成衬底210的材料不同的材料而形成于衬底210上。
在先前的处理步骤中，已将导电层220沉积到衬底210的第一侧212上。导电层220可包含Cu、Au、Ag、Al、Pd或其它适合的导电材料。可使用与上文参照图3B描述的用于沉积导电层124的工艺类似的工艺将导电层220沉积到衬底210上。在沉积导电层220之后，将第一掩模222施加在导电层220上方并图案化，如图4A中所示。第一掩模222可以是根据待形成于衬底上的凸出部或脊的所需配置而图案化的抗蚀剂层或另一适合的光活化材料层，如下文的更详细描述。
接下来参照图4B，使用第一蚀刻工艺来蚀刻导电层220以在衬底210的中间部分处形成凸出部或脊216。凸出部216可具有与上文参照图2A到3C描述的凸出部116类似的尺寸。举例来说，凸出部216的外表面217(例如，上部表面)可具有距衬底210的第一侧212的一距离，所述距离类似于凸出部116的外表面与衬底110的第一侧112之间的距离(如图2B中最佳所见)。然而，在其它实施例中，凸出部216可具有不同的尺寸及/或不同的配置。在蚀刻导电层220之后，将第二掩模224施加在导电层220的上方并图案化。可根据(a)衬底210的第一侧212处的导电迹线或导电线的所需布置以及(b)凸出部216上的导电接合位点的所需布置来图案化第二掩模224。在图案化第二掩模224之后，使用第二蚀刻工艺来蚀刻导电层220以在衬底210上形成多个导电迹线226且在凸出部216上形成多个接合位点226a。所述第二蚀刻工艺选择性地从导电层220(但不从衬底210)移除材料。因此，衬底210可充当所述第二蚀刻工艺的蚀刻终止层。
接下来参照图4C，将保护涂层或层230(例如，焊料掩模)沉积到工件200上及导电迹线226上方。保护涂层230可大体类似于上文所描述的保护涂层130。举例来说，保护涂层230可包含外表面232，所述外表面232是使用平面化工艺或另一适合的技术在距衬底210的第一侧212的精确距离处而形成以使外表面232与凸出部216的外表面217大体共面。因此，工件200具有大体平面且平滑的上部表面，其不包含任何大的开口、凹陷或空腔。
图5是根据本发明又一实施例配置的微电子工件300的部分示意性侧横截面图。在图2A到3C及图5中，相同的参考编号指代相同的组件。工件300与上文所描述的工件100及200的不同之处在于工件300包含附接到对应的接合位点或迹线部分120a的一个或一个以上导电耦合器或元件302(仅显示一者)。举例来说，导电耦合器302可包含金凸块或“矛形物”、焊料球、导电膏或另一适合的导电元件。导电耦合器302是可选元件，在一些实施例中可能不包含在内。在后续处理步骤中，可以倒装芯片配置将微电子裸片或其它半导体组件(未显示)附接到工件200(图4C)或工件300。
可将上文参照图2A到图5描述的经封装微电子装置中的任一者并入到无数较大及/或较复杂系统中的任一者中，其代表性实例是图6中示意性显示的系统600。系统600可包含处理器602、存储器604(例如，SRAM、DRAM、快闪及/或其它存储器装置)、输入/输出装置606及/或其它子系统或组件608。上文参照图2A到图5描述的微电子装置可包含于图6中所示组件中的任一者中。所得系统600可执行各种各样的计算、处理、存储、感测、成像及/或其它功能中的任一者。因此，代表性系统600包含(但不限于)：计算机及/或其它数据处理器，例如，台式计算机、膝上型计算机、因特网器具、手持式装置(例如掌上型计算机、可佩戴式计算机、蜂窝或移动电话、个人数字助理等等)、多处理器系统、基于处理器或可编程的消费电子装置、网络计算机及微型计算机。其它代表性系统600包含相机、光或其它辐射传感器、服务器及相关联的服务器子系统、显示装置及/或存储器装置。系统600的组件可容纳于单个单元中或分布在多个互连单元上(例如，通过通信网络)。因此，系统600的组件可包含本地及/或远程存储器存储装置及各种各样的计算机可读媒体中的任一者。
依据前文所述，将了解，本文已出于图解说明目的描述了本发明的特定实施例，但可在不背离本发明的情况下作出各种修改。举例来说，前述实施例中的任一者的特定元件可组合或替代其它实施例中的其它元件。明确地说，例如，除上文所描述的凸出部116及216之外，工件上的凸出部或脊还可具有其它尺寸、形状及/或配置。因此，本发明不受除所附权利要求书之外的任何限制。

Claims (37)

1、一种微电子组合件，其包括：
支撑构件，其具有第一侧及延伸远离所述第一侧的凸出部；
多个导电迹线，其位于所述支撑构件的所述第一侧处，其中所述导电迹线中的至少一些导电迹线包含由所述凸出部携载的导电接合位点，所述接合位点在距所述支撑构件的所述第一侧的第一距离处具有外表面；及
保护涂层，其沉积在所述支撑构件的所述第一侧及所述导电迹线的至少一部分的上方，所述保护涂层在距所述支撑构件的所述第一侧的第二距离处具有主要外表面，其中所述第二距离与所述第一距离大约相同，且其中所述保护涂层的所述外表面与由所述凸出部携载的所述接合位点的所述外表面大体共面。
2、如权利要求1所述的组合件，其进一步包括以倒装芯片配置附接到所述支撑构件的微电子裸片，其中所述裸片包含电耦合到对应接合位点的所述外表面的多个端子。
3、如权利要求2所述的组合件，其中所述微电子裸片包括处理器、存储器装置、成像器、滤波器或传感器中的一者。
4、如权利要求2所述的组合件，其进一步包括介于所述支撑构件与所述微电子裸片之间的底填充材料。
5、如权利要求2所述的组合件，其进一步包括附接到对应接合位点的所述外表面的多个导电耦合器，且其中所述微电子裸片的所述端子电耦合到所述相应的导电耦合器。
6、如权利要求1所述的组合件，其中所述凸出部包括在长度方向上沿所述支撑构件的所述第一侧的中间部分延伸的脊。
7、如权利要求1所述的组合件，其中所述凸出部与所述支撑构件成整体。
8、如权利要求1所述的组合件，其中所述支撑构件具有第一组成且所述凸出部具有与所述第一组成至少大体相同的第二组成。
9、如权利要求1所述的组合件，其中所述支撑构件具有第一组成且所述凸出部具有不同于所述第一组成的第二组成。
10、如权利要求9所述的组合件，其中所述凸出部包括安置在所述支撑构件的所述第一侧上的一定体积的导电材料，所述体积的导电材料至少部分地界定在长度方向上沿所述支撑构件的所述第一侧的中间部分延伸的支座。
11、如权利要求9所述的组合件，其中所述接合位点具有与所述凸出部的所述第二组成至少大体相同的第三组成。
12、如权利要求1所述组合件，其中所述多个导电迹线由Cu、Au、Ag、Al及Pd中的至少一者构成。
13、如权利要求1所述的组合件，其中所述保护涂层包括沉积到衬底上及所述导电迹线的至少一部分上方的焊料掩模。
14、如权利要求1所述的组合件，其中所述支撑构件包括插入物衬底。
15、一种经封装的微电子装置，其包括：
微电子工件，所述工件包含一
插入物衬底，其具有第一侧、背对所述第一侧的第二侧及延伸远离所述第一侧的支座；
多个导电迹线，其位于所述插入物衬底的所述第一侧处，其中所述导电迹线中的至少一些导电迹线包含由所述支座携载的导电接合位点；及
焊料掩模，其沉积在所述插入物衬底的所述第一侧及所述导电迹线的上方，其中可在所述焊料掩模的外表面处接近由所述支座携载的所述接合位点的至少一部分，且其中所述相应接合位点的所述可接近部分与所述焊料掩模的所述外表面大体齐平；
微电子裸片，其以倒装芯片配置耦合到所述工件，所述微电子裸片包含电耦合到所述焊料掩模的所述外表面处的对应可接近接合位点的多个端子；及
填充材料，其介于所述工件与所述微电子裸片之间。
16、如权利要求15所述的经封装的微电子装置，其中所述工件具有跨越所述整个工件的大体均匀的横截面形状。
17、如权利要求15所述的经封装的微电子装置，其中所述支座具有平顶金字塔形横截面形状。
18、如权利要求15所述的经封装的微电子装置，其中所述支座包括具有经定位以携载所述接合位点中的至少一些接合位点的大体扁平上部表面的脊，且其中所述脊在长度方向上延伸跨越所述插入物衬底的所述第一侧的至少一部分。
19、如权利要求15所述的经封装的微电子装置，其中所述支座、所述多个导电迹线及所述接合位点是由相同材料构成的整体组件。
20、一种系统，其包括：
处理器及存储器装置中的至少一者，其中所述处理器及所述存储器装置中的至少一者包含半导体组件，所述半导体组件包括一
插入物衬底，其具有第一侧及延伸远离所述第一侧的凸出部；
多个导电线，其位于所述支撑构件的所述第一侧处，其中所述导电线中的至少一些导电线包含由所述凸出部携载的导电接合位点；
介电层，其沉积在所述插入物衬底的所述第一侧及所述导电线的上方，所述介电层具有大体平面的主要外表面，其中所述接合位点中的至少一些接合位点暴露在所述介电层的所述外表面处且与所述介电层的所述外表面大体齐平；及
微电子裸片，其具有以物理方式及电方式耦合到所述接合位点在所述介电层的所述外表面处的对应经暴露部分的多个导电凸块。
21、如权利要求20所述的系统，其中所述微电子裸片以倒装芯片配置耦合到所述插入物衬底。
22、如权利要求20所述的系统，其进一步包括附接到所述接合位点在所述介电层的所述外表面处的所述经暴露部分的多个金凸块，且其中所述裸片的所述导电凸块附接到对应金凸块。
23、一种形成微电子组合件的方法，所述方法包括：
在支撑构件的第一侧处构造支座，其中所述支座延伸远离所述第一侧；
在支撑构件的所述第一侧处形成多个导电迹线，其中所述导电迹线的至少一部分包含由所述支座携载的接合位点；及
在所述支撑构件的所述第一侧及所述导电迹线的至少一部分上方形成保护涂层，所述保护涂层具有大体平面的主要外表面，且其中由所述支座携载的所述接合位点的至少一部分暴露在所述保护涂层的所述外表面处且与所述保护涂层的所述外表面大体齐平。
24、如权利要求23所述的方法，其进一步包括将微电子裸片上的多个导电凸块附接并电耦合到所述保护涂层的所述外表面处的对应经暴露接合位点。
25、如权利要求24所述的方法，其中将所述微电子裸片附接并电耦合到所述接合位点包括以倒装芯片配置附接所述裸片。
26、如权利要求24所述的方法，其进一步包括在附接并电耦合所述微电子裸片与所述支撑构件之后，在所述微电子裸片与所述支撑构件之间施加填充材料。
27、如权利要求24所述的方法，其进一步包括将多个金凸块附接到所述保护涂层的所述外表面处的相应经暴露接合位点，且其中将所述微电子裸片附接并电耦合到所述接合位点包括将所述微电子裸片上的所述导电凸块耦合到对应的金凸块。
28、如权利要求22所述的方法，其中在支撑构件的第一侧处构造支座包括构造作为所述支撑构件的整体组件的支座。
29、如权利要求28所述的方法，其中构造作为所述支撑构件的整体组件的支座包括使用冲压工艺、压缩模制工艺及沉积工艺中的至少一者构造所述支座。
30、如权利要求28所述的方法，其中在支撑构件的第一侧处构造支座包括构造由与所述支撑构件相同的材料构成的支座。
31、如权利要求23所述的方法，其中在支撑构件的第一侧处构造支座包括：
将导电层沉积到所述支撑构件的所述第一侧上；及
将抗蚀剂层施加到所述导电层上且蚀刻所述导电层以形成所述支座。
32、如权利要求31所述的方法，其中所述抗蚀剂层是第一抗蚀剂层且所述蚀刻工艺是第一蚀刻工艺，且其中在支撑构件的所述第一侧处形成多个导电迹线包括：
在所述第一蚀刻工艺之后将第二抗蚀剂层沉积在所述导电层上；及
用第二蚀刻工艺蚀刻所述导电层以(a)在所述支撑构件的所述第一侧处形成所述多个导电迹线，及(b)形成由所述支座携载的所述对应接合位点。
33、如权利要求23所述的方法，其中在支撑结构的所述第一侧处形成多个导电迹线包括形成由Cu、Au、Ag、Al及Pd中的至少一者构成的多个导电迹线。
34、如权利要求23所述的方法，其中在支撑构件的第一侧处构造支座包括在插入物衬底的第一侧处构造支座。
35、如权利要求23所述的方法，其中在所述支撑构件的所述第一侧上方形成保护涂层包括在所述支撑构件的所述第一侧上方形成焊料掩模。
36、如权利要求23所述的方法，其进一步包括在将所述保护涂层施加到所述支撑构件之后平面化所述保护涂层的上部表面以在所述支撑构件的所述第一侧上面的所需高度处形成所述上部表面。
37、如权利要求23所述的方法，其中在所述支撑构件的所述第一侧上方形成保护涂层包括使用气相沉积工艺、三维立体光刻工艺、旋涂技术、喷涂技术及模制工艺中的至少一者形成所述保护涂层。
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WO (1) WO2008112463A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473691A (zh) * 2010-05-28 2012-05-23 华为技术有限公司 具有芯片和载体的设置结构

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7928582B2 (en) 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
US8895358B2 (en) * 2009-09-11 2014-11-25 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
WO2014194025A1 (en) * 2013-05-29 2014-12-04 Cavendish Kinetics, Inc Techniques for chip scale packaging without solder mask
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9595482B2 (en) 2015-03-16 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for die probing
JP2020142480A (ja) * 2019-03-08 2020-09-10 Tdk株式会社 積層体とセンサパッケージ及びそれらの製造方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182420A (en) * 1989-04-25 1993-01-26 Cray Research, Inc. Method of fabricating metallized chip carriers from wafer-shaped substrates
US5121299A (en) * 1989-12-29 1992-06-09 International Business Machines Corporation Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein
KR0125924B1 (ko) * 1991-08-05 1997-12-26 안토니제이 살리 2세 납땜 범프를 회로 트레이스상에 형성하는 납땜 플레이트 역류 방법
US5245750A (en) * 1992-02-28 1993-09-21 Hughes Aircraft Company Method of connecting a spaced ic chip to a conductor and the article thereby obtained
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
US5245135A (en) * 1992-04-20 1993-09-14 Hughes Aircraft Company Stackable high density interconnection mechanism (SHIM)
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
EP0971405A3 (de) * 1994-09-23 2000-05-10 Siemens S.A. Verfahren zur Herstellung eines Substrates für ein Polymer Stud Grid Array
US20020004320A1 (en) 1995-05-26 2002-01-10 David V. Pedersen Attaratus for socketably receiving interconnection elements of an electronic component
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
JPH10163386A (ja) * 1996-12-03 1998-06-19 Toshiba Corp 半導体装置、半導体パッケージおよび実装回路装置
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US6040618A (en) * 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
JPH10303252A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JP3819576B2 (ja) * 1997-12-25 2006-09-13 沖電気工業株式会社 半導体装置及びその製造方法
US6166333A (en) * 1998-01-14 2000-12-26 Packard Hughes Interconnect Company Bumps with plural under-bump dielectric layers
US6114221A (en) * 1998-03-16 2000-09-05 International Business Machines Corporation Method and apparatus for interconnecting multiple circuit chips
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
WO1999063589A1 (de) 1998-06-02 1999-12-09 Siemens S.A. Pad grid array und verfahren zur herstellung eines derartigen pad grid arrays
US6288451B1 (en) * 1998-06-24 2001-09-11 Vanguard International Semiconductor Corporation Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength
JP3420076B2 (ja) * 1998-08-31 2003-06-23 新光電気工業株式会社 フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造
US6271059B1 (en) * 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
US6426642B1 (en) * 1999-02-16 2002-07-30 Micron Technology, Inc. Insert for seating a microelectronic device having a protrusion and a plurality of raised-contacts
US6835595B1 (en) * 1999-06-15 2004-12-28 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6528349B1 (en) * 1999-10-26 2003-03-04 Georgia Tech Research Corporation Monolithically-fabricated compliant wafer-level package with wafer level reliability and functionality testability
US6563215B1 (en) * 2000-01-10 2003-05-13 Micron Technology, Inc. Silicon carbide interconnect for semiconductor components and method of fabrication
JP3551114B2 (ja) * 2000-02-25 2004-08-04 日本電気株式会社 半導体装置の実装構造およびその方法
JP3752949B2 (ja) * 2000-02-28 2006-03-08 日立化成工業株式会社 配線基板及び半導体装置
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
JP4120133B2 (ja) * 2000-04-28 2008-07-16 沖電気工業株式会社 半導体装置及びその製造方法
US6531784B1 (en) * 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
US6544813B1 (en) * 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US7190080B1 (en) * 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6554813B2 (en) 2000-11-24 2003-04-29 Sca Hygiene Products Ab Absorbent intralabial sanitary protection device
JP3581111B2 (ja) * 2001-05-01 2004-10-27 新光電気工業株式会社 半導体素子の実装基板及び実装構造
TW536795B (en) * 2001-05-30 2003-06-11 Apack Comm Inc Flip chip package of monolithic microwave integrated circuit
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
DE10221646B4 (de) * 2002-05-15 2004-08-26 Infineon Technologies Ag Verfahren zur Verbindung von Schaltungseinrichtungen und entsprechender Verbund von Schaltungseinrichtungen
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
US7087458B2 (en) * 2002-10-30 2006-08-08 Advanpack Solutions Pte. Ltd. Method for fabricating a flip chip package with pillar bump and no flow underfill
DE10318078B4 (de) * 2003-04-17 2007-03-08 Infineon Technologies Ag Verfahren zum Schutz einer Umverdrahtung auf Wafern/Chips
TWI286372B (en) * 2003-08-13 2007-09-01 Phoenix Prec Technology Corp Semiconductor package substrate with protective metal layer on pads formed thereon and method for fabricating the same
US7380338B2 (en) * 2005-06-22 2008-06-03 Gigno Technology Co., Ltd. Circuit board and manufacturing method thereof
JP4353845B2 (ja) * 2004-03-31 2009-10-28 富士通株式会社 半導体装置の製造方法
US7271496B2 (en) * 2005-02-04 2007-09-18 Stats Chippac Ltd. Integrated circuit package-in-package system
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7417245B2 (en) * 2005-11-02 2008-08-26 Infineon Technologies Ag Phase change memory having multilayer thermal insulation
US7394088B2 (en) * 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7538019B2 (en) * 2005-12-12 2009-05-26 Intel Corporation Forming compliant contact pads for semiconductor packages
US7534652B2 (en) * 2005-12-27 2009-05-19 Tessera, Inc. Microelectronic elements with compliant terminal mountings and methods for making the same
US20070210433A1 (en) * 2006-03-08 2007-09-13 Rajesh Subraya Integrated device having a plurality of chip arrangements and method for producing the same
US7443037B2 (en) * 2006-04-01 2008-10-28 Stats Chippac Ltd. Stacked integrated circuit package system with connection protection
JP5259095B2 (ja) * 2006-06-19 2013-08-07 新光電気工業株式会社 半導体装置
US7745942B2 (en) * 2006-06-21 2010-06-29 Micron Technology, Inc. Die package and probe card structures and fabrication methods
US7425758B2 (en) * 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
US7935568B2 (en) * 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
US7749886B2 (en) * 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US7605477B2 (en) * 2007-01-25 2009-10-20 Raytheon Company Stacked integrated circuit assembly
US7928582B2 (en) * 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473691A (zh) * 2010-05-28 2012-05-23 华为技术有限公司 具有芯片和载体的设置结构

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