CN101562155B - 发光装置及其制造方法 - Google Patents

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Abstract

本发明名称为发光装置及其制造方法。所公开的发明的薄膜晶体管的制造方法包括如下步骤：按顺序层叠第一导电膜、第一绝缘膜、半导体膜、杂质半导体膜及第二导电膜(薄膜叠层体)；通过第一蚀刻使所述第一导电膜露出并至少形成所述薄膜叠层体的图案；通过第二蚀刻形成第一导电膜的图案。其中，以第一导电膜受到侧面蚀刻的条件进行所述第二蚀刻。另外，可以在形成上述图案之后，利用起因于图案的凹凸选择性地形成EL层。

Description

发光装置及其制造方法
技术领域
在技术领域上，本发明涉及一种包括薄膜晶体管的发光装置的制造方法。尤其是涉及一种以EL显示装置为代表的发光装置。
背景技术
近年来，由形成在玻璃衬底等的具有绝缘表面的衬底上的厚度为几十nm至几百nm左右的半导体薄膜构成的薄膜晶体管引人注目。薄膜晶体管广泛地应用于电子器件诸如集成电路(IC)或电光装置等。尤其是正在加紧对作为以液晶显示装置或EL(电致发光)显示装置等为代表的图像显示装置的开关元件的薄膜晶体管进行开发。
在有源矩阵型EL显示装置中，在设置在被选择的像素中的发光元件的一方电极和与该电极一起夹着EL层(包括发光层)的另一方电极之间施加电压，从而在EL层中产生电流而使发光层发光。该发光被观察者识别为显示图案。在此，有源矩阵型EL显示装置是指一种EL显示装置，其中采用通过利用开关元件使配置为矩阵状的像素驱动，而在屏幕上形成显示图案的方式。
上述那样的有源矩阵型EL显示装置的用途不断扩大，并且对于屏幕尺寸的大型化、高清晰化及高开口率化等的要求越来越高。此外，有源矩阵型EL显示装置在被要求具有高可靠性的同时，还被要求高生产率及低生产成本等。而作为提高生产率并降低生产成本的方法之一，可以举出制造步骤的简化。
在有源矩阵型EL显示装置中，主要将薄膜晶体管用作开关元件。为了简化薄膜晶体管的制造步骤，减少用于光刻的光掩模的数目是有效的。例如，若是增加一个光掩模，则需要如下步骤：抗蚀剂涂敷、预烘干、曝光、显影、后烘干等的步骤、以及在其前后的步骤中的膜的形成、蚀刻步骤、以及抗蚀剂的剥离、清洗及干燥步骤等。因此，若是增加一个用于制造步骤的光掩模，则使步骤数目大幅度地增加。如此，由于根据光掩模的数目，步骤被大幅度地简化或复杂化，所以为减少制造步骤中的光掩模的数目，进行了大量的技术开发。
薄膜晶体管大致划分为沟道形成区设置于栅电极的下层的顶栅型和沟道形成区设置于栅电极的上层的底栅型。这里，已知在着眼于使用光掩模的数目的情况下，与顶栅型薄膜晶体管相比底栅型薄膜晶体管更为有利。一般地，可以利用三个光掩模制造底栅型薄膜晶体管。
用来减少光掩模数目的现有技术主要采用复杂的技术如背面曝光、抗蚀剂回流或剥离法(lift-off method)并需要特殊的装置。因利用这种复杂的技术会导致各种问题，因此有成品率降低等的忧虑。另外，还在很多情况下不得不牺牲薄膜晶体管的电特性。
作为薄膜晶体管的制造步骤中的用来减少光掩模数目的典型方法，使用多级灰度掩模(被称为半色调掩模或灰色调掩模的掩模)的技术被广泛地周知。作为使用多级灰度掩模减少制造步骤的技术，例如可以举出专利文献1。
[专利文献1]日本专利申请公开2003-179069号公报
当通过上述技术使用多级灰度掩模制造显示装置时，至少需要两个多级灰度掩模和一个通常的光掩模。再者，在这种情况下，由于在显示装置的透明导电膜上设置金属膜(第二金属膜)并通过干蚀刻去除该金属膜，因此对透明导电膜中造成损伤，并且使透明导电膜的透过率降低。或者因透明导电膜上存在没有被蚀刻的金属膜而使透过率降低。
通过上述技术，虽然当对栅电极层进行构图时不再另外需要光掩模，但由于其他步骤需要光掩模，因此还是不能减少光掩模的数目。
发明内容
于是，本说明书等(至少包括说明书、专利权利要求以及附图)中所公开的发明的目的之一在于：简化薄膜晶体管的制造步骤，以及简化诸如EL显示装置等的发光装置的制造方法。此外，所公开的发明的目的之一还在于：提供一种有效地利用了上述制造方法的特征的发光装置的制造方法。
所公开的发明的薄膜晶体管的制造方法包括如下步骤：按顺序层叠形成第一导电膜、第一绝缘膜、半导体膜、杂质半导体膜及第二导电膜(薄膜叠层体)；通过第一蚀刻使所述第一导电膜露出并至少形成所述薄膜叠层体的图案；以及通过第二蚀刻形成第一导电膜的图案。其中，以第一导电膜受到侧面蚀刻的条件进行所述第二蚀刻。由此，可以使通过第一蚀刻形成的图案(由第一绝缘膜、半导体膜、杂质半导体膜以及第二导电膜构成的图案)与通过第二蚀刻形成的图案(由第一导电膜构成的图案)不同。另外，可以在形成上述图案之后，利用起因于图案的凹凸选择性地形成EL层。
这里，由于第二蚀刻包括有第一导电膜的侧面蚀刻，所以通过第二蚀刻，第一导电膜比所述形成有图案的薄膜叠层体更向内侧缩退。由此，进行第二蚀刻后的第一导电膜的侧面的位置会比形成有图案的薄膜叠层体的侧面更为内侧。再者，形成有图案的第一导电膜的侧面与形成有图案的薄膜叠层体的侧面的间距大致一致。
注意，作为第一蚀刻可以采用干蚀刻或湿蚀刻的任一种。但是，优选通过各向异性高的蚀刻法(物理蚀刻)进行第一蚀刻。作为第一蚀刻，通过采用各向异性高的蚀刻法，可以提高图案的加工精度。注意，在采用干蚀刻进行第一蚀刻的情况下，可以以一个步骤进行第一蚀刻。但是，在采用湿蚀刻进行第一蚀刻的情况下，以多个步骤进行第一蚀刻。因此，优选采用干蚀刻进行第一蚀刻。
此外，作为第二蚀刻可以采用干蚀刻或湿蚀刻的任一种。但是，优选采用主要为各向同性蚀刻的蚀刻法(化学蚀刻)。通过采用主要为各向同性蚀刻的蚀刻法(化学蚀刻)进行第二蚀刻，可以对第一导电膜进行侧面蚀刻。因此，优选采用湿蚀刻进行第二蚀刻。
注意，第一导电膜的图案例如是指形成栅电极、栅极布线以及电容电极、电容布线的金属布线的俯视布局。以下示出更为具体的方式之一。
所公开的发明的方式之一是一种包括薄膜晶体管的发光装置的制造方法，其中，通过侧面蚀刻形成栅电极层，使用具有凹部的抗蚀剂掩模形成设置在所述栅电极层的上层的源电极及漏电极层。
作为所公开的发明的另一方式，一种发光装置的制造方法，包括如下步骤：在绝缘表面上形成第一导电膜；在所述第一导电膜上形成第一绝缘膜；在所述第一绝缘膜上形成半导体膜；在所述半导体膜上形成杂质半导体膜；在所述杂质半导体膜上形成第二导电膜；在所述第二导电膜上形成第一抗蚀剂掩模；使用所述第一抗蚀剂掩模对所述第一导电膜、所述第一绝缘膜、所述半导体膜、所述杂质半导体膜及所述第二导电膜进行第一蚀刻，以使所述第一导电膜露出；对所述第一导电膜的一部分进行第二蚀刻来形成栅电极层，以使所述栅电极层的宽度小于所述第一绝缘膜的宽度；在所述第二蚀刻之后去除所述第一抗蚀剂掩模；在去除所述第一抗蚀剂掩模之后形成第二抗蚀剂掩模；使用所述第二抗蚀剂掩模对所述第二导电膜、所述杂质半导体膜及所述半导体膜的一部分进行第三蚀刻来形成源电极层及漏电极层、源区层及漏区层和半导体层；去除所述第二抗蚀剂掩模；在去除所述第二抗蚀剂掩模之后，覆盖所述源电极层及所述漏电极层、所述源区层及所述漏区层和所述半导体层地形成第二绝缘膜；在所述第二绝缘膜中形成第一开口部；选择性地形成通过所述第二绝缘膜中的所述第一开口部与所述源电极层及所述漏电极层中的一方电连接的第一像素电极层；覆盖所述第二绝缘膜以及所述第一像素电极层地形成第三绝缘膜；将所述第三绝缘膜的与所述第一像素电极层重叠的部分去除以形成第二开口部；以及在所述第二开口部的所述第一像素电极层上选择性地形成EL层，其中所述第三绝缘膜包括比所述第二导电膜离所述绝缘表面近且包括所述第二开口部的部分。
作为所公开的发明的另一方式，一种发光装置的制造方法，包括如下步骤：在绝缘表面上形成第一导电膜；在所述第一导电膜上形成第一绝缘膜；在所述第一绝缘膜上形成半导体膜；在所述半导体膜上形成杂质半导体膜；在所述杂质半导体膜上形成第二导电膜；在所述第二导电膜上形成具有凹部的第一抗蚀剂掩模；使用所述第一抗蚀剂掩模对所述第一绝缘膜、所述半导体膜、所述杂质半导体膜及所述第二导电膜进行第一蚀刻，以使所述第一导电膜露出；对所述第一导电膜的一部分进行第二蚀刻来形成栅电极层，以使所述栅电极层的宽度小于所述第一绝缘膜的宽度；使所述第一抗蚀剂掩模缩退，来使所述第二导电膜的与所述第一抗蚀剂掩模的所述凹部重叠的部分露出，以形成第二抗蚀剂掩模；使用所述第二抗蚀剂掩模对所述第二导电膜、所述杂质半导体膜及所述半导体膜的一部分进行第三蚀刻来形成源电极层及漏电极层、源区层及漏区层和半导体层；去除所述第二抗蚀剂掩模；在去除所述第二抗蚀剂掩模之后，覆盖所述源电极层及所述漏电极层、所述源区层及所述漏区层和所述半导体层地形成第二绝缘膜；在所述第二绝缘膜中形成第一开口部；选择性地形成通过所述第二绝缘膜中的所述第一开口部电连接到所述源电极层及所述漏电极层中的一方的第一像素电极层；覆盖所述第二绝缘膜以及所述第一像素电极层地形成第三绝缘膜；将所述第三绝缘膜的与所述第一像素电极层重叠的部分去除以形成第二开口部；以及在所述第二开口部的所述第一像素电极层上选择性地形成EL层，其中所述第三绝缘膜包括比所述第二导电膜离所述绝缘表面近并包括所述第二开口部的部分。
在上述方式中，作为具有凹部的抗蚀剂掩模，可以使用多级灰度掩模形成。
此外，在上述方式中，优选采用印刷法或喷墨法选择性地形成EL层。
另外，可以通过上述侧面蚀刻，在离通过上述第一蚀刻由上述第一绝缘膜形成的图案的侧面有预定距离的内侧，形成具有侧面的栅电极层。此外，优选采用干蚀刻进行第一蚀刻，并采用湿蚀刻进行第二蚀刻。这是因为采用第一蚀刻的加工优选高精度地进行，而采用第二蚀刻的加工需要进行侧面蚀刻的缘故。
可以通过上述制造方法制造发光装置。此外，可以使用发光装置制造各种各样的电子设备。
注意，在本说明书中，“腐蚀”(corrosion)是指非意愿性的蚀刻。就是说，优选在尽量不发生“腐蚀”的条件下进行蚀刻。
注意，在本说明书中，“栅极布线”是指连接到薄膜晶体管的栅电极的布线。栅极布线由栅电极层形成。此外，栅极布线有时被称为扫描线。
此外，在本说明书中，“源极布线”是指连接到薄膜晶体管的源电极及漏电极的布线。源极布线由源电极及漏电极层形成。另外，源极布线有时被称为信号线。
另外，在本说明书中，“电源线”是指连接到电源并被保持为一定电位的布线。
可以通过所公开的发明的方式之一大幅度地减少薄膜晶体管的制造步骤数目。就是说，可以简化发光装置的制造步骤。另外，在以光掩模的数目的减少为目的的现有技术中，不得不牺牲电特性的情况不少。但是，通过所公开的发明的方式之一，可以在维持薄膜晶体管的电特性的同时大幅度地减少薄膜晶体管的制造步骤数目。就是说，可以低成本制造具有高性能的发光装置。
此外，可以大幅度地减少薄膜晶体管的制造步骤数目，而无须经过背面曝光、抗蚀剂回流(resist reflow)以及剥离法(lift-off method)等的复杂的步骤。因此，与使用上述复杂的步骤的情况相比可以实现成品率的提高。
注意，根据所公开的制造方法制造的薄膜晶体管具有接触于栅电极层端部的空洞，因此在栅电极和漏电极之间产生的泄漏电流小。此外，通过设置空洞，可以使栅电极端部附近低介电常数化(low-k化)。
另外，根据上述公开的薄膜晶体管的制造方法，可以使用一个光掩模制造薄膜晶体管，因此可以防止在进行光掩模的位置对准时发生偏离。
此外，通过采用印刷法、喷墨法等选择性地形成EL层，可以利用起因于薄膜晶体管等的凹凸(例如，源极布线的凹凸)分别地形成EL层，所以EL层的形成精度得到提高。就是说，无须采用特殊的结构就可以提高EL层的形成精度并使发光装置的制造效率提高。
附图说明
图1是说明显示装置的像素电路的一例的图；
图2是说明薄膜晶体管及显示装置的制造方法的一例的图；
图3是说明薄膜晶体管及显示装置的制造方法的一例的图；
图4是说明薄膜晶体管及显示装置的制造方法的一例的图；
图5是说明薄膜晶体管及显示装置的制造方法的一例的图；
图6是说明薄膜晶体管及显示装置的制造方法的一例的图；
图7A至7C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图8A至8C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图9A至9C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图10A至10C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图11A至11C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图12A至12C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图13A至13C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图14A至14C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图15A至15C是说明薄膜晶体管及显示装置的制造方法的一例的图；
图16A-1，16A-2，16B-1，以及16B-2是说明多级灰度掩模的图；
图17是说明有源矩阵衬底的连接部的图；
图18是说明有源矩阵衬底的连接部的图；
图19A至19C是说明有源矩阵衬底的连接部的图；
图20A和20B是说明应用显示装置的电子设备的立体图；
图21是说明应用显示装置的电子设备的图；
图22A至22C是说明应用显示装置的电子设备的图。
本发明的选择图是图6。
具体实施方式
下面，关于实施方式参照附图给予说明。但是，在本说明书中所公开的发明不局限于以下所示的实施方式中所记载的内容，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式及详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。另外，不同的实施方式的结构可以通过适当地组合而实施。注意，在以下说明的发明的结构中，使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示相同的部分之际，有时使用相同的阴影线而并不附加附图标记。另外，为简单起见，一部分的结构有时不在俯视图中表示出。
实施方式1
在本实施方式中，参照图1至图19C对薄膜晶体管的制造方法及作为发光装置的一例将该薄膜晶体管配置为矩阵状的EL显示装置的制造方法进行说明。
作为将薄膜晶体管用作开关元件的EL显示装置(有源矩阵型EL显示装置)的像素电路，已研究出各种类型。在本实施方式中，将简单的像素电路的一例示出于图1，并且对应用该像素电路的像素结构的制造方法进行说明。
在图1所示的EL显示装置的像素结构中，像素21包括第一晶体管11、第二晶体管12、第三晶体管13、电容元件14及发光元件15。第一至第三晶体管是n型晶体管。第一晶体管11的栅电极连接到栅极布线16，源电极及漏电极的一方(为第一电极)连接到源极布线18，源电极及漏电极的另一方(为第二电极)连接到第二晶体管12的栅电极及电容元件14的一方电极(为第一电极)。电容元件14的另一方电极(为第二电极)连接到第二晶体管12的源电极及漏电极的一方(为第一电极)、第三晶体管13的源电极及漏电极的一方(为第一电极)、及发光元件15的一方电极(为第一电极)。第二晶体管12的源电极及漏电极的另一方(为第二电极)连接到第二电源线19。第三晶体管13的源电极及漏电极的另一方(为第二电极)连接到第一电源线17，栅电极连接到栅极布线16。发光元件15的另一方电极(为第二电极)连接到共同电极20。注意，第一电源线17的电位和第二电源线19的电位互不相同。
对于像素21的工作进行说明。当第三晶体管13根据栅极布线16的信号导通时，第二晶体管12的第一电极、发光元件15的第一电极及电容元件14的第二电极的电位相等于第一电源线17的电位(V17)。在此，由于第一电源线17的电位为一定，所以第二晶体管12的第一电极等的电位为一定(V17)。
当第一晶体管11被栅极布线16的信号选择而导通时，来自源极布线18的信号的电位(V18)通过第一晶体管11输入到第二晶体管12的栅电极。此时，若是第二电源线19的电位(V19)高于第一电源线17的电位，则Vgs＝V18-V17。而且，若是Vgs大于第二晶体管12的阈值电压，则第二晶体管12导通。
注意，当使第二晶体管12工作在线性区中之际，可以采用通过改变源极布线18的电位(V18)(例如为二进制值)，来控制第二晶体管12的导通和截止的结构。此外，当使第二晶体管12工作在饱和区中之际，可以采用通过改变源极布线18的电位(V18)，来控制流过在发光元件15中的电流量的结构。
当然，根据所公开的发明的一个方式的结构不应该被解释为仅限定于上述结构，而既可以在使第二晶体管12工作在线性区中时采用控制电流量的结构，也可以在使第二晶体管12工作在采用饱和区中时采用导通和截止的结构。
通过控制第二晶体管12的导通和截止，可以控制发光元件15的发光状态和不发光状态。这种驱动方法例如可以用于数字时间灰度级驱动。数字时间灰度级驱动是如下一种驱动方法：将一个帧周期分割为多个子帧周期，并且在各子帧周期中控制发光元件15的发光状态和不发光状态。
当使用第二晶体管12控制流过发光元件15的电流量时，可以控制发光元件的亮度。
接着，下面对于应用图1所示的像素电路的像素结构和其制造方法进行说明。
注意，图2至图6示出根据本实施方式的薄膜晶体管的俯视图。图6是直到形成像素电极的完成图。图7A至7C、图8A至8C、图9A至9C是沿着图2至图6所示的A-A′的截面图。图10A至10C、图11A至11C、图12A至12C是沿着图2至图6所示的B-B′的截面图。图13A至13C、图14A至14C、图15A至15C是沿着图2至图6所示的C-C′的截面图。
首先，在衬底100上形成第一导电膜102、第一绝缘膜104、半导体膜106、杂质半导体膜108及第二导电膜110。这些膜可以是单层或层叠多个膜而成的叠层膜。
衬底100是具有绝缘表面的衬底。当将所公开的发明应用于显示装置时，作为衬底100优选使用如玻璃衬底或石英衬底等的具有透光性的衬底。在本实施方式中，使用玻璃衬底作为衬底100。
可以使用导电材料形成第一导电膜102。例如，可以使用钛、钼、铬、钽、钨、铝、铜、钕、铌或钪等的金属材料或以上述材料为主要成分的合金材料等的导电材料。但是，第一导电膜102需要有可耐受后面步骤(第一绝缘膜104的形成等)程度的耐热性，并需要选择在后面步骤(第二导电膜110的蚀刻等)中不易被腐蚀的材料。在满足上述条件的情况下，第一导电膜102不局限于特定的材料。
注意，例如可以通过溅射法或CVD法(包括热CVD法或等离子体CVD法等)等形成第一导电膜102。但是，不局限于特定的方法。
第一绝缘膜104用作栅极绝缘膜，可以使用绝缘材料形成。例如，可以使用硅的氧化膜、氮化膜、氧氮化膜或氮氧化膜等。但是，第一绝缘膜104与第一导电膜102同样地需要具有一定程度的耐热性，并且还需要选择在后面步骤中不易被腐蚀的材料。在满足上述条件的情况下，第一绝缘膜104不局限于特定的材料。
注意，例如可以通过CVD法(包括热CVD法或等离子体CVD法等)或溅射法等形成第一绝缘膜104，但是形成第一绝缘膜104的方法不局限于特定的方法。
可以使用半导体材料形成半导体膜106。例如，可以使用由硅烷气体形成的非晶硅膜等。但是，与第一导电膜102等同样，半导体膜106需要具有一定程度的耐热性，并还需要选择在后面的步骤中不易被腐蚀的材料。在满足上述条件的情况下，半导体膜106不局限于特定的材料。因此，还可以使用锗等。
注意，例如可以通过CVD法(包括热CVD法或等离子体CVD法等)或溅射法等形成半导体膜106。但是，形成半导体膜106的方法不局限于特定的方法。
半导体膜106可以使用结晶半导体膜和非晶半导体膜的叠层膜。作为结晶半导体膜，可以使用多晶半导体膜或微晶半导体膜等。
多晶半导体膜是指包括其粒径大于100nm的晶粒的半导体，例如通过热晶化法或激光晶化法形成。在此，热晶化法是在衬底上形成非晶半导体膜，通过加热该衬底来使该非晶半导体晶化的晶化法。此外，激光晶化法是指在衬底上形成非晶半导体膜，通过对该非晶半导体膜直接照射激光来使非晶半导体晶化的晶化法。或者，也可以采用添加镍等的晶化促进元素(element for promoting crystallization)进行晶化的晶化法。在添加晶化促進元素进行晶化的情况下，优选对该半导体膜照射激光。
微晶半导体是指包括其粒径大致为2nm以上且100nm以下的晶粒的半导体。作为微晶半导体的形成方法，采用如下方法等，即可：形成晶核并使它成长的方法；形成非晶半导体膜并接触于该非晶半导体膜地形成绝缘膜和金属膜，并且利用通过对该金属膜照射激光产生在其中的热来使非晶半导体晶化的方法。
作为半导体膜106，通过使用在结晶半导体膜上层叠非晶半导体膜的叠层膜，可以容易地获得EL显示装置的像素电路所具有的晶体管的工作所需要的特性。在此，作为结晶半导体膜，可以应用多晶半导体膜或微晶半导体膜等。
注意，通过在结晶半导体膜上具有非晶半导体膜，可以防止该结晶半导体膜表面的氧化。此外，可以提高耐压性并降低截止电流。
杂质半导体膜108是包含赋予一种导电性的杂质元素的半导体膜，并且它由添加有赋予一种导电性的杂质元素的半导体材料气体等形成。由于在本实施方式中形成n型薄膜晶体管，因此例如使用包含磷化氢(化学式：PH3)的硅烷气体形成包含磷的硅膜。注意，当形成p型薄膜晶体管时，可以例如使用包含乙硼烷(化学式：B2H6)的硅烷气体形成包含硼的硅膜。但是，与第一导电膜102等同样，杂质半导体膜108需要具有一定程度的耐热性，并还需要选择在后面步骤中不易被腐蚀的材料。在满足上述条件的情况下，杂质半导体膜108不局限于特定的材料。注意，对于杂质半导体膜108的结晶性也没有特别的限制。
为了制造n型薄膜晶体管，也可以使用砷等作为要添加的赋予一种导电性的杂质元素，例如，可以通过将砷化氢(化学式：AsH3)以所希望的浓度包含在硅烷气体中来形成包含砷的硅膜。
注意，例如可以通过CVD法(包括热CVD法或等离子体CVD法等)等形成杂质半导体膜108。但是，杂质半导体膜108的形成方法不局限于特定的方法。
第二导电膜110由导电材料(作为第一导电膜102举出的材料等)形成，该导电材料是与第一导电膜102不同的材料。在此，“不同的材料”是指主要成分不同的材料。具体而言，选择不容易由于后面的第二蚀刻而被蚀刻的材料，即可。此外，与第一导电膜102等同样，第二导电膜110需要具有一定程度的耐热性，并还需要选择在后面步骤中不易受到腐蚀的材料。因此，在满足上述条件的情况下，第二导电膜110不局限于特定的材料。
注意，例如可以通过溅射法或CVD法(包括热CVD法或等离子体CVD法等)等形成第二导电膜110。但是，形成第二导电膜110的方法不局限于特定的方法。
接着，在第二导电膜110上形成第一抗蚀剂掩模112(参照图7A、图10A、图13A)。第一抗蚀剂掩模112是具有凹部或凸部的抗蚀剂掩模。换言之，第一抗蚀剂掩模112是由厚度不同的多个区域(在此为两个区域)构成的抗蚀剂掩模。在第一抗蚀剂掩模112中，将厚的区域称为第一抗蚀剂掩模112的凸部，而将薄的区域称为第一抗蚀剂掩模112的凹部。
在第一抗蚀剂掩模112中，在形成源电极及漏电极层的区域中形成有凸部，并且在没有源电极及漏电极层且半导体层露出的区域中形成有凹部。
可以使用多级灰度掩模形成第一抗蚀剂掩模112。在此，以下对于多级灰度掩模参照图16A-1、16A-2和16B-1、16B-2进行说明。
多级灰度掩模是能够以多阶段的光量进行曝光的掩模，典型的是指以曝光区域、半曝光区域及未曝光区域的三个阶段的光量进行曝光的掩模。通过使用多级灰度掩模，可以以一次曝光及显影步骤形成具有多种(典型的是两种)厚度的抗蚀剂掩模。因此，通过使用多级灰度掩模，可以减少光掩模的数目。
图16A-1及图16B-1是典型的多级灰度掩模的截面图。图16A-1示出灰色调掩模140，并且图16B-1示出半色调掩模145。
图16A-1所示的灰色调掩模140由在具有透光性的衬底141上使用遮光膜形成的遮光部142以及使用遮光膜的图案设置的槽缝部143构成。
槽缝部143通过具有以用于曝光的光的分辨率限度以下的间隔设置的槽缝(包括点或网眼等)，控制光透过量。注意，设置在槽缝部143的槽缝可以具有周期性或非周期性。
作为具有透光性的衬底141，可以使用以石英等为材料的衬底。构成遮光部142及槽缝部143的遮光膜使用金属材料形成即可，优选使用铬或氧化铬等形成。
在对灰色调掩模140照射用于曝光的光的情况下，如图16A-2所示，重叠于遮光部142的区域中的透光率为0％，并且不设置有遮光部142以及槽缝部143的区域中的透光率为100％。此外，槽缝部143中的透光率大致为10％至70％的范围内，并且根据槽缝的间隔等可以调整该透光率。
图16B-1所示的半色调掩模145由在具有透光性的衬底146上使用半透光膜形成的半透光部147以及使用遮光膜形成的遮光部148构成。
半透光部147可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等的材料形成。遮光部148使用与灰色调掩模的遮光膜同样的金属材料形成即可，优选使用铬或氧化铬等形成。
在对半色调掩模145照射用于曝光的光的情况下，如图16B-2所示，重叠于遮光部148的区域中的透光率为0％，并且不设置有遮光部148以及半透光部147的区域中的透光率为100％。此外，半透光部147中的透光率大致为10％至70％的范围内，并且根据使用的材料或其膜厚度等可以调整该透光率。
通过使用多级灰度掩模进行曝光和显影，可以形成具有膜厚度不同的区域的第一抗蚀剂掩模112。
但是，所公开的发明的方式之一不局限于使用多级灰度掩模。
接着，使用第一抗蚀剂掩模112进行第一蚀刻。也就是，通过蚀刻对第一绝缘膜104、半导体膜106、杂质半导体膜108及第二导电膜110进行构图，来形成薄膜叠层体114(参照图2、图7B、图10B、图13B)。此时，优选至少使第一导电膜102的一部分露出。在本说明书中将该蚀刻步骤称为第一蚀刻。作为第一蚀刻，可以采用干蚀刻或湿蚀刻，优选采用具有高各向异性的蚀刻法(物理蚀刻)而进行。通过采用具有高各向异性的蚀刻法进行第一蚀刻，可以提高图案的加工精度。注意，在采用干蚀刻进行第一蚀刻的情况下，可以一个步骤进行，但是在采用湿蚀刻进行第一蚀刻的情况下，以多个步骤进行第一蚀刻。因此，作为第一蚀刻，优选采用干蚀刻。
接着，使用第一抗蚀剂掩模112进行第二蚀刻。也就是，通过蚀刻对第一导电膜102进行构图来形成栅电极层116(参照图3、图7C、图10C、图13C)。在本说明书中，将该蚀刻步骤称为第二蚀刻。
注意，栅电极层116构成栅极布线、晶体管所具有的栅电极以及电容元件所具有的一个电极。在表示为栅电极层116A的情况下，是指构成栅极布线、第一晶体管11所具有的栅电极及第三晶体管13所具有的栅电极的栅电极层。在表示为栅电极层116B的情况下，是指构成第二晶体管12所具有的栅电极及电容元件14所具有的一个电极的栅电极层，并且在表示为栅电极层116A的情况下，是指构成支撑部的栅电极层。而且，将它们总称为栅电极层116。
以如下蚀刻条件进行第二蚀刻，即由第一导电膜102形成的栅电极层116的侧面形成在薄膜叠层体114的侧面的内侧。换言之，以栅电极层116的侧面与薄膜叠层体114的底面接触地形成的方式进行蚀刻(以在A-A′截面中栅电极层116的宽度小于薄膜叠层体114的宽度的方式进行蚀刻)。也可以说栅电极层116的侧面形成在被构图的第一绝缘膜104(即栅极绝缘层)等的侧面的内侧。再者，以对第二导电膜110的蚀刻速度小，且对第一导电膜102的蚀刻速度大的条件进行蚀刻。换言之，以第一导电膜102的蚀刻选择比大于第二导电膜110的条件进行蚀刻。通过以这种条件进行第二蚀刻，可以形成栅电极层116。
第二蚀刻可以采用干蚀刻或湿蚀刻，优选采用以各向同性蚀刻为主的蚀刻法(化学蚀刻)进行蚀刻。通过应用以各向同性蚀刻为主的蚀刻法进行第二蚀刻，可以对第一导电膜进行侧面蚀刻。就是说，优选采用湿蚀刻进行第二蚀刻。
注意，对于栅电极层116的侧面形状没有特别的限制。例如，也可以是锥形状。栅电极层116的侧面形状取决于用于第二蚀刻的药液等的条件。
在此，“对第二导电膜110的蚀刻速度小，且对第一导电膜102的蚀刻速度大的条件”或者“第一导电膜102的蚀刻选择比大于第二导电膜110的条件”是指满足以下第一必要条件和第二必要条件的条件。
第一必要条件是指栅电极层116残留在所需要的部分。需要栅电极层116的部分是指图3至图6中的以虚线表示的区域。换言之，在第二蚀刻之后，栅电极层116需要以能够构成栅极布线、栅电极、电容布线所具有的一个电极以及支撑部等的方式残留。为了使栅电极层构成栅极布线及电容布线，需要以不使这些布线断开的方式进行第二蚀刻。优选的是，如图3以及图7A至7C所示，在离薄膜叠层体114的侧面具有间隔d1的内侧形成栅电极层116的侧面。注意，实施者可以根据布局适当地设定间隔d1。
第二必要条件是指由栅电极层116构成的栅极布线及电容布线的宽度d3和由源电极及漏电极层120构成的源极布线及电源线的最小宽度d2为适当的值(参照图6)。这是因为如下缘故：当通过第二蚀刻源电极及漏电极层120被蚀刻时，源极布线及电源线的最小宽度d2缩小，并且源极布线及电源线的电流密度成为过大，因此电特性降低。由此，以第一导电膜102的蚀刻速度不成为过大且第二导电膜110的蚀刻速度尽量小的条件进行第二蚀刻。
此外，要增大源极布线及电源线的最小宽度d2是很困难的。这是因为如下缘故：源极布线及电源线的最小宽度d2取决于与源极布线及电源线重叠的半导体层的最小宽度d4，为了增大源极布线及电源线的最小宽度d2需要增大半导体层的最小宽度d4，由此不容易使相邻的栅极布线与电容布线彼此绝缘。在所公开的发明的方式之一中，使半导体层的最小宽度d4小于所述间隔d1的大致两倍。换言之，使间隔d1大于半导体层的最小宽度d4的大致一半。
注意，在为使栅极电极层绝缘而需要的部分适当地设置以与源极布线及电源线重叠的半导体层的宽度为最小宽度d4的部分，即可。通过第二蚀刻，可以形成栅电极层116不残留在与半导体层的宽度为d4的部分重叠的部分的图案。
注意，优选将由源电极及漏电极层形成的连接于像素电极层的部分的电极宽度设定为源极布线及电源线的最小宽度d2。
如上所述，在所公开的发明的方式之一中，非常重要的是以包括侧面蚀刻的条件进行第二蚀刻。这是因为如下缘故：通过使第二蚀刻包括对第一导电膜102的侧面蚀刻，可以形成图案，以不仅实现所希望的由栅电极层116构成的相邻的栅极布线之间的连接，而且实现所希望的像素电路中的元件的连接。
在此，侧面蚀刻是指如下蚀刻，即不仅在被蚀刻膜的厚度方向(垂直于衬底面的方向或垂直于被蚀刻膜的基底膜的面的方向)上，还在垂直于厚度方向的方向(平行于衬底面的方向或平行于被蚀刻膜的基底膜的面方向)上削去被蚀刻膜。受到侧面蚀刻的被蚀刻膜的端部被形成为根据对于被蚀刻膜的蚀刻气体或用于蚀刻的药液的蚀刻速度而成为各种形状，但是在很多情况下端部被形成为具有曲面。
注意，如图3所示的栅电极层116C用作支撑薄膜叠层体114的支撑部。通过具有支撑部，可以防止形成在栅电极层上方的栅极绝缘膜等的剥离。再者，通过设置支撑部，可以防止利用第二蚀刻接触于栅电极层116地形成的空洞的区域多余地扩大。注意，通过设置支撑部，可以防止薄膜叠层体114因其自重受到破坏或破损，因此是优选的。但是，所公开的发明的方式之一不局限于具有支撑部的方式而还可以不设置支撑部。
如上所述，优选采用湿蚀刻进行第二蚀刻。
在采用湿蚀刻进行第二蚀刻的情况下，将铝或钼用作第一导电膜102，形成钛或钨作为第二导电膜110，并且将包含硝酸、醋酸及磷酸的药液用于蚀刻，即可。或者，形成钼作为第一导电膜102，形成钛、铝或钨作为第二导电膜110，并且将包含过氧化氢溶液的药液用于蚀刻，即可。
在采用湿蚀刻进行第二蚀刻的情况下，最优选的是，形成在添加有钕的铝上形成钼的叠层膜作为第一导电膜102，形成钨作为第二导电膜110，并且将包含2％的硝酸、10％的醋酸、72％的磷酸的药液用于蚀刻。通过使用具有这样的组成比的药液，第一导电膜102被蚀刻而不蚀刻第二导电膜110。注意，添加到第一导电膜102的钕是为了实现铝的低电阻化和小丘的防止而添加的。
注意，俯视的栅电极层116具有角部(例如，角部151)(参照图3)。这是因为如下缘故：由于形成栅电极层116的第二蚀刻大致为各向同性，因此栅电极层116的侧面和薄膜叠层体114的侧面的间隔d1被蚀刻为成为大致一致。
接着，使第一抗蚀剂掩模112缩退而使第二导电膜110露出，而形成第二抗蚀剂掩模118。作为使第一抗蚀剂掩模112缩退来形成第二抗蚀剂掩模118的方法，例如可以举出使用氧等离子体的灰化。但是，使第一抗蚀剂掩模112缩退来形成第二抗蚀剂掩模118的方法不局限于此。形成第二抗蚀剂掩模118的区域与第一抗蚀剂掩模112的凸部区域大致一致。注意，在此说明了在第二蚀刻之后形成第二抗蚀剂掩模118的情况，但是所公开的发明的方式之一不局限于此，还可以在形成第二抗蚀剂掩模118之后进行第二蚀刻。
注意，在不将多级灰度掩模用来形成第一抗蚀剂掩模112的情况下，使用不同的光掩模另外形成第二抗蚀剂掩模118，即可。
接着，使用第二抗蚀剂掩模118对薄膜叠层体114中的第二导电膜110进行蚀刻来形成源电极及漏电极层120(参照图4、图8A、图11A、图14A)。在此，选择如下蚀刻条件，即不产生或不容易产生对第二导电膜110以外的膜的腐蚀。特别重要的是，以不产生或不容易产生对栅电极层116的腐蚀的条件进行蚀刻。
注意，源电极及漏电极层120构成源极布线及电源线、连接薄膜晶体管和像素电极的电极、用作存储电容器的电容元件的一方的电极。但是在表示为源电极及漏电极层120A的情况下，是指构成源极布线以及第一晶体管11的源电极及漏电极的一方的电极层。在表示为源电极及漏电极层120B的情况下，是指构成第一电源线的电极层。在表示为源电极及漏电极层120C的情况下，是指构成第一晶体管11的源电极及漏电极的另一方的电极层。在表示为源电极及漏电极层120D的情况下，是指构成第二电源线及第二晶体管12的源电极及漏电极的一方的电极层；在表示为源电极及漏电极层120E的情况下，是指构成第三晶体管13的源电极及漏电极的一方的电极层。在表示为源电极及漏电极层120F的情况下，是指构成电容元件14所具有的一个电极、第二晶体管12的源电极及漏电极的另一方、第三晶体管13的源电极及漏电极的另一方以及将这些电极连接到发光元件的一个电极的电极的电极层。
注意，第二抗蚀剂掩模118A是指重叠于源电极及漏电极层120A的抗蚀剂掩模。第二抗蚀剂掩模118B是指重叠于源电极及漏电极层120B的抗蚀剂掩模。第二抗蚀剂掩模118C是指重叠于源电极及漏电极层120C的抗蚀剂掩模。第二抗蚀剂掩模118D是指重叠于源电极及漏电极层120D的抗蚀剂掩模。第二抗蚀剂掩模118E是指重叠于源电极及漏电极层120E的抗蚀剂掩模。第二抗蚀剂掩模118F是指重叠于源电极及漏电极层120F的抗蚀剂掩模。
注意，作为对薄膜叠层体114中的第二导电膜110的蚀刻，可以采用湿蚀刻或干蚀刻。
接着，对薄膜叠层体114中的杂质半导体膜108及半导体膜106的上部(背沟道部)进行蚀刻来形成源区及漏区122(包括122A至122F)、半导体层124(参照图5、图8B、图11B、图14B)。在此，选择如下蚀刻条件，即不产生或不容易产生对杂质半导体膜108及半导体膜106以外的膜的腐蚀。特别重要的是，以不产生或不容易产生对栅电极层116的腐蚀的条件进行蚀刻。
注意，作为对薄膜叠层体114中的杂质半导体膜108及半导体膜106的上部(背沟道部)的蚀刻，可以采用干蚀刻或湿蚀刻。
然后，去除第二抗蚀剂掩模118，以完成薄膜晶体管(参照图6、图8C、图11C、图14C)。
注意，在本说明书中，将参照上述的图8A及图8B等说明的步骤称为第三蚀刻。第三蚀刻既可以分为多个阶段进行，又可以总括为一个阶段进行。
覆盖如上所述那样形成的薄膜晶体管地形成第二绝缘膜126。第二绝缘膜126可以与第一绝缘膜104同样地形成。
接着，在第二绝缘膜中形成第一开口部128及第二开口部130(参照图6、图9A、图12A、图15A)。将第一开口部128形成为至少到达源电极及漏电极层的表面。将第二开口部130形成为至少到达栅电极层的表面。第一开口部128及第二开口部130的形成方法不局限于特定的方法，而实施者根据第一开口部128的直径等适当地选择，即可。例如，通过采用光刻法进行干蚀刻，可以形成第一开口部128及第二开口部130。
将第一开口部128设置为到达源电极及漏电极层120。如图6所示那样地将多个第一开口部128设置在所需要的部分。将第一开口部128A设置在源电极及漏电极层120C上，将第一开口部128B设置在源电极及漏电极层120B上，并将第一开口部128C设置在源电极及漏电极层120E上。
将第二开口部130设置为到达栅电极层116。也就是，不仅去除第二绝缘膜，而且还去除第一绝缘膜104、半导体层124的所希望的部分而设置第二开口部130。
接着，在第二绝缘膜126上选择性地形成第一像素电极层132(参照图6、图9B、图12B、图15B)。将第一像素电极层132形成为通过第一开口部128和第二开口部130连接到源电极及漏电极层120和栅电极层116。具体而言，将第一像素电极层132形成为通过第一开口部128A连接到源电极及漏电极层120C，通过第一开口部128B连接到源电极及漏电极层120B，通过第一开口部128C连接到源电极及漏电极层120E，并通过第二开口部130连接到栅电极层116B。
由于在本实施方式中像素所具有的薄膜晶体管是n型，因此作为第一像素电极层132优选使用成为阴极的材料。更具体而言，可以使用其功函数小的材料如Ca、Al、CaF、MgAg、AlLi等。
接着，覆盖第一像素电极层132地形成第三绝缘膜134。将第三绝缘膜134形成为具有开口部136并使第一像素电极层132在该开口部中露出(参照图6、图9C、图12C、图15C)。例如，在将第三绝缘膜134与第一绝缘膜104、第二绝缘膜126同样地形成之后，对其进行蚀刻形成开口部136即可。
接着，将EL层138形成为在开口部136中接触于第一像素电极层132。EL层138可以由单层或层叠多个层而构成。EL层138至少包括发光层。
注意，根据用于发光层的发光材料为有机化合物或无机化合物而可以将EL元件大致分类。普遍将前者称为有机EL，而将后者称为无机EL。
在EL元件中，通过对发光元件施加电压，电子及空穴从一对电极注入到包含发光性的有机化合物的层中，而电流流过。并且，发光有机化合物形成激发态，并在该激发态回到基态时发光。由于这样的机理，其有时也被称为电流激发型发光元件。
无机EL根据其元件结构分为分散型无机EL元件和薄膜型无机EL元件。分散型无机EL元件具有将发光材料的粒子分散到粘合剂中的发光层，其发光机制为利用施主能级和受主能级的施主-受主复合型。薄膜型无机EL元件具有以电介质层夹住发光层并且它被电极夹住的结构，其发光机制为利用金属原子的内壳层电子跃迁的局部型。
注意，虽然在此说明作为发光材料使用有机化合物的情况(有机EL元件的情况)，但是所公开的发明的方式之一不局限于此。
接着，覆盖上述EL层138地使用成为阳极的材料形成第二像素电极层139(参照图6、图9C、图12C以及图15C)。第二像素电极层139相当于图1中的共同电极20。可以使用具有透光性的导电材料形成第二像素电极层139。在此，作为具有透光性的导电材料，可以举出氧化铟锡(下面称为ITO)、包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锌或添加有氧化硅的氧化铟锡等。具有透光性的导电材料的膜通过溅射法或CVD法等形成即可，而不局限于特定的方法。
在此，使用ITO作为第二像素电极层139。在开口部136中，通过使第一像素电极层132、EL层138和第二像素电极层139彼此重叠，而形成发光元件。发光元件相当于图1中的发光元件15。然后，优选在第二像素电极层139上形成保护膜，以便防止氧、氢、二氧化碳、水等侵入到发光元件。作为上述保护膜，可以使用氮化硅膜、氮氧化硅膜、DLC膜等。
而且，优选使用保护薄膜(贴合薄膜、紫外线固化树脂薄膜等)或覆盖材料进一步进行封装(封入)，以防止暴露在外部空气。优选使用气密性高且漏气少的材料设置保护薄膜及覆盖材料。
如上所述，可以形成顶部发射结构型EL显示装置的发光元件。注意，所公开的发明的方式之一不局限于上述说明而还可以应用于底面发射结构型EL显示装置或双面发射结构型EL显示装置。在底面发射结构及双面发射结构中，将具有透光性的导电材料用于第一像素电极层132，即可。注意，当使用图1所示的电路构成EL显示装置的像素时，优选将第一像素电极层132用作阳极，而将第二像素电极层139用作阴极。
注意，在此描述了作为发光元件的有机EL元件，但是也可以将无机EL元件用作发光元件。
接着，参照图17、图18、图19A至19C说明通过上述步骤制造的有源矩阵衬底的端子连接部。
图17、图18、图19A至19C是通过上述步骤制造的有源矩阵衬底中的栅极布线一侧的端子连接部及源极布线一侧的端子连接部的俯视图及截面图。
图17是在栅极布线一侧的端子连接部及源极布线一侧的端子连接部中的从像素部延伸的栅极布线及源极布线的俯视图。注意，第一电源线及第二电源线的端子连接部也可以与源极布线的端子连接部同样地构成。
图18示出沿着图17的X-X′的截面图。也就是，图18是栅极布线一侧的端子连接部中的截面图。在图18中，只有栅电极层116露出。端子部连接到该栅电极层116露出的区域。
图19A至19C示出沿着图17的Y-Y′的截面图。也就是，图19A至19C示出源极布线一侧的端子连接部中的截面图。在图19A至19C的Y-Y′中，栅电极层116和源电极及漏电极层120通过第一像素电极层132(至少与第一像素电极层132A、第一像素电极层132B或第一像素电极层132C相同的层)连接。图19A至19C示出栅电极层116和源电极及漏电极层120的各种连接方式。至于根据所公开的发明的显示装置的端子连接部，可以采用这些连接方式中的任何一种或图19A至19C所示的方式之外的连接方式。通过使源电极及漏电极层120连接到栅电极层116，可以使端子的连接部的高度大致相等。
注意，开口部的数目不局限于图19A至19C所示的开口部的数目，既可以对于一个端子设置一个开口部，又可以对于一个端子设置多个开口部。通过对于一个端子设置多个开口部，即使因为形成开口部的蚀刻步骤不充分等的理由，而不能获得优质的开口部，也可以利用其他开口部实现电连接。再者，当顺利地使所有开口部开口时，也可以扩大接触面积，因此可以减少接触电阻，所以是优选的。
在图19A中，通过蚀刻等去除第二绝缘膜126及第三绝缘膜134的端部，使栅电极层116和源电极及漏电极层120露出，并且通过在该露出的区域中设置第一像素电极层132(至少与第一像素电极层132C相同的层)，实现电连接。图17所示的俯视图相当于图19A的俯视图。
注意，可以与形成第一开口部128及第二开口部130同样地形成栅电极层116和源电极及漏电极层120的露出区域。
在图19B中，通过在第二绝缘膜126中设置开口部，使栅电极层116和源电极及漏电极层120露出。并通过在该露出的区域中形成第一像素电极层132(至少与第一像素电极层132C相同的层)，实现电连接。另外，覆盖第一像素电极层132地形成有第三绝缘膜134，并且通过蚀刻等去除其端部。
另外，上述开口部的形成可以与第一开口部128的形成同样地进行。
在图19C中，通过在第二绝缘膜126中设置开口部，使栅电极层116和源电极及漏电极层120露出。并通过在该露出的区域中形成第一像素电极层132(至少与第一像素电极层132C相同的层)，实现电连接。这里，与图19A及19B同样地，第二绝缘膜126以及第三绝缘膜134的端部通过蚀刻等被去除，但是该区域被用作端子的连接部。
注意，可以与形成第一开口部128及第二开口部130同样地形成上述开口部及栅电极层116的露出区域。
FPC(柔性印刷电路)连接到端子部的输入端子(图19A至19C中的栅电极层116的露出区域)。在FPC中在有机树脂薄膜如聚酰亚胺等上形成有由导电膜构成的布线，并且FPC通过各向异性导电膏剂(下面，称为ACP)连接到输入端子。ACP由用作粘合剂的膏剂和具有涂镀有金等的直径为几十μm至几百μm的导电表面的粒子构成。通过混入在膏剂中的粒子接触于输入端子上的导电层和连接到形成在FPC中的布线的端子，可以实现电连接。
如上所述，可以制造EL显示装置。
通过所公开的发明的方式之一，可以大幅度地减少薄膜晶体管的制造步骤数目。就是说，可以简化EL显示装置的制造步骤。另外，通过所公开的发明的方式之一，可以在维持薄膜晶体管的电特性的同时大幅度地减少薄膜晶体管的制造步骤数目。就是说，可以低成本制造具有高性能的发光装置。
另外，可以大幅度地减少薄膜晶体管的制造步骤数目，而无须经过如背面曝光、抗蚀剂回流及剥离法等的复杂的步骤。因此，与使用复杂的步骤的情况相比，可以实现成品率的提高。
此外，通过采用印刷法、喷墨法等选择性地形成EL层，可以利用起因于薄膜晶体管等的凹凸(例如，源极布线的凹凸)分别地形成EL层，所以EL层的形成精度得到提高。就是说，可以不采用特别的结构地提高EL层形成精度并使发光装置的制造效率提高。
实施方式2
在本实施方式中，对于组装通过实施方式1所说明的方法制造的显示面板或显示装置作为显示部的电子设备，参照图20A至图22C进行说明。作为这种电子设备，例如可以举出影像拍摄装置如摄像机或数字照相机等、头戴式显示器(护目镜型显示器)、汽车导航、投影机、汽车音响、个人计算机、便携式信息终端(移动计算机、手机或电子书等)。图20A和20B示出这些电子设备的一例。
图20A示出电视装置。通过将应用所公开的发明的方式之一制造的显示面板组装到框体中，可以完成图20A所示的电视装置。由应用实施方式1所说明的制造方法的显示面板形成主屏223，并且作为其他辅助设备具备有扬声器部229、操作开关等。
如图20A所示，将应用实施方式1所说明的制造方法的显示用面板222组装到框体221中，可以由接收器225接收普通的电视广播。而且，通过经由调制解调器224连接到采用有线或无线方式的通信网络，也可以进行单方向(从发送者到接收者)或双方向(在发送者和接收者之间或在接收者之间)的信息通信。通过利用组装到框体中的开关或另外提供的遥控装置226，可以进行电视装置的操作。也可以在该遥控装置226中设置有用于显示输出信息的显示部227。
另外，也可以在电视装置中，除了主屏223之外，还由第二显示面板形成子屏228，而附加有显示频道或音量等的结构。
图21表示示出电视装置的主要结构的框图。在显示面板250中形成有像素部251。信号线驱动电路252和扫描线驱动电路253也可以以COG方式安装到显示面板250。
作为其他外部电路的结构，图像信号的输入一侧具有图像信号放大电路255、图像信号处理电路256、以及控制电路257等，该图像信号放大电路255放大由调谐器254接收的信号中的图像信号，该图像信号处理电路256将从图像信号放大电路255输出的信号转换为对应于红色、绿色、蓝色各种颜色的颜色信号，该控制电路257将所述图像信号转换为驱动器IC的输入规格。控制电路257将信号分别输出到扫描线一侧和信号线一侧。在进行数字驱动的情况下，也可以采用如下结构，即在信号线一侧设置信号分割电路258，并将输入数字信号分割为m个(m为任意整数)来供给。
由调谐器254接收的信号中的音频信号被传送到音频信号放大电路259，并且其输出经过音频信号处理电路260被供给到扬声器263。控制电路261从输入部262接收接收站(接收频率)、音量的控制信息，并且将信号传送到调谐器254及音频信号处理电路260。
当然，所公开的发明的方式之一不局限于电视装置而还可以应用于个人计算机的监视器、大面积的显示媒体如火车站或机场等的信息显示板或者街头上的广告显示板等。因此，通过应用所公开的发明的方式之一，可以提高这些显示媒体的生产率。
通过将应用实施方式1所说明的显示装置的制造方法的显示面板或显示装置用于主屏223、子屏228，可以提高电视装置的生产率。
此外，图20B所示的便携式计算机包括主体231及显示部232等。通过将应用实施方式1所说明的显示装置的制造方法的显示面板或显示装置用于显示部232，可以提高计算机的生产率。
图22A至22C是应用所公开的发明的方式之一的手机的一例，图22A是正视图，图22B是后视图，图22C是当滑动两个框体时的正视图。手机200由两个框体，即框体201以及202构成。手机200具有手机和便携式信息终端双方的功能，其内置有计算机，并且除了进行声音通话之外还可以处理各种各样的数据，即是所谓的智能手机(Smartphone)。
框体201具备显示部203、扬声器204、麦克风205、操作键206、定位装置207、表面影像拍摄装置用透镜208、外部连接端子插口209、以及耳机端子210等，并且框体202由键盘211、外部存储器插槽212、背面影像拍摄装置213、灯214等构成。此外，天线被内置在框体201中。
此外，手机200还可以在上述结构的基础上内置有非接触IC芯片、小型存储器件等。
相重合的框体201和框体202(示出于图22A)可以滑动，通过滑动则如图22C那样展开。可以将应用实施方式1所说明的显示装置的制造方法的显示面板或显示装置安装到显示部203中。由于在与显示部203相同的面上具备表面影像拍摄装置用透镜208，所以可以进行视频通话。此外，通过将显示部203用作取景器，可以利用背面相机213以及灯214进行静态图像以及动态图像的摄影。
通过利用扬声器204和麦克风205，可以将手机200用作声音存储装置(录音装置)或声音再现装置。此外，可以利用操作键206进行电话的拨打和接收、电子邮件等的简单的信息输入操作、显示于显示部的画面的卷动操作、选择显示于显示部的信息等的指针移动操作等。
此外，当处理的信息较多如制作文件、用作便携式信息终端等时，使用键盘211是较方便的。再者，通过使相重合的框体201和框体202(图22A)滑动，可以如图22C那样展开。当用作便携式信息终端时，可以使用键盘211及定位装置207顺利地进行指针的操作。外部连接端子插口209可以与AC适配器以及USB电缆等的各种电缆连接，而可以进行充电以及与个人计算机等的数据通信。此外，通过对外部存储器插槽212插入记录媒体，可以进行更大量的数据存储以及移动。
框体202的背面(图22B)具备背面影像拍摄装置213及灯214，并且可以将显示部203用作取景器而可以进行静态图像以及动态图像的摄影。
此外，除了上述功能结构之外，还可以具备红外线通信功能、USB端口、数字电视(one-seg)接收功能、非接触IC芯片或耳机插口等。
由于可以应用实施方式1所说明的薄膜晶体管及显示装置的制造方法制造本实施方式所说明的各种电子设备，因此通过应用所公开的发明的方式之一，可以提高这些电子设备的生产率。
由此，通过应用所公开的发明的方式之一，可以大幅度地缩减这些电子设备的制造成本。
本说明书根据2008年4月17日在日本专利局受理的日本专利申请编号2008-108193而制作，所述申请内容包括在本说明书中。

Claims (12)

1.一种发光装置的制造方法，包括如下步骤：
在绝缘表面上形成第一导电膜；
在所述第一导电膜上形成第一绝缘膜；
在所述第一绝缘膜上形成半导体膜；
在所述半导体膜上形成杂质半导体膜；
在所述杂质半导体膜上形成第二导电膜；
在所述第二导电膜上形成第一抗蚀剂掩模；
使用所述第一抗蚀剂掩模对所述第一导电膜、所述第一绝缘膜、所述半导体膜、所述杂质半导体膜及所述第二导电膜进行第一蚀刻，以使所述第一导电膜露出；
对所述第一导电膜的一部分进行第二蚀刻来形成栅电极层，以使所述栅电极层的宽度小于所述第一绝缘膜的宽度；
在所述第二蚀刻之后去除所述第一抗蚀剂掩模；
在去除所述第一抗蚀剂掩模之后形成第二抗蚀剂掩模；
使用所述第二抗蚀剂掩模对所述第二导电膜、所述杂质半导体膜及所述半导体膜的一部分进行第三蚀刻来形成源电极层及漏电极层、源区层及漏区层和半导体层；
去除所述第二抗蚀剂掩模；
在去除所述第二抗蚀剂掩模之后，覆盖所述源电极层及所述漏电极层、所述源区层及所述漏区层和所述半导体层地形成第二绝缘膜；
在所述第二绝缘膜中形成第一开口部；
选择性地形成通过所述第二绝缘膜中的所述第一开口部与所述源电极层及所述漏电极层中的一方电连接的第一像素电极层；
覆盖所述第二绝缘膜以及所述第一像素电极层地形成第三绝缘膜；
将所述第三绝缘膜的与所述第一像素电极层重叠的部分去除以形成第二开口部；以及
在所述第二开口部的所述第一像素电极层上选择性地形成EL层，
其中，所述第三绝缘膜包括比所述第二导电膜离所述绝缘表面近且包括所述第二开口部的部分。
2.一种发光装置的制造方法，包括如下步骤：
在绝缘表面上形成第一导电膜；
在所述第一导电膜上形成第一绝缘膜；
在所述第一绝缘膜上形成半导体膜；
在所述半导体膜上形成杂质半导体膜；
在所述杂质半导体膜上形成第二导电膜；
在所述第二导电膜上形成具有凹部的第一抗蚀剂掩模；
使用所述第一抗蚀剂掩模对所述第一绝缘膜、所述半导体膜、所述杂质半导体膜及所述第二导电膜进行第一蚀刻，以使所述第一导电膜露出；
对所述第一导电膜的一部分进行第二蚀刻来形成栅电极层，以使所述栅电极层的宽度小于所述第一绝缘膜的宽度；
使所述第一抗蚀剂掩模缩退，来使所述第二导电膜的与所述第一抗蚀剂掩模的所述凹部重叠的部分露出，以形成第二抗蚀剂掩模；
使用所述第二抗蚀剂掩模对所述第二导电膜、所述杂质半导体膜及所述半导体膜的一部分进行第三蚀刻来形成源电极层及漏电极层、源区层及漏区层和半导体层；
去除所述第二抗蚀剂掩模；
在去除所述第二抗蚀剂掩模之后，覆盖所述源电极层及所述漏电极层、所述源区层及所述漏区层和所述半导体层地形成第二绝缘膜；
在所述第二绝缘膜中形成第一开口部；
选择性地形成通过所述第二绝缘膜中的所述第一开口部电连接到所述源电极层及所述漏电极层中的一方的第一像素电极层；
覆盖所述第二绝缘膜以及所述第一像素电极层地形成第三绝缘膜；
将所述第三绝缘膜的与所述第一像素电极层重叠的部分去除以形成第二开口部；以及
在所述第二开口部的所述第一像素电极层上选择性地形成EL层，
其中，所述第三绝缘膜包括比所述第二导电膜离所述绝缘表面近且包括所述第二开口部的部分。
3.根据权利要求1或2所述的发光装置的制造方法，其中以使所述比所述第二导电膜离所述绝缘表面近且包括所述第二开口部的部分位于超过所述第二导电膜的端部以及所述杂质半导体膜的端部的方式，使所述第三绝缘膜延伸至超过所述第二导电膜的所述端部以及所述杂质半导体膜的所述端部。
4.根据权利要求2所述的发光装置的制造方法，其中所述第一抗蚀剂掩模使用多级灰度掩模形成。
5.根据权利要求1或2所述的发光装置的制造方法，其中所述EL层采用印刷法或喷墨法选择性地形成。
6.根据权利要求1或2所述的发光装置的制造方法，其中所述栅电极层在所述第一绝缘膜的侧面的内部具有侧面。
7.根据权利要求1或2所述的发光装置的制造方法，其中所述第一蚀刻为干蚀刻，并且所述第二蚀刻为湿蚀刻。
8.一种发光装置，包括：
绝缘表面上的栅电极层；
所述栅电极层上的第一绝缘膜；
所述第一绝缘膜上的半导体层；
所述半导体层上的杂质半导体膜；
所述杂质半导体膜上的导电膜；
在所述导电膜上的具有第一开口部的第二绝缘膜；
所述第二绝缘膜上的第一像素电极层，所述第一像素电极层通过所述第一开口部与所述导电膜接触；
所述第一像素电极层上的包括比所述导电膜离所述绝缘表面近且包括第二开口部的部分的第三绝缘膜；
所述第三绝缘膜上的EL层，所述EL层通过所述第二开口部与所述第一像素电极层接触；
所述栅电极层和所述第二绝缘膜之间，以及所述第一绝缘膜和所述绝缘表面之间的空洞。
9.根据权利要求8所述的发光装置，其中以使所述比所述导电膜离所述绝缘表面近且包括所述第二开口部的部分位于超过所述导电膜的端部以及所述杂质半导体膜的端部的方式，使所述第三绝缘膜延伸至超过所述导电膜的所述端部以及所述杂质半导体膜的所述端部。
10.根据权利要求8所述的发光装置，其中所述半导体层具有第一部分和第二部分，并且所述半导体层的所述第一部分比所述半导体层的所述第二部分薄。
11.根据权利要求10所述的发光装置，其中所述半导体层的所述第一部分的一部分为沟道区。
12.根据权利要求8所述的发光装置，其中所述导电膜与所述栅电极层的导电材料不同。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994021B2 (en) * 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
US8207026B2 (en) * 2009-01-28 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
KR101015850B1 (ko) * 2009-02-09 2011-02-24 삼성모바일디스플레이주식회사 유기 발광 표시 장치 제조 방법
US7989234B2 (en) * 2009-02-16 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and method for manufacturing display device
US8202769B2 (en) 2009-03-11 2012-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5539765B2 (ja) * 2009-03-26 2014-07-02 株式会社半導体エネルギー研究所 トランジスタの作製方法
KR102304337B1 (ko) * 2013-09-13 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102209145B1 (ko) * 2014-08-18 2021-01-29 삼성디스플레이 주식회사 표시 장치
CN106684037B (zh) * 2017-03-22 2019-09-24 深圳市华星光电半导体显示技术有限公司 优化4m制程的tft阵列制备方法
JP6788545B2 (ja) * 2017-04-26 2020-11-25 東京エレクトロン株式会社 タングステン膜を形成する方法
DE112018007766B4 (de) * 2018-06-27 2024-01-25 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleitervorrichtung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1949511A (zh) * 2005-10-14 2007-04-18 株式会社半导体能源研究所 显示器件及其制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH0311744A (ja) 1989-06-09 1991-01-21 Citizen Watch Co Ltd 薄膜トランジスタの製造方法
JPH0822029A (ja) * 1994-07-08 1996-01-23 Sanyo Electric Co Ltd 液晶表示装置及びその製造方法
DE69635239T2 (de) * 1995-11-21 2006-07-06 Samsung Electronics Co., Ltd., Suwon Verfahren zur Herstellung einer Flüssigkristall-Anzeige
JP3833327B2 (ja) * 1997-02-03 2006-10-11 三洋電機株式会社 薄膜トランジスタの製造方法、表示装置、密着型イメージセンサ、三次元ｉｃ
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
KR100669093B1 (ko) * 1999-11-05 2007-01-16 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
KR100325079B1 (ko) * 1999-12-22 2002-03-02 주식회사 현대 디스플레이 테크놀로지 고개구율 및 고투과율 액정표시장치의 제조방법
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW488080B (en) * 2001-06-08 2002-05-21 Au Optronics Corp Method for producing thin film transistor
JP2003179069A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP2004341465A (ja) * 2003-05-14 2004-12-02 Obayashi Seiko Kk 高品質液晶表示装置とその製造方法
TWI239651B (en) * 2004-04-30 2005-09-11 Quanta Display Inc Manufacturing method of a thin film transistor-liquid crystal display
JP4754798B2 (ja) * 2004-09-30 2011-08-24 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101112534B1 (ko) * 2005-03-04 2012-03-13 삼성전자주식회사 유기 발광 표시 소자 및 그 제조 방법
KR20060120300A (ko) * 2005-05-19 2006-11-27 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101201017B1 (ko) * 2005-06-27 2012-11-13 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101225440B1 (ko) * 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP5105811B2 (ja) 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置
EP2270583B1 (en) * 2005-12-05 2017-05-10 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
EP2479604B1 (en) 2005-12-05 2015-07-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4822437B2 (ja) * 2006-01-07 2011-11-24 株式会社半導体エネルギー研究所 表示装置およびその作製方法
TWI322288B (en) * 2006-03-07 2010-03-21 Au Optronics Corp Manufacture method of pixel array substrate
KR20080001181A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판과 그 제조방법
US7994021B2 (en) * 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO2008099528A1 (ja) * 2007-02-13 2008-08-21 Sharp Kabushiki Kaisha 表示装置、表示装置の製造方法
KR101424816B1 (ko) * 2008-02-18 2014-07-31 삼성전자주식회사 나노와이어를 포함하는 박막 트랜지스터 및 그의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1949511A (zh) * 2005-10-14 2007-04-18 株式会社半导体能源研究所 显示器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2007-11343A 2007.01.18

Also Published As

Publication number Publication date
CN101562155A (zh) 2009-10-21
US7985605B2 (en) 2011-07-26
JP2009276758A (ja) 2009-11-26
US20110260208A1 (en) 2011-10-27
US20090261369A1 (en) 2009-10-22
TW201009957A (en) 2010-03-01
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