CN101548337A - 内部生成用于集成电路装置中进行测试的模式 - Google Patents

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Abstract

在与第二集成电路芯片(204)一起包含在单个封装中的第一集成电路芯片(202)中，系统包括在第一集成电路芯片上的用于在常规操作期间接收来自第二集成电路芯片的地址信号的电路(218)。第一集成电路芯片上的电路产生用于在测试模式中测试第一集成芯片的地址信号。

Description

内部生成用于集成电路装置中进行测试的模式
技术领域
本发明涉及集成电路(IC)装置，具体来说，涉及内部生成用于集成电路装置中进行测试的模式。
背景技术
在集成电路(IC)装置的领域，若干半导体晶片(通常称作“芯片”)可组合到单个保护封装中。在例如2000年12月21日提交的标题为“多芯片半导体封装中的芯片测试”、转让给相同受让人并通过引用结合到本文的美国专利申请序号09/666208中公开的一些应用中，存储器芯片可与更大的芯片组合，以便提供处理的功能以及数据的存储。在这样一种组合中，可用于与逻辑或存储器芯片进行交互的外部引脚的数量可能比两个芯片单独封装时所使用的更少。因此，存在可用于对芯片的访问的外部引脚的整体数量的减少。
重要的是，在这类装置可由顾客使用或向顾客销售之前，测试封装半导体器件的质量。在结合到单个封装的多个芯片的情况中，如果存在外部引脚的整体数量的减少，则测试可能变得更复杂。这是因为传送用于测试的模式和地址的许多信号通常通过外部引脚来施加。
发明内容
本发明在各个实施例中提供用于内部生成用于对它们进行测试的集成电路装置中的测试数据和地址的系统及方法。这类模式的内部生成是有益的，特别是在具有外部引脚数量的减少的多个芯片设置在单个封装的上下文中。
根据本发明的一个实施例，在与第二集成电路芯片一起包含在单个封装中的第一集成电路芯片中，系统在第一集成电路芯片上包括可用于在常规操作期间接收来自第二集成电路芯片的地址信号的电路。第一集成电路芯片上的电路可用于生成用于测试处于测试模式的第一集成芯片的地址信号。
根据本发明的另一个实施例，在具有包含于单个封装的第一集成电路芯片和第二集成电路芯片的半导体器件中，第一集成电路芯片包括用于在第一集成电路芯片的常规操作期间接收来自第二集成电路芯片的电路，其中，第一集成电路芯片和第二集成电路芯片共用单个封装的多个外部引脚。第一锁存组件接收并锁定第一集成电路芯片的测试模式中的初始地址的值。耦合到锁存组件的测试地址计数器生成测试模式中的地址序列，其中，地址序列由通过从初始地址的值递增或递减所得出的相应值来表示。
通过以下附图、描述和权利要求，本领域的技术人员将会十分清楚本发明的重要技术优点。
附图说明
为了更全面地了解本发明以及其它特征和优点，参照以下结合附图的描述，附图包括：
图1说明可采用本发明的实施例的一种体系结构。
图2是根据本发明的一个实施例的两个示范半导体芯片的高级框图。
图3是根据本发明的一个实施例的两个示范半导体器件的另一个高级框图。
图4说明根据本发明的一个实施例、用于内部生成进行测试的模式的电路。
图5A和图5B是根据本发明的实施例的测试行地址定序器的示范实现的框图。
图6A和图6B是根据本发明的实施例的测试列地址定序器的示范实现的框图。
图7是根据本发明的一个实施例的行测试地址计数器的示意图。
图8是根据本发明的一个实施例的列测试地址计数器的示意图。
图9是根据本发明的一个实施例的测试计数器部分的示意图。
图10是触发器的一种实现的示意图。
图11是根据本发明的一个实施例的设置地址锁存器的示范实现的示意图。
图12A、12B和12C是根据本发明的实施例的设置最低有效位锁存器的示范实现的示意图。
图13是通门的一种实现的示意图。
图14是根据本发明的一个实施例的测试行地址定序器的示范时序图。
图15是根据本发明的一个实施例的模拟突发操作的示范时序图。
具体实施方式
通过参照附图的图1至图15，透彻地了解本发明的优选实施例及其优点。相似标号用于各个附图的相似及相应部分。
图1说明可采用本发明的实施例的一种体系结构100。如图所示，体系结构100可包括多个组件，例如逻辑组件102和104、存储器组件106和108、射频(RF)组件110以及接口组件112。逻辑组件102和104、存储器组件106和108以及射频(RF)组件110的每个可在单独的半导体晶片(通常称作“芯片”)中实现。各晶片是例如由硅或其它适合的材料制成的单片结构。体系结构100的晶片或芯片可结合在单个半导体封装或模块中。因此，体系结构可用于多芯片模块(MCM)或多芯片封装。
体系结构100可封装为具有例如144个引脚或以上的标准球栅阵列(BGA)或薄四方扁平封装(TQFP)。但是，可采用其它类型的封装。例如，封装可能具有陶瓷基座，其中的电线接合或采用薄膜衬底并安装在硅衬底或印刷电路板(PCB)衬底上。封装还可采用各种表面安装技术，例如单列直插封装(SIP)、双列直插封装(DIP)、Z形直插封装(ZIP)、带引线的塑料芯片载体(PLCC)、小外形封装(SOP)、薄SOP(TSOP)、扁平封装和四方扁平封装(QFP)，这里仅举几个例子，以及利用各种引线(例如J引线、翼形引线)或BGA类型连接器。还应当理解，本发明的系统、装置和方法不限于芯片封装的类型，而是适用于任何类型的芯片或多芯片半导体封装。
逻辑组件102和104的每个可能是具有逻辑电路的芯片，例如专用集成电路(ASIC)、处理器、微处理器、微控制器、现场可编程门阵列(FPGA)、可编程逻辑装置(PLD)、复杂可编程逻辑装置(CPLD)或者另外的逻辑装置。存储器组件106和108的每个可能是IC存储器芯片，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、非易失性随机存取存储器(NVRAM)、诸如可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)之类的只读存储器(ROM)以及闪速存储器。RF组件110可能是包括用于提供或支持体系结构100的RF通信(例如无线的)的电路的芯片。RF组件110可包括用于经由RF接收和发送信号信号的电路。
接口组件112一般用作体系结构100中的其它组件的接口。在一个实施例中，接口组件112可在与体系结构100中的其它组件分离(即独立)的半导体芯片上实现。或者，接口组件112可能整体或部分在逻辑组件102和104、存储器组件106和108以及射频(RF)组件110的芯片的一个或多个上实现。接口组件112可实现通过其中可在体系结构100的其它组件之间以及在外部传递数据、地址和/或控制信息的一个或多个总线。
接口组件112可包括用于逻辑组件102和104、存储器组件106和108、射频(RF)组件110之间以及在封装的外部进行传递的各种块或电路。这些块或电路可包括：一个或多个测试数据(TDQ)缓冲器和数据控制电路；数据TOPO加扰块，并行压缩块或TPDR；单独数据(DQ)选择块；测试模式寄存器块(测试信号和向量生成电路阵列)；行/列测试计数器；测试输入控制块；信号接口监测器块；熔丝ID块；具有芯片上高速缓存的存储控制器；以及采用芯片上电压/过程监测器电路的自调节驱动强度。它们的一部分在下列相关专利和专利申请中描述：美国专利No.6732304；美国专利No.6754866；美国专利No.6812726；2002年7月25日提交的美国专利申请序号10/205883；2003年10月3日提交的美国专利申请序号10/679673；2004年4月14日提交的美国专利申请序号10/824734；2004年10月18日提交的美国专利申请序号10/967749；通过引用其全部结合到本文中。
体系结构100的逻辑组件102和104、存储器组件106和108、射频(RF)组件110以及接口组件112任一个或全部表示可能需要例如通过外部自动测试设备或集成电路检测器进行测试的任何类型的集成电路(IC)装置或芯片。对于这种测试，各种测试信号例如可通过接口组件112传递。这些测试信号可包括TEST、SET和LOAD信号、各种命令信号(例如CMD1、CMD2、CMD3和CMD4)、测试时钟和启用信号(例如TCLK和TCKE)、测试数据信号(例如TDQ[0:7]或者只是TD[0:7])以及模拟信号(例如AN[0:4])。
图2是根据本发明的一个实施例的两个示范半导体芯片202和204的高级框图。半导体芯片202和204可包含在或结合在同一个半导体封装或模块中。根据本发明的各种实施例，系统和方法可结合在并用于芯片202和204中。
半导体芯片202和204表示可能需要例如通过外部自动测试设备或集成电路检测器进行测试的任何类型的集成电路(IC)装置。例如，芯片202和204整体或部分均可能是如图1所示的体系结构100的逻辑组件102和104、存储器组件106和108、射频(RF)组件110以及接口组件112中的一个。在一个实施例中，芯片202可能是系统芯片(例如图1的逻辑组件)，以及芯片204可能是存储器芯片(例如图1的存储器组件)。
在一个实施例中，芯片202和204可能以并列配置安装在印刷电路板(PCB)衬底上，例如用于多芯片封装(MCP)。这种PCB衬底还可能具有衬底衬垫210和迹线212。
半导体芯片202和204各可包括一个或多个粘合衬垫216，它可例如经由粘合电线218连接，以便提供封装内部或外部的芯片和/或其它组件之间的通信。本文所使用的术语“连接”、“耦合”或者它们的任何变体表示两个或两个以上元件之间直接或间接的任何连接或耦合。为了简洁起见，在图2中，只有粘合衬垫216和粘合电线218的一部分才配有参考标号。
提供多个外部端子220，它们例如可能是输入/输出(I/O)引线或引脚。为了简洁起见，在图2中，只有外部端子220的一部分才配有参考标号。外部端子220可连接到衬底上的衬底衬垫210和迹线212，或者直接连接到芯片202和204上的粘合衬垫216。一般来说，这些外部端子220使半导体芯片202和204中的组件能够与其中包含了这些芯片的封装的外部的组件交换数据/信息。在一个实施例中，这些外部端子220的一个或多个可连接到并服务于两个半导体芯片202和204。也就是说，为芯片202提供I/O能力的端子220也可为芯片204提供I/O能力。
芯片202和204(包含在单个封装中)可在常规操作中进行工作或者可放入测试模式。在常规操作中，信号在芯片202与芯片204之间交换，以及芯片可配合接收、处理、存储以及输出数据和信息。在测试模式中，可在封装中在功能上测试芯片202和204的一个或两个，以便检验正确的操作。对于本发明的实施例，芯片202可与芯片204完全独立地被测试，反之亦然。在测试模式中，在一些实施例中，信号可被监测以及从芯片202或204中“读出”。对于芯片204，测试模式的信号可源自外部测试设备或者在内部产生。
在一个实施例中，在常规操作期间，信号在芯片202和204之间传递。这些信号例如可能是时钟(CLK)、时钟启用(CKE)、行地址选通(RAS)、列地址选通(CAS)、写启用(WE)、芯片选择(CS)、地址(A[0:11])、数据(DQ[0:31]或者只是D[0:31])以及存储地址(BA0，1)。粘合衬垫216和粘合电线218的至少一部分可直接支持芯片202与204之间的这种通信。这类粘合衬垫216可看作是芯片到芯片(或晶片到晶片)粘合衬垫216。参照图2，芯片204上的这些晶片到晶片粘合衬垫216对应于在芯片之间延伸的粘合电线218，并且例如标记为“A”(表示芯片202与芯片204之间传递的地址信号)、“RAS”(表示在芯片202与芯片204之间传递的命令信号)以及“DQ”(表示芯片202与芯片204之间传递的数据信号)。芯片204上的这些粘合衬垫不是“看得见”或者在封装外部可直接访问的。
在测试模式中，可将信号从封装外部的测试设备提供给芯片202或204。为此，存储器芯片204上的粘合衬垫216的一部分不是在封装外部可直接访问的。这类粘合衬垫216可看到是与芯片202“共用的”，因为芯片204上的这些粘合衬垫216连接到与芯片202上的粘合衬垫216相同的迹线212和外部端子220的一部分。在一个实施例中，芯片204上的这些共用粘合衬垫216可用于用来测试芯片204的信号。这类信号例如可包括TEST、SET、LOAD、测试时钟(TCLK)、测试时钟启用(TCKE)、测试行地址选通(TRAS)、测试列地址选通(TCAS)、测试写启用(TWE)、测试芯片选择(TCS)、测试数据(TDQ[0:7]或者只是TD[0:7])以及测试存储体地址(TBA0，1)。参照图2，这些共用粘合衬垫216例如标记为“TRAS”(表示从外部传递给芯片204的命令信号)和“TDQ”(表示从外部传递给芯片204的数据信号)。在测试模式中，芯片到芯片粘合衬垫216可能是三态的，使得在芯片204的测试期间不会无意地使用来自芯片202的信号，反之亦然。
在一个实施例中，可采用例如TEST、SET和LOAD信号等的各种控制信号将芯片204放入测试模式。在一些实施例中，使TEST信号为高值(或“1”，例如VDD)，并在整个封装内测试中保持为高。SET和LOAD信号在最初处于低值(或“0”，例如GND)。然后，SET和LOAD信号在预定周期(例如10ns)搏动为高，以便实现用于测试的芯片204上的各种电路。
在一些实施例中，如果封装的功率和接地引脚(和/或PCB衬底中的迹线212)在芯片202与204之间共用，则测试模式可能是合乎需要的。在其它实施例中，如果为芯片202和204的每个提供独立的功率平面，则可能不使用测试模式。
一个或多个外部端子220可能专用于(即，不是在芯片202与204之间共用)存储器芯片204的测试。在一个实施例中，这些专用端子220可接收信号用于测试(TEST)、模拟字母电压(VCCP)和模拟存储器衬底电压(VBB)的信号。TEST信号一般用于使芯片204进入测试模式。VCCP和VBB信号用于通过提供明显高于或低于VDD和VSS的电压电平来对芯片204施压。在另一个实施例中，只有一个外部端子220，即用于TEST信号的端子——专用于芯片204的测试，以及用于VCCP和VBB的信号在芯片204中内部产生。这减少了封装的引脚数。在又一个实施例中，接收TEST信号的外部端子220可在芯片202与204之间共用。在这种情况中，与用于常规操作的电压电平不同的电压电平施加到外部端子，以便使存储器芯片204进入测试模式。
芯片202和204的每个可包括用于常规操作或测试模式的其它电路。具体来说，芯片204可包括一个或多个输入和/或输出缓冲器222、复用器224、寄存器226、模式生成器电路230及其它电路。缓冲器222连接到粘合衬垫216，并且可缓冲送往和来自芯片202(在常规操作中)或外部测试设备(在测试模式中)的信号。模式生成器电路230一般用于产生用于测试处于测试模式中的芯片204的模式。这种模式生成器电路230可用来内部产生在测试期间用作地址(例如TA)的数字序列。复用器224一般用来在用于常规操作的信号与用于测试模式的信号之间进行复用。各复用器224可具有连接到提供常规操作的信令(例如DQ[0:4]、RAS或A)的缓冲器222的一个输入端子以及连接到提供测试模式的信令(例如TDQ[0:4]、TRAS或TA)的电路的另一个输入端子。复用器224的输出取决于芯片204是处于常规操作还是测试模式。
如果芯片204被封装为分立组件(即独立于芯片202)，则芯片204的整个测试需要访问芯片的所有数据、控制和接入点，使得完整测试模式可被投入并从芯片204中提取。但是，由于芯片204与芯片202封装在单个封装中，以及芯片204的各个接入点对于常规操作连接到芯片202，因此，通过在常规操作中来自芯片202的信号与测试模式中来自外部测试设备(或内部产生)的信号之间进行复用，复用器224实现对芯片204的完全访问。这样，在芯片202与204之间共用的外部端子220可模拟在芯片204单独封装时将是专用的测试引脚。
图3是根据本发明的一个实施例的两个示范半导体芯片202和204的另一个高级框图。图3说明用于芯片204中的常规操作和测试模式的地址信令的电路的其它细节。如图所示，这个电路包括芯片204上的一个或多个粘合衬垫216、输入缓冲器222、复用器224、寄存器226和模式生成器电路230。
芯片204上的粘合衬垫216和缓冲器222经由粘合电线218接收来自芯片202的地址信号A[0:3]。这些地址信号A[0:3](即A0、A1、A2和A3)在常规操作期间由芯片202产生并提供给芯片204。
模式生成器电路230接收开始测试计数器(TCNT)、LOAD和其它一个或多个控制信号。模式生成器电路230产生用作芯片204的测试模式中的地址的数字序列。这些地址在从模式生成器电路230输出的测试地址信号TA[0:3](即TA0、TA1、TA2和TA3)中传送。在一个实施例中，SET和LOAD信号用于使最低有效位(LSB)的信息、增量或增量以及初始地址加载到模式生成器电路230。随后，LOAD和TCNT信号用于开始内部产生将由模式生成器电路230用作地址的序列。
复用器224各具有连接到提供常规操作的地址信号(即A[0:3])的缓冲器222的一个输入端子以及连接到提供测试模式的地址信号(即TA[0:3])的模式生成器电路230的另一个输入端子。复用器224用来在用于常规操作的信号与用于测试模式的信号之间进行复用。复用器224可采用TCNT信号来控制或启用。如果芯片204处于常规操作(TCNT信号具有一个值，例如“低”)，则复用器224将输出地址信号A[0:3]。如果芯片204处于测试模式(TCNT信号具有另一个值，例如“高”)，则复用器224将输出测试地址信号TA[0:3]。
地址寄存器226接收和存储来自复用器224的输出，用作常规操作期间或者测试模式中的地址。
图4说明根据本发明的一个实施例、用于内部生成进行测试的模式的系统10。在一个实施例中，系统10可能是以上参照图2和图3所示和所述的模式生成器电路230的一种实现。
系统10可在可能是由例如硅或其它适当材料制成的单片半导体结构或晶片的集成电路(IC)“芯片”上实现和结合。这种芯片可能是动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、非易失性RAM(NVRAM)、可编程只读存储器(FROM)、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪速存储器或者其它任何适当的存储器芯片。芯片也可能是现场可编程门阵列(FPGA)、可编程逻辑装置(PLD)、专用集成电路(ASIC)、微处理器、微控制器或数字信号处理器(DSP)或者其它适当的逻辑芯片。在其中结合电路10的芯片可单独封装，或者它可能是包含多个芯片的封装中的一个芯片。
在存储器芯片中实现(或者在逻辑芯片中嵌入)的集成电路存储器通常由多个存储位置或单元构成。这些单元在物理上设置成行和列。各存储单元具有唯一标识其位置的相应“列地址”和“行地址”。行和列地址可能是数值。例如，行地址可能是12位二进制数，以及列地址可能是8位二进制数。将行和列地址提供给设置在存储器芯片上的外围电路，以便访问存储单元，从而输入或检索(写入/读取)数据或信息。
系统10一般用来产生将用于测试它结合在其中的集成电路装置(或芯片)的模式。这些模式可能是要在测试期间使用的数据或地址序列。为了简洁起见，本描述的其余部分主要论述系统10的实施例(及相关方法和装置)，其中，序列用作地址，但是应当理解，本发明不限于此。这类地址序列可包括一个或多个存储器阵列中的各个单元的一个或多个地址，例如在存储器芯片或者具有嵌入存储器的逻辑芯片中。可将地址序列提供给外围电路，以便访问适当的存储单元。系统10是有利的，因为存储单元的行和列地址采用芯片在内部产生，因而不需要外部引脚用于支持测试期间向芯片提供地址。
如图所示，系统10可包括行测试地址定序器12和列测试地址定序器14。这些测试地址定序器12和14可用于分别产生行和列的地址序列。在一些实施例中，这些地址序列实质上可能是自初始值开始的递增或递减值。也就是说，测试地址定序器12和14的每个可自某些相应的初始值开始例如以1、2、4、8等的增量或减量“递增计数”或“递减计数”。
行测试地址定序器12可接收初始行地址的信息、初始行地址中的最低有效位(LSB)以及递增(或递减)。在一个实施例中，如图4所示，采用包括例如测试数据(TDQ[0:7]或者只是TD[0:7])、设置行最低有效位1(SLRSB1)、设置行最低有效位2(SRLSB2)和行递减计数(CRNTD)之类的多个信号将这个信息传送给行测试地址定序器12。也就是说，TD[0:7]信号可传送初始值(或行地址)的信息或数据。CRNTD信号可传送使行测试地址定序器自初始值开始递增计数(递增)或递减计数(递减)的信息或数据。TD[0:7]信号和SRLSB1、SRLSB2信号可传送用于定义初始值中的最低有效位(LSB)的信息或数据。行测试地址定序器12计数时的增量和减量的大小(例如1、2、4等)取决于初始值中的哪一个位被定义为LSB。
初始行地址、LSB和递增(或递减)的信息可采用命令信号SET和LOAD加载到行测试地址定序器12。在一些实施例中，初始行地址可具有比可用于传送它们的信息的测试数据TD信号的数量更多的位。在这种情况中，可执行采用测试数据TD信号的一个以上的加载，以便扩充初始地址的位。例如，如果初始行地址由十六(16)个位表示，但只有八个测试数据TD信号可用于加载，则可执行两个加载操作。行测试地址定序器12可接收第一加载行地址(LRA1)信号和第二加载行地址(LRA2)信号。第一加载行地址(LRA1)信号触发或启用第一加载操作，在其中，初始行地址的前八个位被加载到系统10。第二加载行地址(LRA2)信号触发或启用第二加载操作，在其中，初始行地址的后八个位被加载。
在信息加载到行测试地址定序器12之后，例如采用开始测试计数器(TCNT)信号开始序列(或行地址)的生成。TCNT信号可通过测试模式、采用例如SET和LOAD信号来加载。行测试地址定序器可接收行地址启用(RAEN)信号。在一个实施例中，行测试地址定序器12可接收用于同步设计的时钟(CLK)信号；在其它实施例中，对于异步设计，不需要时钟信号。行测试地址定序器12输出测试行地址(TRA[0:11])信号，它可施加到存储器阵列的行地址缓冲器。TRA[0:11]信号可传送值序列(对应于行地址)，它可用来访问存储器阵列的特定行上的存储单元。
列测试地址定序器14可与行测试地址定序器12相似地进行操作。列测试地址定序器14可接收初始行地址的信息、最低有效位和递增(或递减)。在一个实施例中，采用包括例如测试数据TD[0:7]、列递减计数(CCNTD)和设置列最低有效位(SCLSB)之类的多个信号将这个信息传送给行测试地址定序器12。TD[0:7]信号可传送初始值(或列地址)的信息或数据。CCNTD信号可传送使列测试地址定序器自初始值开始递增计数或递减计数的信息或数据。TD[0:7]信号和SCLSB、SRLSB2信号可传送用于定义初始值中的最低有效位(LSB)的信息或数据。列测试地址定序器14计数时的增量和减量的大小(例如1、2、4等)取决于初始值中的哪一个位被定义为LSB。初始行地址、LSB和递增(或递减)的信息可采用SET和LOAD加载到列测试地址定序器14。加载列地址(LCA)信号可用来触发或启用加载初始列地址的操作。
在信息加载到列测试地址定序器14之后，例如采用开始测试计数器(TCNT)信号开始序列(或列地址)的生成。列测试地址定序器14还接收CLK信号、读(RD)信号和写(WR)信号。列测试地址定序器14可输出测试列地址(TCA[0:7])信号，它可施加到存储器阵列的列地址缓冲器。TCA[0:7]信号可传送值序列(对应于列地址)，它可用来访问存储器阵列的特定列上的存储单元。
在一个实施例中，TCA[0:7]信号的测试列地址可从列测试地址定序器14输出，以便模拟突发操作。在突发操作中，响应单个读(RD)或写(RW)命令来访问多个顺序列地址上的数据，因而实现数据的更快速访问。对于突发操作，仅需要第一列地址，以便访问列地址组。信号突发操作所访问的列的数量称作突发长度。例如，如果在突发操作中访问八列，则突发长度为八，并且仅需要第一列的地址，以便从所有八列访问数据。为了模拟其中包含系统10的IC芯片的突发操作，列测试地址定序器14可根据预期突发长度输出测试列地址。也就是说，并非每一个列地址都在TCA[0:7]信号中输出。而是仅提供各组中的第一列的地址。因此，对于八的突发长度，列0、8、16等的地址将在TCA[0:7]信号中从列测试地址定序器14输出。参照图15说明和描述这样一种突发操作的更多细节。
测试数据信号(TDQ[0:7]或者只是TD[0:7])用来加载初始行或列地址的信息以及它们的最低有效位是有利的，因为同一个电路用于多重目的。也就是说，处理测试数据TD信号的粘合衬垫216和缓冲器222还用于用来产生地址的加载信息。这节省在其中实现系统10的芯片上的空间。
行测试地址定序器12和列测试地址定序器14的输入信号的一部分(直到全部)可从相同或单独的集成电路芯片上的电路提供。例如，在一个实施例中，TD[0:7]信号可从数据输出电路或外部测试输出电路提供，例如2001年9月28日提交的标题为“集成电路装置的测试”、通过引用将其完整地结合到本文中的相关美国申请序号09/967389中所述。
测试行地址(TRA[0:11])和测试列地址(TCA[0:7])信号各可传送用于存储器芯片的测试的地址序列。通过这些信号，集成电路芯片中的存储器阵列的单元可按照自任何特定行/列地址开始并且通过各种步长(1、2、4、8等)的递增/递减行和列来寻址。因此，系统10提供测试集成电路存储器方面的明显灵活性。
在操作中，对于行测试地址定序器12和列测试地址定序器14的每个，相应的起始或初始数的信息(它可能用于行地址或列地址)经由TD[0:7]信号来加载。行测试地址定序器12的这个初始数可用于初始行地址。列测试地址定序器14的初始数可用于初始列地址。各初始数的最低有效位(LSB)的信息通过TD[0:7]信号以及SRLSB1、SRLSB2和SCLSB信号来提供。LSB的设定控制计数从初始数开始进行时的增量/减量的大小。CRNTD和CCNTD信号施加到测试地址定序器12、14，以便使相应定序器自初始数开始“递增计数”或“递减计数”。在一个实施例中，如果相应的递减计算信号具有高(“逻辑1”)值，则测试地址定序器递增计数；以及如果递减计数信号具有低(“逻辑0”)值，则测试地址定序器递减计数。在适当的信息加载到行测试地址定序器12和列测试地址定序器14的每个之后，通过例如应用开始测试计数器(TCNT)信号开始测试行地址和测试列地址的生成。
对于任何初始号和LSB的设定，将产生同一组地址。如同不同的初始号和LSB的设定之间那样，当行测试地址定序器12或列测试地址定序器14计数时，只有地址的顺序或序列是不同的。
因此，例如，为了简洁起见，假定只有通过三个地址位(A0、A1、A2)的某种组合定义的八个地址。如果将初始地址选择为通过A0＝0、A1＝0和A2＝0来定义，将A0选择为LSB，以及将计数的方向设置为递增计数，则所得序列如下所示：
Figure A200680017215D00211
作为另一个实例，如果将初始地址选择为通过A0＝0、A1＝1和A2＝1来定义，将A1选择为LSB，以及将计数的方向设置为递减计数，则所得序列如下所示：
Figure A200680017215D00221
作为又一个实例，如果将初始地址选择为通过A0＝1、A1＝1和A2＝0来定义，将A2选择为LSB，以及将计数的方向设置为递增计数，则所得序列如下所示：
Figure A200680017215D00222
图5A和图5B是根据本发明的实施例的测试行地址定序器12的示范实现的框图。应该理解，图5A和图5B所示的实现只是示范性的，而且其它实现可被考虑、将是本领域的技术人员理解的并且落入本发明的范围之内。
参照图5A，测试行地址定序器12的一种实现包括行地址最低有效位(LSB)锁存组件20、行初始地址锁存组件22和行测试地址计数器24。
行初始地址锁存组件22一般用于锁定TD[0:7]信号的值，这些值用来定义计数可自其中开始进行的起始或初始号(或行地址)。在一个实施例中，这个初始号可能是12位二进制数(地址)。可包括一个或多个锁存元件的行初始地址锁定组件22接收CRNTD信号，以及输出地址(AR[0:7]和AR*[0:7])信号。这些地址信号指定计数从其中开始的初始行的地址。
行LSB锁存组件20一般用于锁定TD[0:7]信号的值，这些值用来定义计数的最低有效位。SRLSB2和SRLSB1信号用来设置行地址计数的LSB。行LSB锁存组件20输出设置(SETR[0:11])信号。SETR[0:11]信号用于确定行测试地址计数器24中的哪一个位将在计数期间用作最低有效位(LSB)。
行LSB锁存组件20和行初始地址锁存组件22可采用相同的缓冲器集合单独加载。
行测试地址计数器24连接到锁存组件20和22。本文所使用的术语“耦合”、“连接”或者它们的任何变体表示两个或两个以上元件之间直接或间接的任何耦合或连接。行测试地址计数器24采用来自锁存器20和22的SETR[0:11]和AR[0:7]、AR*[0:7]信号来产生TRA[0:11]信号，然后将它们提供给地址缓冲器。行测试地址计数器24一般用于对测试的一系列行地址进行“计数”。
参照图5B，测试行地址定序器12的另一种实现包括(M+1)位计数器26、“与非”门27和变极器28、29。虽然没有明显表示，但是这个实现还可包括行LSB锁存组件和行初始地址锁存组件。
行LSB锁存组件将M+1个设置行(SR)信号(即SR[0:M]或SR0、SR1、...、SRM)提供给计数器26，用于设置最低有效位(LSB)。行初始地址锁存组件将M+1个初始行地址(A)信号(即A[0:M]或A0、A1、...、AM)提供给计数器26，用于设置初始行地址。也就是说，这些信号提供可用作初始行地址的M+1位行地址的信息。
“与非”门27接收命令信号，例如行地址选通(RAS)、开始测试计数器(TCNT)和LOAD。“与非”门27输出本地计数器时钟(LCK)信号。计数器26接收LCK信号和其它命令信号，例如行递减计数(RCNTD)和加载行地址(LRA)。计数器26还接收来自行初始地址锁存组件的地址(A[0:M])信号以及来自行LSB锁存组件的设置行(SR[0:M])信号。
在操作中，在激活加载行地址(LRA)信号时，通过地址(A[0:M])信号将初始地址加载到计数器26。LSB采用设置行(SR[0:M])信号来设置。LCK信号使计数器26开始计数。计数的方向(递增或递减)通过行递减计数(RCNTD)信号来控制。计数器26输出M+1个输出(Q)信号(即Q[0:M]或Q0、Q1、...、QM)，它们可用于对其中包含计数器26的半导体芯片(例如芯片204)中的各个位置进行测试的行地址。
测试行地址定序器12的这种实现的示范时序图300如图14所示。
图6A和图6B是根据本发明的实施例的测试列地址定序器14的示范实现的框图。应该理解，图6A和图6B所示的实现只是示范性的，而且其它实现可被考虑、将是本领域的技术人员理解的并且落入本发明的范围之内。
参照图6A，测试列地址定序器142的一种实现包括列最低有效位(LSB)锁存组件30、列初始地址锁存组件32和列测试地址计数器34。
列初始地址锁存组件32一般用于锁定TD[0:7]信号的值，这些值用来定义计数可自其中开始进行的起始或初始号(或列地址)。在一个实施例中，这个初始号可能是8位二进制数(地址)。可包括一个或多个锁存元件的列初始地址锁定组件32接收CCNTD信号，以及输出地址(AC[0:7]和AC*[0:7])信号。这些地址信号指定计数从其中开始的初始列的地址。
列LSB锁存组件30一般用于锁定TD[0:7]信号的值，这些值用来定义计数的最低有效位。SCLSB信号用来设置列地址计数的LSB。列LSB锁存组件20输出设置(SETC[0:7])信号。SETC[0:7]信号用于确定列测试地址计数器34中的哪一个位将在计数期间用作最低有效位(LSB)。
列测试地址计数器34连接到锁存组件30和32。列测试地址计数器34采用来自锁存组件30和32的SETC[0:11]和AC[0:7]、AC*[0:7]信号来产生TCA[0:7]信号，然后将它们提供给地址缓冲器。列测试地址计数器34一般用于对测试的一系列的列地址进行“计数”。
列LSB锁存组件30和列初始地址锁存组件32可采用相同的缓冲器集合单独加载。
参照图6B，测试列地址定序器14的另一种实现包括(N+1)位计数器35、“与非”门36、37、“或非”门38和变极器33、35、39。虽然没有明显表示，但是这个实现还可包括列LSB锁存组件和列初始地址锁存组件。
列LSB锁存组件将N+1个设置列(SC)信号(即SC[0:N]或SC0、SC1、...、SCN)提供给计数器35，用于设置最低有效位(LSB)。列初始地址锁存组件将N+1个初始列地址(A)信号(即A[0:N]或A0、A1、...、AN)提供给计数器35，用于设置初始列地址。也就是说，这些信号提供可用作初始列地址的N+1位列地址的信息。
“与非”门36和37接收命令信号，例如RW、LOAD、开始测试计数器(TCNT)和时钟(CLK)。本地计数器时钟(LCK)信号从这些信号中产生。计数器35接收LCK信号和其它命令信号，例如列递减计数(CCNTD)和加载列地址(LCA)。计数器35还接收来自列初始地址锁存组件的地址(A[0:N])信号以及来自列LSB锁存组件的设置列(SC[0:N])信号。
在操作中，在激活加载列地址(LCA)信号时，通过地址(A[0:N])信号将初始地址加载到计数器35。LSB采用设置行(SC[0:N])信号来设置。LCK信号使计数器35开始计数。计数的方向(递增或递减)通过列递减计数(CCNTD)信号来控制。计数器35输出N+1个输出(Q)信号(即Q[0:N]或Q0、Q1、...、QN)，它们可用于对其中包含计数器35的半导体芯片(例如芯片204)中的各个位置进行测试的列地址。
图7是根据本发明的一个实施例的行测试地址计数器24的示意图。应该理解，图7所示的实现只是示范性的，而且其它实现可被考虑、将是本领域的技术人员理解的并且落入本发明的范围之内。
行测试地址计数器24可包括多个测试计数器部分(tst_cntr_sec)26，它们分别标记为26a-1。测试计数器部分26可串行或级联耦合，以便实现计数器。也就是说，一个测试计数器部分26的一个或多个输出信号(T1、T2)作为输入信号(F1、F2)施加到下一个部分26。响应LRA1信号的施加，第一组测试计数器部分26a-h经过连接以接收行地址位信号(AR[0:7]和/或AR*[0:7])中相应的一个。响应LRA2信号的施加，第二组测试计数器部分26i-1经过连接以接收行地址位信号(AR[0:7]和/或AR*[0:7])中相应的一个。换言之，LRA1和LRA2信号施加到测试计数器部分26a-1，以便从行初始地址锁存组件22加载初始地址。
在一个实施例中，可能需要(例如CLK信号的)两个周期来建立行测试地址定序器12。在第一周期中，第一组测试计数器部分26a-h加载了初始行地址和最低有效位的相应值；以及在第二周期，第二组测试计数器部分26i-1加载了初始行地址和最低有效位的相应值。
各测试计数器部分26a-1接收CRNTD信号和SETR[0:11]信号的相应一个。SETR[0:11]信号一般用于将测试计数器部分26之一中存储的位之一指定为最低有效位(LSB)，使得计数以1、2、4、8等的增量进行。测试计数器部分26a-1共同输出序列，它们可能是在输出TRA[0:11]信号中传送的行地址(在测试计数器部分的Q*输出端子上出现)。可将TRA[0:11]信号传送给存储器阵列的外围电路，用于在测试期间访问特定行。
在所述实施例中，行测试地址计数器24可能是采用适当的时钟信号来定时的同步计数器。具体来说，Q/Q*输出端子上的信号以实质上与LCK或LCK*信号例如转为高态有效的同时进行切换。接收RAEN和TCNT信号的移位寄存器计数生成器28产生开始行计数(SRCNT)信号。SRCNT信号用于产生LCK和LCK*信号。LCK和LCK*信号施加到测试计数器部分26a-1的时钟输入，因而使测试地址计数器24输出在TRA[0:11]信号中传送的行地址序列。
图8是根据本发明的一个实施例的列测试地址计数器34的示意图。应该理解，图8所示的实现只是示范性的，而且其它实现可被考虑、将是本领域的技术人员理解的并且落入本发明的范围之内。
列测试地址计数器34可包括多个测试计数器部分(tst_cntr_sec)26，它们分别标记为26m-s。测试计数器部分26m-s可串行或级联耦合，以便实现计数器。更具体来说，一个测试计数器部分26的一个或多个输出信号(T1、T2)作为输入信号(F1、F2)施加到下一个部分26。响应LCA信号的施加，测试计数器部分26m-s经过连接以接收列地址信号(AC[0:7]和/或AC*[0:7])中相应的一个。
各测试计数器部分26m-s接收CCNTD信号和SETC[0:7]信号的相应一个。SETC[0:7]信号一般用于将测试计数器部分26之一中存储的位之一指定为最低有效位(LSB)，使得计数以1、2、4、8等的增量进行。测试计数器部分26m-s共同输出数字序列，它们可能是在输出TCA[0:7]信号中传送的列地址(在测试计数器部分的Q*输出端子上出现)。可将TCA[0:7]信号传送给存储器阵列的外围电路，用于在测试期间访问特定列。在一个实施例中，测试计数器部分26m-s可能加载了初始列地址和最低有效位的相应值(对于同步设计，它们可在单个时钟周期中实现)。
在所述实施例中，列测试地址计数器34可能是采用适当的时钟信号来定时的同步计数器。具体来说，Q/Q*输出端子上的信号以实质上与LCK或LCK*信号例如转为高态有效的同时进行切换。TCNT信号用于产生LCK和LCK*信号。LCK和LCK*信号施加到测试计数器部分26m-s的时钟输入，早些使测试地址计数器34输出在TCA[0:7]信号中传送的列地址序列。
图9是根据本发明的一个实施例的测试计数器部分26的示意图。应该理解，图9所示的实现只是示范性的，而且其它实现可被考虑、将是本领域的技术人员理解的并且落入本发明的范围之内。测试计数器部分26与其它测试计数器部分26配合计算可加载到测试中部分26的某个初始值的设置增量或减量。
如图所示，测试计数器部分26包括：接收位信号(SETR[i]，SETC[i])的输入节点SET；接收初始地址(行或列)的位信号(AR[i]，AR*[i]；AC[i]，AC*[i])的输入节点A、A*；接收递减计数(CRNTD，CCNTD)信号的输入节点CNTD；接收来自它所连接的另一个测试计数器部分26的信号的输入节点F1、F2；接收时钟(LCK，LCK*)信号的输入节点CK、CK*；以及接收加载行地址(或加载列地址)信号的输入节点L、L*。
测试计数器部分26可包括可能组成移位寄存器的一部分的触发器40。在一个实施例中，这个触发器40可能是正沿触发D设置-重置触发器(dff_sr)。根据加载地址(LRA或LCA)信号的值，地址位信号(AR[i]，AR*[i]；AC[i]，AC*[i])可通过通门42施加到触发器40的设置(S)和重置(R)输入(为了清楚起见，只标记其中之一)。这允许初始地址的相应位在测试计数器部分26中被设置。根据测试地址计数器是递增计数来是递减计数，触发器40的输出Q、Q*信号的任一个可用于测试计数器部分26的相应输出地址位信号(TRA[i]或TCA[i])。如果测试地址计数器递增计数，则CNTD节点上的输入信号(CRNTD或CCNTD)的值将为低(“逻辑0”)，以及如果测试地址计数器递减计数，则CNTD节点上的信号的值将为高(“逻辑1”)。
根据测试计数器部分26的F1、F2和SET节点上的信号的值，触发器40的输出Q、Q*信号还可被反馈，作为D输入上的输入。如果希望测试计数器部分26的位值作为计数的最低有效位，则SET输入节点上的信号(SETR[i]或SETC[i])的值将为高，以及Q*信号将反馈到D输入。否则，根据F1和F2信号的电压值，Q或Q*信号将反馈给D输入。注意，F1和F2信号可能始终相互补充。测试计数器部分26对F2信号执行逻辑，以便产生T1、T2信号，它们可输出给另一个测试计数器部分26。
根据本发明的一个实施例的触发器40的一种示范实现的示意图如图10所示。通门42的一种示范实现的示意图如图13所示。
图11A和图11B是根据本发明的实施例的设置地址锁存器50的示范实现的示意图。应该理解，图11A和图11B所示的实现只是示范性的，而且其它实现可被考虑、将是本领域的技术人员理解的并且落入本发明的范围之内。
多个这类初始地址锁存器50可用于实现行初始地址锁存组件22和列初始地址锁存组件32(分别如在图5A和图6A中所示)。在一个实施例中，八个这类初始地址锁存器可用于行初始地址锁存组件22和列初始地址锁存组件32的每个。
参照图11，在一个实现中，初始地址锁存器50接收CNTD节点上适当的递减计数信号(CRNTD或CCNTD)以及TDA节点上的相应测试数据(TD[i])位信号。初始地址锁存器50一般用来锁定相应测试数据位信号的值，以便输入到测试地址计数器中作为初始地址的一部分。
图12A、12B和12C是根据本发明的实施例的设置最低有效位锁存器60的示范实现的示意图。应该理解，图12A、图12B和图12C所示的实现只是示范性的，而且其它实现可被考虑、将是本领域的技术人员理解的并且落入本发明的范围之内。
多个这类LSB锁存器60可用于实现行LSB锁存组件或列LSB锁存组件(例如分别在图5A和图6A中所示的行LSB锁存组件20或列LSB锁存组件30)。
参照图12A，提供LSB锁存器60的一种实现的示意图。在一些实施例中，图12A所示的LSB锁存器60可用于行LSB锁存组件20(图5A所示)和列LSB锁存组件30(图6A所示)。在一个实施例中，十二个这类LSB锁存器可用于行LSB锁存组件20，以及八个这类LSB锁存器可用于列LSN锁存组件30。
各LSB锁存器60接收SLSB节点上适当的设置LSB信号(SRLSB或SCLSB)以及节点A上的相应测试数据(TD[i])位信号。各LSB60一般用来锁定相应测试数据位信号的值，以便输入到行测试地址计数器24或列测试地址计数器34中用于定义LSB。
参照图12B和图12C，说明LSB锁存器60的其它实现。各LSB锁存器60输出设置(S)信号，它被提供给行计数器26(参见图5B)或列计数器35(参见图6B)。对于M+1位行计数器26，提供M+1个LSB锁存器60。每个这种LSB锁存器60输出相应设置行(SR)信号(即SR[0:M]或SR0、SR1、...、SRM)，用于设置行计数器26的LSB。对于N+1位列计数器35，提供N+1个LSB锁存器60。每个这种LSB锁存器60输出相应设置列(SC)信号(即SC[0:N]或SC0、SC1、...、SCN)，用于设置列计数器35的LSB。
根据加电时的设置(S)信号的缺省值，图12B和图12C所示的实现用于备选方案。具体来说，在加电时设置S信号的缺省值为高值或“1”，则可使用图12B所示的实现。在加电时设置S信号的缺省值为低值或“0”，则可使用图12C所示的实现。
图13说明例如在图9至图12C中所示的通门42的一个示范实现。如图所示，通门42包括其源极和漏极耦合在一起的P型晶体管70和N型晶体管72。启用信号C施加到晶体管72的栅极，以及启用信号C的倒数施加到晶体管70的栅极。通门42的输入端子接收输入信号，以及输出信号出现在通门42的输出端子上。在操作中，当启用C的值为低电平(因而启用信号的倒数的值为高电平)时，输入信号的值通过通门42传递，作为输出信号的值。
图15是根据本发明的一个实施例的模拟突发操作的示范时序图400。在突发操作中，响应单个读(RD)或写(RW)命令来访问多个顺序列地址上的数据，因而实现数据的更快速访问。仅需要该组中的第一列的地址。根据本发明的实施例的系统和方法可产生和输出列地址，以便模拟突发操作。
参照图15，初始列地址加载到列测试地址定序器14。通过开始测试计数器(TCNT)信号被激活，当施加读(RD)或写(WR)信号时，初始列地址由列测试地址定序器14在测试列地址TCA[0:N])信号中输出。初始列地址(例如0)用来访问一组顺序列地址上的数据。例如，这可能是四的突发长度的列地址0至3。
列测试地址定序器14产生多个附加列地址。但是，这些列地址并非全部在测试列地址TCA[0:N]信号中输出。仅提供各组列的起始地址。因此，继续说明前面给出的实例，从列测试地址定序器14输出的下一个列地址将为4(对于列地址4至7)，然后为8(对于列地址8至11)，依此类推。这模拟集成电路(IC)芯片的测试的突发操作。
突发长度——对应于响应读(RD)或写(WR)信号的单一施加而产生和输出的地址的数量——可配置为匹配IC芯片的实际操作。
虽然详细说明了本发明及其优点，但应当理解，在其中可进行各种变更、替换及改造，而没有背离所附权利要求书所定义的本发明的精神和范围。也就是说，本申请中包含的论述意在用作基本描述。应当理解，具体论述可能没有明确描述可行的所有实施例；许多备选方案是隐含的。也可能没有全面说明本发明的一般性质，以及可能没有明确表示各特征或元件如何可以实际上表示广义功能或者表示大量备选或等效元件。它们同样隐含地包含于本公开中。在通过面向装置的术语来描述本发明的情况下，装置的各元件隐含地执行一种功能。描述或者术语都不是要限制权利要求的范围。

Claims (32)

1.在连同第二集成电路芯片一起包含在单个封装的第一集成电路芯片中，一种系统包括：
所述第一集成电路芯片上可用于在常规操作期间接收来自所述第二集成电路芯片的地址信号的电路；以及
所述第一集成电路芯片上的可用于产生用于测试处于测试模式的所述第一集成芯片的地址信号的电路。
2.如权利要求1所述的系统，其特征在于，可用于产生地址信号的所述电路包括耦合到所述锁存组件的测试地址计数器，所述测试地址计数器可用于生成地址序列，其中，所述地址序列由通过从初始地址的值递增或递减所得出的相应值来表示。
3.如权利要求2所述的系统，其特征在于，可用于产生地址信号的所述电路包括可用于接收和锁定所述初始地址的所述值的锁存组件。
4.如权利要求2所述的系统，其特征在于，所述测试地址计数器包括以级联配置耦合的多个测试计数器部分。
5.如权利要求2所述的系统，其特征在于，采用SET信号和LOAD信号对所述测试地址计数器进行初始化。
6.如权利要求2所述的系统，其特征在于，采用LOAD信号来启动和停止所述测试地址计数器。
7.如权利要求1所述的系统，其特征在于，可用于产生地址信号的所述电路包括：
可用于接收和锁定初始地址的值的第一锁存组件；
可用于接收和锁定用于指定最低有效位的数据的第二锁存组件；以及
耦合到所述第一锁存组件和所述第二锁存组件的测试地址计数器，所述测试地址计数器可用于生成地址序列，其中，所述地址序列由通过从最低有效位上的所述初始地址的所述值递增或递减所得出的相应值来表示。
8.如权利要求4所述的系统，其特征在于，所述第一锁存组件接收多个加载操作中的所述初始地址的所述值。
9.如权利要求1所述的系统，其特征在于，所述单个封装的至少一部分外部端子由所述第一和第二集成电路芯片共用。
10.如权利要求1所述的系统，其特征在于，可用于接收来自所述第二集成电路芯片的地址信号的所述电路包括：
通过相应粘合电线连接到所述第二集成电路芯片的多个粘合衬垫；以及
多个缓冲器，各缓冲器连接到所述多个粘合衬垫中相应的一个。
11.如权利要求1所述的系统，其特征在于：
所述第一和所述第二集成电路芯片之一是存储器芯片；以及
所述第一和所述第二集成电路芯片的所述另一个是逻辑芯片。
12.如权利要求1所述的系统，其特征在于，包括所述第一集成电路芯片上的复用器，可用于在从所述第二集成电路芯片所接收的所述地址信号与为了用于测试所产生的所述地址信号之间进行复用。
13.在连同第二集成电路芯片一起包含在单个封装的第一集成电路芯片中，一种方法包括：
在常规操作期间，在所述第一集成电路芯片上接收来自所述第二集成电路芯片的地址信号；以及
在所述第一集成电路芯片上内部产生用于测试处于测试模式的所述第一集成芯片的地址信号。
14.如权利要求13所述的方法，其特征在于，内部产生的步骤包括产生地址序列，其中，所述地址序列由通过从初始地址的值递增或递减所得出的相应值来表示。
15.如权利要求14所述的方法，其特征在于，产生所述地址序列的步骤采用LOAD信号来启动和停止。
16.如权利要求13所述的方法，其特征在于，内部产生的步骤采用SET信号和LOAD信号来初始化。
17.如权利要求13所述的方法，其特征在于，包括接收和锁定所述初始地址的所述值。
18.如权利要求17所述的方法，其特征在于，所述初始地址的所述值在多个加载操作中接收。
19.如权利要求13所述的方法，其特征在于，所述单个封装的至少一部分外部端子由所述第一和第二集成电路芯片共用。
20.如权利要求13所述的方法，其特征在于：
所述第一和所述第二集成电路芯片之一是存储器芯片；以及
所述第一和所述第二集成电路芯片的所述另一个是逻辑芯片。
21.在具有包含于单个封装的第一集成电路芯片和第二集成电路芯片的半导体器件中，其中的所述第一集成电路芯片和所述第二集成电路芯片共享所述单个封装的多个外部引脚，所述第一集成电路芯片包括：
可用于在所述第一集成电路芯片的常规操作期间接收来自所述第二集成电路芯片的地址信号的电路；
第一锁存组件，可用于接收和锁定所述第一集成电路芯片的测试模式中的初始地址的值；以及
耦合到所述锁存组件的测试地址计数器，所述测试地址计数器可用于生成所述测试模式中的地址序列，其中，所述地址序列由通过从初始地址的值递增或递减所得出的相应值来表示。
22.如权利要求21所述的第一集成电路芯片，其特征在于，包括可用于接收和锁定用于将N个地址位之一指定为递增或递减的最低有效位的第二锁存组件。
23.如权利要求21所述的第一集成电路芯片，其特征在于，所述初始地址包括多个位，以及所述测试地址计数器包括多个测试计数器部分，各测试计数器部分可用于接收所述初始地址的所述位之一。
24.如权利要求21所述的第一集成电路芯片，其特征在于，所述测试地址计数器包括以级联配置耦合的多个测试计数器部分。
25.如权利要求21所述的第一集成电路芯片的其特征在于，所述测试地址计数器包括N个测试计数器部分，所述N个测试计数器部分的每个与所述N个地址位中相应的一个关联并且可用于产生用于所述序列中的各地址的所述N个地址位中相应的一个的独立值。
26.在连同第二集成电路芯片一起包含在单个封装的第一集成电路芯片中，一种系统包括：
所述第一集成电路芯片上用于在常规操作期间接收来自所述第二集成电路芯片的地址信号的部件；以及
所述第一集成电路芯片上用于产生用于测试处于测试模式的所述第一集成芯片的地址信号的部件。
27.如权利要求26所述的系统，其特征在于，用于产生地址信号的所述部件包括耦合到所述锁存组件的测试地址计数器，所述测试地址计数器可用于生成地址序列，其中，所述地址序列由通过从初始地址的值递增或递减所得出的相应值来表示。
28.如权利要求27所述的系统，其特征在于，用于产生地址信号的所述部件包括用于接收和锁定所述初始地址的所述值的锁存组件。
29.如权利要求26所述的系统，其特征在于，用于产生地址信号的所述部件采用SET信号和LOAD信号来初始化。
30.如权利要求26所述的系统，其特征在于，用于产生地址信号的所述部件采用LOAD信号来启动和停止。
31.如权利要求26所述的系统，其特征在于，所述单个封装的至少一部分外部端子由所述第一和第二集成电路芯片共用。
32.如权利要求26所述的系统，其特征在于：
所述第一和所述第二集成电路芯片之一是存储器芯片；以及
所述第一和所述第二集成电路芯片的所述另一个是逻辑芯片。
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