CN101501818B - 利用中间退火制造包括能带工程超晶格的半导体器件的方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法,可以包括形成包括多个叠加的层组的超晶格,每个层组包括用于限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻的基础半导体部分内的至少一个非半导体单层。本方法也可以包括在完成超晶格的形成之前,进行至少一次退火。

Description

利用中间退火制造包括能带工程超晶格的半导体器件的方法
技术领域
本发明涉及半导体领域,更具体地,涉及具有基于能带工程的增强特性的半导体及其相关方法。
背景技术
人们已经提出了用于增强半导体器件性能的结构和技术,诸如通过提高电荷载流子的迁移率。例如,Currie等人的第2003/0057416号美国专利申请披露了硅、硅-锗以及松弛硅的应变材料层,并且,该应变材料层还含有无杂质区,否则将会导致性能退化。在上硅层内所得到的总双轴应变改变了载流子迁移率,使较高的速度和/或较低的功率器件成为可能。Fitzgerald等人的公开的第2003/0034529号美国专利申请披露了同样是基于类似应变硅技术的CMOS逆变器。
Takagi的第6,472,685 B2号美国专利披露了包括硅层和夹在硅层之间的碳层的半导体器件,使得第二硅层的导带和价带接收弹性应变。具有较小的有效质量并由施加到栅极电极的电场感应所产生的电子,被限制在第二硅层内,从而断定n沟道MOSFET具有更高的迁移率。
Ishibashi等人的第4,937,204号美国专利披露了这样一种超晶格,其中多个层(少于8个单层,且包含片段或二元化合物半导体层)交替且外延地生长。主电流的方向与超晶格的各层垂直。
Wang等人的第5,357,119号美国专利披露了具有通过降低超晶格内的合金散射而获得的较高迁移率的Si-Ge短程超晶格。沿着上述路线,Candelaria的第5,683,934号美国专利披露了包括沟道层的提高迁移率的MOSFET,其中沟道层包含由硅和以将沟道层置于弹性应力之下的百分比替代性地存在于硅晶格中的第二种材料形成的合金。
Tsu的第5,216,262号美国专利披露了一种量子阱结构,该量子阱结构包括两个阻挡层区和夹在阻挡层之间的薄的外延生长的半导体层。每个阻挡层区包括具有厚度通常在2到6个单层范围内的SiO2/Si的交替层。在阻挡层之间夹有更厚的硅部分。
也是Tsu的一篇标题为“硅纳米结构器件中的现象(phenomenain silicon nanostructure devices)”的文章披露了硅和氧的半导体-原子超晶格(SAS),该文章于2000年9月6日在Applied Physics andMaterials Science & Processing第391-402页在线发表。据披露,Si/O超晶格被披露用于在硅量子和发光器件中。具体地,构建并测试了绿色电致荧光二极管结构。二极管结构中的电流是垂直的,即,与SAS的层是垂直的。所披露的SAS可以包括由被吸收的核素诸如氧原子以及CO分子所分离的半导体层。超出被吸收的氧单层的硅生长被描述为具有相当低的缺陷密度的外延生长。一个SAS结构包括大约为8个硅原子层的1.1nm厚的硅部分,另一个结构具有两倍于上述硅厚度的厚度。发表于Physical Review Letters第89卷第7期(2002年8月12日)的Luo等人的一篇标题为“直接带隙发光硅的化学设计(Chemical Design of Direct-gap Light-Emitting Silicon)”的文章,进一步讨论了Tsu的8个发光SAS结构。
Wang、Tsu和Lofgren的公开的第WO 02/103,767 A1号的国际专利申请披露了由薄硅和氧、碳、氮、磷、锑、砷或氢形成的阻挡层构建区,从而使垂直流过晶格的电流降低超过4个数量级。绝缘层/阻挡层允许低缺陷外延生长硅紧邻绝缘层沉积。
Mears等人的公开的第2,347,520号GB专利申请披露了非周期光子能带隙(APBG)结构的原理可以适用于电子能带隙工程。具体地,该申请披露了可以调整材料参数,例如,能带最小值的位置、有效质量等,以产生具有理想能带结构特征的新的非周期材料。披露了将其他参数诸如电导率、热导率和介电常数或导磁率设计到材料中去也是可能的。
尽管在材料工程上付出相当大的努力以提高半导体器件中的电荷载流子的迁移率,对更大的改进仍有着需求。更高的迁移率可以增加器件速度和/或降低器件功耗。尽管不断地向更小的器件特征转变,有了更高的迁移率,也可以保持器件的性能。
发明内容
鉴于前述背景,因此,本发明的目的是提供用于制造(例如)具有更高电荷载流子迁移率的半导体器件的方法。
通过用于制造半导体器件的方法提供本发明的上述和其他目的、特征和优势,所述方法包括形成含有多个叠加的层组的超晶格,其中,每个层组包括用于限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻的基础半导体部分的晶格内的至少一个非半导体单层。更具体而言,本发明还可以包括在完成超晶格的形成前,进行至少一次退火。
形成超晶格可以包括通过连续沉积多个基础半导体单层来形成每个组。另外,进行所述至少一次退火可以包括在完成至少一个层组内的所有多个基础半导体单层的沉积之前,进行所述至少一次退火。进行所述至少一次退火可以包括在完成至少一个层组内的多个基础半导体单层中的至少一个的沉积之后,进行所述至少一次退火。例如,进行所述至少一次退火可以包括在完成不多于8个基础半导体单层的沉积之后,以及,更优选地,在完成不多于4个基础半导体单层之后,进行所述至少一次退火。
进行所述至少一次退火可以包括在大约550到750℃的范围内的温度下,以及,更优选地,在大约625到675℃的范围内的温度下,进行所述至少一次退火。可以进行至少一次持续在大约1到30分钟的范围内(更优选地,在大约5到15分钟的范围内)的时长的退火。
每个基础半导体部分可以包含硅,在一些实施例中,所述至少一个非半导体单层中的每一个可以包含氧。例如,每个非半导体单层可以是单个单层厚。另外,每个基础半导体部分可以是小于8个单层厚。
超晶格可以还包括位于最上面的层组上的基半导覆盖层。在一些实施例中,所有的基础半导体部分可以具有相同数量的单层的厚度。在其他实施例中,有些基础半导体部分可以具有不同数量的单层厚度。
每个基础半导体部分可以包含选自包括第IV族半导体、第III-V族半导体以及第II-VI族半导体的组中的基础半导体。另外,每个非半导体单层可以包含选自包括氧、氮、氟和碳-氧中的组的非半导体。
形成超晶格可以包括在基片上形成超晶格。该方法还包括用至少一种导电率对所剂超晶格进行掺杂。
在一些有利的实施例中,超晶格可以限定半导体器件的沟道。因此,该方法还可以包括形成与所述超晶格沟道横向相邻的源区和漏区、以及形成位于所述超晶格沟道上面的栅极。
附图说明
图1是示出根据本发明的用于制造包括超晶格的半导体器件的方法的流程图。
图2是根据本发明形成的包括超晶格的半导体器件的横截面示意图。
图3是如图2中所示的超晶格的极大地放大的横截面示意图。
图4是图2中所示的超晶格的一部分的透视原子的示意图。
图5是可以用于图2的器件中的超晶格的另一实施例的极大地放大的横截面示意图。
图6A是关于现有技术中的体硅和图2-4中所示的4/1 Si/O超晶格的从伽马点(G)计算所得的能带结构的图。
图6B是关于现有技术中的体硅和图2-4中所示的4/1 Si/O超晶格的从Z点计算所得的能带结构的图。
图6C是关于现有技术中的体硅和图5中所示的5/1/3/1 Si/O超晶格的伽马点和Z点计算所得的能带结构的图。
图7和8分别是根据本发明在没有中间退火的情况下形成的3层和6层的超晶格基础半导体层组的透射电镜(TEM)图。
图9和10分别是根据本发明在有中间退火的情况下形成的3层和8层的超晶格基础半导体层组的TEM图。
具体实施方式
以下将参照附图对本发明进行更加全面的描述,在附图中示出了本发明的优选实施例。然而,本发明可以用许多不同的形式实施,并且不应当被理解为受限于本文所阐述的实施例。更确切地说,提供上述实施例,使得本公开内容将是全面的、完整的,并将向本领域的技术人员充分地传达本发明的范畴。在本文中,相似的标号表示相似的元件,撇号用来表示可替换的实施例中的类似元件。
本发明涉及在原子或分子水平上控制半导体材料的特性,以在半导体器件内获得改善的性能。此外,本发明涉及对用于半导体器件的导电通道内的改进的材料的确定、产生和使用。
申请人在不希望被束缚的情况下提出了下述理论:此处所描述的某些超晶格降低了电荷载流子的有效质量,从而这导致了更高的电荷载流子迁移率。在文献中以各种定义描述了有效质量。作为测量有效质量中的改进的方法,申请人分别使用了关于电子和空穴的“导电率倒易有效质量张量”Me -1和Mh -1,其定义如下:
对电子而言,
M e , ij - 1 ( E F , T ) = Σ E > E F ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E F ∫ B . Z . f ( E ( k , n ) , E F , T ) d 3 k
对空穴而言:
M h , ij - 1 ( E F , T ) = - Σ E > E F ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E F ∫ B . Z . f ( 1 - f ( E ( k , n ) , E F , T ) ) d 3 k
其中f是费米-狄拉克分布,EF是费米能量,T是温度,E(k,n)是电子在与波矢量k和第n个能带相对应的状态下的能量,指数i和j指笛卡儿坐标x、y和z,对布里渊散射区(B.Z.)进行积分,分别对电子和空穴的具有高于和低于费密能级的能带进行求和。
申请人对导电率倒易有效质量张量的定义是这样的:材料的导电率的张量分量对于导电率倒易有效质量张量的对应分量的较大值来说是较大的。此外,申请人在不希望被限定于上述范围的情况下,提出了下述理论:此处所描述的超晶格设定了导电率倒易有效质量张量的值,以增强材料的导电特性,诸如通常是关于电荷载流子传输的优选方向上的导电特性。合适的张量元素的逆被称为导电率有效质量。换言之,为了描述半导体材料结构的特征,以上所描述的且在沿所预定的载流子传输方向上计算所得的电子/空穴的导电率有效质量被用于辨别改进的材料。
较高的电荷载流子迁移率可以是由于载流子在平行方向上比存在的其他方向上的导电率有效质量低而产生的。该导电率有效质量可以小于在其他情况下出现的导电率有效质量的三分之二。当然,超晶格还可以在其中包含至少一种导电率掺杂剂。
利用上述手段,人们可以选择具有用于特殊目的的改进的能带结构的材料。一个这样的实例就是用于半导体器件中的沟道区的超晶格25材料。现在参照图2首先描述包括根据本发明的超晶格25的平面MOSFET 20。然而,本领域的技术人员将会理解此处所确定的材料将用于许多不同类型的半导体器件中,诸如分立器件和/或集成电路。
所示出的MOSFET 20包括基片21、轻掺杂的源/漏扩展区22、23、较重掺杂的源/漏区26、27和由超晶格25提供的位于源/漏区之间的沟道区。本领域技术人员将会理解的是,源/漏硅化物层30、31和源/漏接触区32、33位于源/漏区上面。栅极35示例性地包括与由超晶格25所提供的沟道相邻的栅极绝缘层36和位于栅极绝缘层上的栅极电极层38。在所示出的MOSFET 20内还提供侧壁分隔片40、41,并且在栅极电极层38之上提供硅化物层34。为了清楚地说明,在图2中利用点划线示出将栅极绝缘层36,用虚线示出被由轻掺杂的源/漏扩展区22、23的注入而注入掺杂剂的超晶格25的各区。
申请人已经确定了改进的材料或结构以及用于制造MOSFET 20的沟道区的方法。更具体而言,申请人已经确定了具有下述能带结构的材料或结构:关于电子和/或空穴的合适的导电率有效质量基本上小于硅的对应值。
现在再参照图2和3,材料或结构的形式为超晶格25,其结构在原子或分子的水平上受控并可以利用已知的原子或分子层沉积技术形成。超晶格25包括以叠层关系排列的多个层组45a-45n,具体参照图3的示意的横切面图也许可以最好地理解这一点。
超晶格25的每个层组45a-45n包括用于限定各自的基础半导体部分46a-46n的多个叠加的基础半导体单层46及其上的能带修改层50。为了说明清楚,在图3中以点划线表示能带修改层50。
能带修改层50示例性地包括限制于相邻的基础半导体部分的晶格内的一个非半导体单层。即,相邻层组45a-45n内的相对的基础半导体单层46通过化学键结合在一起。例如,就硅单层46而言,组45a的上部或顶部单层内的有些硅原子将与组45b的下部或底部单层内的硅原子以共价键形式结合在一起。这使得晶格沿层组继续拓展,尽管存在非半导体单层(例如,一个或多个氧单层)。当然,随着上述层的每一个内的某些硅原子将与非半导体原子(即,本实例中的氧)键合,相邻组45a-45n的相对硅层46之间将没有完全的或纯粹的共价键,这一点应该会被本领域的技术人员所理解。
在其他实施例中,一个以上的这样的单层是可能的。应当注意的是此处参照非半导体或半导体单层意味着用于单层的材料如果以块状形成,应是非半导体或半导体。即,材料诸如半导体的单个单层可能不一定表现出与以块状或以相对来说较厚的层形成的单层相同的特性,这一点会为本领域的技术人员所理解。
申请人在不希望受限的情况下提出了下述理论:能带修改层50和相邻的半导体部分46a-46n导致超晶格25在平行的层方向上比所存在的其他方向上具有较低的合适的电荷载流子的导电率有效质量。考虑到其他方式,上述平行方向与叠加方向垂直。能带修改层50也可以导致超晶格25具有普通的能带结构。
同样,提出了这样的理论,即半导体器件,诸如所示的MOSFET20,基于比在其他情况下所存在的较低导电率有效质量,具有较高的电荷载流子迁移率。在某些实施例中,作为本发明所取得的能带工程的结果,超晶格25还可以具有对光电子器件来说可能尤其有利的基本上直接的能带隙,例如,转让给本受让且其全部内容以引用方式并入本文的共同未决的申请标题为“包括具有能带工程的超晶格的有源光学器件的集成电路”(INTEGRATED CIRCUIT COMPRISING ANACTIVE OPTICAL DEVICE HAVING AN ENERGY BANDENGINEERED SUPERLATTICE)、第10/936,903号美国专利申请所阐述的那些器件。
MOSFET 20的源/漏区22/26、23/27和栅极35可以被看作是促使电荷载流子穿过相对于叠加的组45a-45n中的各层的平行方向上的超晶格25进行传输的区域,这一点会被本领域的技术人员所理解。本发明也考虑了其他这样的区域。
超晶格25也示例性地包括位于上层组45n上的覆盖层52。覆盖层52可以包括多个基础半导体单层46。覆盖层52的基础半导体单层可以在2到100个范围内,更优选在10到50个单层之间。
每个基础半导体部分46a-46n可以包括选自含有第IV族半导体、第III-V族半导体以及第II-VI族半导体的组中的基础半导体。当然,术语组IV半导体也包括第IV-IV族半导体,这一点会被本领域的技术人员所理解。更具体而言,例如基础半导体可以包含硅和锗中的至少一种。
例如每个能带修改层50可以包括选自包括氧、氮、氟以及碳-氧的组中的非半导体。通过下一层的沉积从而方便制造,非半导体在热稳定上也是理想的。在其他实施例中,非半导体可以是与给定的半导体处理相兼容的其他的无机或有机元素或化合物,这一点会为本领域的技术人员所理解。更具体而言,例如基础半导体可以包括硅和锗中的至少一种。
应当注意,术语单层是指包括单个原子层以及单个分子层。同样应当注意,由单个单层提供的能带修改层50也指包括其内部不是所有可能的位置都被占据的单层。例如,尤其是参照图3的原子图,说明了作为基础半导体材料的硅以及作为能带修改材料的氧的4/1的重复结构。氧的仅仅一半的可能位置被占据。
在其他实施例中和/或在采用不同材料的情况中,上述一半占据并不一定是本领域技术人员所理解的那样。事实上,甚至可以从该示意图中看出,给定单层中的氧的单个原子不会沿平面被准确地排列以直线,这也是原子沉积领域的技术人员所理解的。作为实例,优选的占据范围从完全占满的可能氧位置的大约1/8到一半,尽管其他数量可以用在某些实施例中。
目前硅和氧被广泛地用于传统的半导体处理中,因此,制造商能够容易地使用此处所描述的上述材料。现在原子或单层沉积也被广泛地使用。因此,可以容易地采用和实现包含根据本发明的超晶格25的半导体器件,这一点会被本领域的技术人员所理解。
申请人在不希望受限的情况下提出了这样的理论,即对于超晶格诸如Si/O超晶格,例如,硅单层的数量在理想情况下应当为7个或更少以便超晶格的能带在整个范围内是一样的或相对一致的,以获得理想的优势。然而,可以在其他实施例中使用8个或更多个层,这取决于给定的应用。已经对图3和4中所示的Si/O的4/1重复结构建立模型,以表示电子和空穴在X方向上的提高了的迁移率。例如,对于电子来说,计算所得的导电率有效质量(对于体硅来说是各向同性的)为0.26,对于4/1 SiO超晶格在X方向来说为0.12,从而得到0.46的比值。类似地,对于体硅来说,对空穴计算所得出的值为0.36,对于4/1Si/O超晶格来说为0.16,从而得到0.44的比值。
尽管在某些半导体器件中,上述方向优先特征可能是理想的,但是其他器件可能受益于在平行于层组的任何方向上的迁移率的更加一致的增加。对电子或空穴来说,或仅仅上述类型的电荷载流子中的一种来说,具有提高的迁移率也是有利的,这一点会被本领域的技术人员所理解。
超晶格25的4/1 Si/O实施例的较低导电率有效质量可以小于其他情况下出现的导电率有效质量的三分之二,这既适用于电子也适用于空穴。当然,超晶格25还可以包括掺杂于其中的至少一种导电率掺杂剂,这一点会被本领域的技术人员所理解。
实际上,现在再参照图5,现在描述根据本发明的具有不同特性的超晶格25’的另一实施例。在该实施例中,示出了重复模式3/1/5/1。更具体而言,最下层的基础半导体部分46a’具有三个单层,次最下层的基础半导体部分46b’具有五个单层。这种模式在整个超晶格25’范围内重复。能带修改层50’可以均包括单个单层。对于包括Si/O的上述超晶格25’来说,电荷载流子迁移率的提高不依赖于层平面内的取向。没有具体提及的图5的上述其他元件与参照图3的上述元件相似,此处不需要进一步的讨论。
在某些器件实施例中,超晶格的所有基础半导体部分可以具有相同数量的单层的厚度。在其他实施例中,至少有些基础半导体部分可以具有不同数量的单层的厚度。在其他实施例中,所有基础半导体部分可以具有不同数量的单层的厚度。
在图6A-6C中,给出了利用密度函数理论(DFT)计算所得的能带结构。在本领域中众所周知DFT低估了能带隙的绝对值。因此,可以通过适当的“剪裁修正”偏移带隙之上的所有能带。然而,已经知道能带的形状更加地可靠。应当从这个角度说明垂直的能轴。
图6A显示了由伽马点(G)计算所得的体硅(以连续线表示)和图3-4中所示的4/1 Si/O超晶格25(以点线表示)的能带结构。尽管图中的(001)方向与Si的惯用晶胞的(001)方向对应,但是该方向是指4/1Si/O结构的晶胞,而不是Si的惯用晶胞,从而显示了Si导带最低值的期望位置。图中的(100)和(010)方向与Si惯用晶胞的(110)和(-110)方向对应。本领域的技术人员会理解,图上的Si能带被折叠而将它们在4/1 Si/O结构的适当的倒易点阵方向上表示出来。
可以看出,与体硅(Si)不同的是,4/1 Si/O结构的导带最低值位于伽马点处,而价带最低值发生在(001)方向上的布里渊散射区的边缘,我们称之为Z点。有人可能也会注意到,与Si的导带最低值的曲率相比,4/1 Si/O结构的导带最低值的曲率较大,这要归因于由额外的氧层引入的扰动而产生的能带分离。
图6B显示了由Z点计算所得的体硅(连续线)和4/1 Si/O超晶格25(点线)的能带结构。该图说明了价带在(100)方向上的增加的曲率。
图6C显示了由伽马点和Z点计算所得的体硅(连续线)和图4的超晶格25’的5/1/3/1 Si/O结构(点线)的能带结构。由于5/1/3/1 Si/O结构的对称性,在(100)和(010)方向上计算所得的能带结构是相等的。因此,导电率有效质量和迁移率被期望在平行于层的即垂直于(001)叠层方向上平面内呈现各向同性。注意在5/1/3/1 Si/O实例中,导带最低值和价带最大值都位于或靠近Z点。
尽管曲率的增加表示有效质量的减小,但是可以通过导电率倒易有效质量张量的计算进行适当的比较和区分。这导致申请人进一步提出5/1/3/1超晶格25’应当基本上为直接能带隙的理论。光过渡的适当矩阵元是直接与间接能带隙行为之间的差别的另一指示。
现在再参照图1,现在将描述用于制造包括超晶格25的半导体器件诸如MOSFET 20的方法。超晶格25可以形成于硅基片21上。作为实例,基片21可以是8英寸晶圆的具有<100>晶向的轻掺杂P型或N型单晶硅,尽管也可以使用其他适合的基片。
超晶格25材料形成于基片21的整个上表面或其部分上。一般来讲,在完成超晶格25之前,有利地进行一次或多次退火。即,在超晶格25的形成过程中间进行的一次或多次退火,而不是在其完成后简单地对整个超晶格进行退火。申请人在不希望受限的情况下提出了这样的理论,即进行上述中间退火使与能带修改层50交界的界面处的原子结构能够提供更少的缺陷和更光滑的表面,这使得超晶格25更适合器件的集成,这一点将在以下进行进一步讨论。更具体而言,退火允许氧进入夹在两个硅层之间的氧的较低能量位置(即,“体”硅-氧-硅的最低能量与位于表面上的氧的关系)。然而,顶部的硅层足够薄,尽管限制了氧的位置,但是它可以再排列以占据位于氧之下的硅层的晶体结构配置或取向。
应当注意,如果顶部的硅层太厚(例如,超过8个单层),再排列起来可能太刚性或受到限制。此外,如果它位于表面上或硅矩阵内,氧的最低能量位置(即,键合配置)是不同的,这一点会被本领域的技术人员所理解。理想的情况是在其硅矩阵环境位置内具有氧键,这是由于这样允许重新开始外延硅生长。
以框100开始,在框101,例如在基片21上形成非半导体单层。作为实例,就氧而言,暴露时间可以优选在小于8秒的范围内,尽管也可以使用其他暴露时间。然后,在框102,通过连续的原子层沉积形成一个或多个基础半导体单层46。例如可以利用硅烷、乙硅烷、丙硅烷或其他适合的沉积制剂,在大约425到625℃范围内的温度下以及在大约20到80托范围内的压力下进行沉积。氮或氢可以用作具有大约20到40SLM的传输制剂。
然后,在框103,进行中间退火。通常,应当在进行退火之前形成的组46a-46n的基础半导体单层46的数量取决于给定组内的基础半导体单层的总数。即,对于具有相对较小数量的基础半导体单层46(例如,4个或更小)的组46a-46n而言,可能仅需要在沉积组内的所有单层后进行退火。
另一方面,如果组46a-46n具有相对较大数量的基础半导体单层46(例如,大于4个),那么,在沉积该组中的所有层之前进行退火是理想的。作为实例,在重复的8/1结构中,在形成每个组的底部的4层后进行退火可能是理想的。优选地,应当在完成不多于8个基础半导体单层的沉积后,更优选地,在完成不多于4个基础半导体单层之后,进行退火。
应当注意,在所有实施例中,不需要对超晶格25中的每个组46a-46n进行各自的退火步骤。例如,在有些应用中,每隔一组,或仅对下和/或上组等进行退火是理想的。
可以通过停止沉积气体(例如,硅烷)流动和使温度增加到大约550到750℃的范围内,更优选地,在625到675℃范围内,进行退火。每次退火可以进行大约1到30分钟范围内的时长,更优选地,在大约5到15分钟范围内的时长。例如,可以利用快速热处理灯进行退火,尽管也可以使用本领域技术人员所知的其他合适的技术。一旦在框104完成退火,如果目前组中的任何基础半导体单层46保持形成,这在框105-106以上述的相同方式进行。如果在框107要形成更多的组46a-46n,则重复前述的步骤以形成下一组。否则,基础半导体覆盖层52可以可任选地形成于最上层组45n上以在框108处完成超晶格,从而结束所说明的方法(框109)。
参照图7-10中所示的透射电镜(TEM)图像,将更加充分地理解由上述的中间退火所得到的缺陷降低和相关的光滑度的提高。具体地说,图7显示了包括已经在氧下暴露一秒钟而没有首先退火的三层基础硅单层的组。对于已经在氧下类似地暴露一秒钟而没有首先退火的图8中所示的6层基础硅单层的组来说,致使上述结构上的表面粗糙的缺陷变得甚至更加明显。
然而,在上述的氧层形成之前的退火提供了显著的缺陷降低,从而提高了表面的光滑度。图9中所示的结构是与图7中所示的相同的三个基础硅单层组,但在氧暴露前在其上进行过退火。在所图示的实例中,氧暴露时间为2秒钟。图10中示出了8个基础硅单层组,其中在最初的4个基础硅单层的沉积后以及在氧暴露(在本实例中氧暴露时间为1.5秒)之前进行退火。
图1中没有图示的其他方法步骤可以包括形成与由超晶格25所提供的沟道横向相邻的源和漏区22/26、23/27、以及形成位于超晶格沟道上的栅极35和图1中所示的其余结构特征。利用众所周知的半导体技术可以容易地进行上述步骤,这一点会被本领域中的技术人员所理解。例如,在美国专利申请序列号第10/940,426号的标题为“在源区和漏区的上方包括垂直分级的超晶格的半导体器件”( SEMICONDUCTOR DEVICE COMPRISING A SUPERLATTICECHANNEL VERTICALLY STEPPED ABOVE SOURCE ANDDRAIN REGI
受益于前面的描述和相关的附图中所给出的教导,本领域的技术人员将会想到本发明的许多修改和其他实施例。因此,应当理解,本发明不限于所披露的具体的实施例,并且上述修改和实施例应当被涵盖于所附的权利要求的范畴内。

Claims (30)

1.一种用于制造半导体器件的方法,包括:
形成包括多个叠加的层组的超晶格,每个层组包括限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻的基础半导体部分的晶格内的选自包括氧、氮、氟和碳-氧的组中的至少一个非半导体单层;以及
在完成所述超晶格的形成之前,在550到750℃范围内的温度下进行至少一次退火。
2.根据权利要求1所述的方法,其中形成所述超晶格包括通过所述多个基础半导体单层的连续的沉积来形成每个组;并且其中进行所述至少一次退火包括在完成至少一个层组内的所有的多个基础半导体单层的沉积之前,进行所述至少一次退火。
3.根据权利要求2所述的方法,其中进行所述至少一次退火包括在完成至少一个层组内的所述多个基础半导体单层的至少一个的沉积之后,进行所述至少一次退火。
4.根据权利要求2所述的方法,其中进行所述至少一次退火包括在完成不多于8个基础半导体单层的沉积之后,进行所述至少一次退火。
5.根据权利要求2所述的方法,其中进行所述至少一次退火包括在完成不多于4个基础半导体单层的沉积之后,进行所述至少一次退火。
6.根据权利要求1所述的方法,其中进行所述至少一次退火包括在625到675℃范围内的温度下进行所述至少一次退火。
7.根据权利要求1所述的方法,其中进行所述至少一次退火包括进行至少一次持续在1到30分钟范围内的时长的退火。
8.根据权利要求1所述的方法,其中进行所述至少一次退火包括进行至少一次持续在5到15分钟范围内的时长的退火。
9.根据权利要求1所述的方法,其中至少一个非半导体单层中的每个是单个单层厚。
10.根据权利要求1所述的方法,其中每个基础半导体部分是小于8个单层厚。
11.根据权利要求1所述的方法,其中所述超晶格还包括位于最上部的层组上的基础半导体覆盖层。
12.根据权利要求1所述的方法,其中所有的基础半导体部分具有相同数量的单层的厚度。
13.根据权利要求1所述的方法,其中所述基础半导体部分中至少一些具有不同数量的单层的厚度。
14.根据权利要求1所述的方法,其中每个基础半导体部分包括选自包括第IV族半导体、第III-V族半导体以及第II-VI族半导体的组中的基础半导体。
15.根据权利要求1所述的方法,其中形成所述超晶格包括在基片上形成所述超晶格。
16.根据权利要求1所述的方法,还包括用其内的至少一种导电率掺杂剂对所述超晶格进行掺杂。
17.根据权利要求1所述的方法,其中所述超晶格限定了用于所述半导体器件的沟道,并且,该方法还包括:
形成与所述超晶格沟道横向相邻的源区和漏区;以及
形成位于所述超晶格沟道上的栅极。
18.一种用于制造半导体器件的方法,包括:
形成包括多个连续沉积的层组的超晶格,每个层组包括用于限定基础硅部分的多个连续沉积的基础硅单层和限制于相邻的基础硅部分的晶格内的至少一个非半导体单层;以及
在完成至少一个层组内的所有的多个基础硅单层的沉积之前,在550到750℃范围内的温度下进行至少一次退火。
19.根据权利要求18所述的方法,其中进行所述至少一次退火包括在完成不多于4个基础硅单层的沉积之后,进行所述至少一次退火。
20.根据权利要求18所述的方法,其中进行所述至少一次退火包括在625到675℃范围内的温度下进行所述至少一次退火。
21.一种用于制造半导体器件的方法,包括:
形成包括多个叠加的层组的超晶格,每个层组包括用于限定基础硅部分的多个叠加的基础硅单层和限制于相邻的基础硅部分的晶格内的至少一个氧单层;以及
在完成所述超晶格的形成之前,在约550到750℃范围内的温度下进行至少一次持续在1到30分钟范围内的时长的退火。
22.根据权利要求21所述的方法,其中形成所述超晶格包括通过多个基础硅单层的连续沉积来形成每个组;并且其中进行所述至少一次退火包括在完成至少一个层组内的所有的多个基础硅单层的沉积之前,进行所述至少一次退火。
23.根据权利要求21所述的方法,其中进行所述至少一次退火包括在完成至少一个层组内的所述多个基础硅单层的至少一个的沉积之后,进行所述至少一次退火。
24.根据权利要求21所述的方法,其中进行所述至少一次退火包括在完成不多于4个基础硅单层的沉积之后,进行所述至少一次退火。
25.一种用于制造半导体器件的方法,包括:
形成包括多个叠加的层组的超晶格,每个层组包括用于限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻的基础半导体部分的晶格内的至少一个非半导体单层,并且相邻的层组内的相对的基础半导体单层以化学形式结合在一起;以及
在完成所述超晶格的形成之前,在550到750℃范围内的温度下进行至少一次退火。
26.根据权利要求25所述的方法,其中形成所述超晶格包括通过所述多个基础半导体单层的连续沉积来形成每个组;并且,其中进行所述至少一次退火包括在完成至少一个层组内的所有的多个基础半导体单层的沉积之前,进行所述至少一次退火。
27.根据权利要求26所述的方法,其中进行所述至少一次退火包括在完成至少一个层组内的所述多个基础半导体单层的至少一个的沉积之后,进行所述至少一次退火。
28.根据权利要求26所述的方法,其中进行所述至少一次退火包括在完成不多于8个基础半导体单层的沉积之后,进行所述至少一次退火。
29.根据权利要求26所述的方法,其中进行所述至少一次退火包括在完成不多于4个基础半导体单层的沉积之后,进行所述至少一次退火。
30.根据权利要求25所述的方法,其中进行所述至少一次退火包括在625到675℃范围内的温度下进行所述至少一次退火。
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Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7517702B2 (en) * 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US20080012004A1 (en) * 2006-03-17 2008-01-17 Mears Technologies, Inc. Spintronic devices with constrained spintronic dopant
US7625767B2 (en) 2006-03-17 2009-12-01 Mears Technologies, Inc. Methods of making spintronic devices with constrained spintronic dopant
US7781827B2 (en) * 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
EP3072158A1 (en) 2013-11-22 2016-09-28 Atomera Incorporated Vertical semiconductor devices including superlattice punch through stop layer and related methods
US9406753B2 (en) 2013-11-22 2016-08-02 Atomera Incorporated Semiconductor devices including superlattice depletion layer stack and related methods
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
US9899479B2 (en) 2015-05-15 2018-02-20 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods
US9721790B2 (en) 2015-06-02 2017-08-01 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
WO2017197108A1 (en) 2016-05-11 2017-11-16 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
CN106012022A (zh) * 2016-08-01 2016-10-12 中国电子科技集团公司第四十六研究所 一种提高半绝缘氮化镓单晶电阻率均匀性的Fe掺杂方法
US10170604B2 (en) 2016-08-08 2019-01-01 Atomera Incorporated Method for making a semiconductor device including a resonant tunneling diode with electron mean free path control layers
US10107854B2 (en) 2016-08-17 2018-10-23 Atomera Incorporated Semiconductor device including threshold voltage measurement circuitry
US10381242B2 (en) 2017-05-16 2019-08-13 Atomera Incorporated Method for making a semiconductor device including a superlattice as a gettering layer
WO2018231929A1 (en) 2017-06-13 2018-12-20 Atomera Incorporated Semiconductor device with recessed channel array transistor (rcat) including a superlattice and associated methods
JP6702268B2 (ja) 2017-06-15 2020-05-27 信越半導体株式会社 エピタキシャルウェーハの製造方法
US10109479B1 (en) * 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
CN111247640B (zh) 2017-08-18 2023-11-03 阿托梅拉公司 包括与超晶格sti界面相邻的非单晶纵梁的半导体器件和方法
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
US10529768B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated Method for making CMOS image sensor including pixels with read circuitry having a superlattice
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10276625B1 (en) * 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
EP3762959A1 (en) 2018-03-08 2021-01-13 Atomera Incorporated Semiconductor device including enhanced contact structures having a superlattice and related methods
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
CN112074959A (zh) 2018-04-12 2020-12-11 阿托梅拉公司 用于制造包括超晶格的倒t形沟道场效应晶体管(itfet)的器件和方法
US11355667B2 (en) 2018-04-12 2022-06-07 Atomera Incorporated Method for making semiconductor device including vertically integrated optical and electronic devices and comprising a superlattice
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US11329154B2 (en) 2019-04-23 2022-05-10 Atomera Incorporated Semiconductor device including a superlattice and an asymmetric channel and related methods
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
JP7247902B2 (ja) 2020-01-10 2023-03-29 信越半導体株式会社 エピタキシャルウェーハの製造方法
US11437486B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Methods for making bipolar junction transistors including emitter-base and base-collector superlattices
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
TWI760113B (zh) * 2020-02-26 2022-04-01 美商安托梅拉公司 包含具有不同非半導體材料單層的超晶格之半導體元件及其相關方法
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
US11837634B2 (en) 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
WO2022158148A1 (ja) 2021-01-25 2022-07-28 信越半導体株式会社 エピタキシャルウェーハの製造方法
WO2022187462A1 (en) 2021-03-03 2022-09-09 Atomera Incorporated Radio frequency (rf) semiconductor devices including a ground plane layer having a superlattice and associated methods
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216262A (en) * 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485128A (en) 1981-11-20 1984-11-27 Chronar Corporation Bandgap control in amorphous semiconductors
JPH0656887B2 (ja) 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
US4594603A (en) 1982-04-22 1986-06-10 Board Of Trustees Of The University Of Illinois Semiconductor device with disordered active region
US4882609A (en) 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
JPS6394682A (ja) * 1986-10-08 1988-04-25 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置
US4908678A (en) 1986-10-08 1990-03-13 Semiconductor Energy Laboratory Co., Ltd. FET with a super lattice channel
US5081513A (en) 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
JP3061321B2 (ja) * 1992-03-26 2000-07-10 キヤノン株式会社 結晶改善された化合物半導体デバイスの製造方法
JPH0643482A (ja) 1992-07-24 1994-02-18 Matsushita Electric Ind Co Ltd 空間光変調素子およびその製造方法
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5606177A (en) 1993-10-29 1997-02-25 Texas Instruments Incorporated Silicon oxide resonant tunneling diode structure
US5466949A (en) 1994-08-04 1995-11-14 Texas Instruments Incorporated Silicon oxide germanium resonant tunneling
US5627386A (en) 1994-08-11 1997-05-06 The United States Of America As Represented By The Secretary Of The Army Silicon nanostructure light-emitting diode
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5577061A (en) 1994-12-16 1996-11-19 Hughes Aircraft Company Superlattice cladding layers for mid-infrared lasers
FR2734097B1 (fr) 1995-05-12 1997-06-06 Thomson Csf Laser a semiconducteurs
US6326650B1 (en) 1995-08-03 2001-12-04 Jeremy Allam Method of forming a semiconductor structure
US6344271B1 (en) 1998-11-06 2002-02-05 Nanoenergy Corporation Materials and products using nanostructured non-stoichiometric substances
US6058127A (en) 1996-12-13 2000-05-02 Massachusetts Institute Of Technology Tunable microcavity and method of using nonlinear materials in a photonic crystal
JP3024584B2 (ja) * 1997-03-10 2000-03-21 日本電気株式会社 半導体装置の製造方法
US5994164A (en) 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
US6255150B1 (en) 1997-10-23 2001-07-03 Texas Instruments Incorporated Use of crystalline SiOx barriers for Si-based resonant tunneling diodes
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
JP3547037B2 (ja) 1997-12-04 2004-07-28 株式会社リコー 半導体積層構造及び半導体発光素子
FR2773177B1 (fr) * 1997-12-29 2000-03-17 France Telecom Procede d'obtention d'une couche de germanium ou silicium monocristallin sur un substrat de silicium ou germanium monocristallin, respectivement, et produits multicouches obtenus
US6608327B1 (en) 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP3854731B2 (ja) 1998-03-30 2006-12-06 シャープ株式会社 微細構造の製造方法
RU2142665C1 (ru) 1998-08-10 1999-12-10 Швейкин Василий Иванович Инжекционный лазер
US6586835B1 (en) 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
DE60042666D1 (de) 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
DE60043536D1 (de) 1999-03-04 2010-01-28 Nichia Corp Nitridhalbleiterlaserelement
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6281532B1 (en) 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6570898B2 (en) 1999-09-29 2003-05-27 Xerox Corporation Structure and method for index-guided buried heterostructure AlGalnN laser diodes
US6501092B1 (en) 1999-10-25 2002-12-31 Intel Corporation Integrated semiconductor superlattice optical modulator
RU2173003C2 (ru) 1999-11-25 2001-08-27 Септре Электроникс Лимитед Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US7301199B2 (en) 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6521549B1 (en) 2000-11-28 2003-02-18 Lsi Logic Corporation Method of reducing silicon oxynitride gate insulator thickness in some transistors of a hybrid integrated circuit to obtain increased differential in gate insulator thickness with other transistors of the hybrid circuit
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7023010B2 (en) 2003-04-21 2006-04-04 Nanodynamics, Inc. Si/C superlattice useful for semiconductor devices
JP2007521648A (ja) * 2003-06-26 2007-08-02 アール.ジェイ. メアーズ エルエルシー バンド設計超格子を有するmosfetを有する半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216262A (en) * 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices

Also Published As

Publication number Publication date
JP2008547241A (ja) 2008-12-25
TWI309085B (en) 2009-04-21
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CN101501818A (zh) 2009-08-05
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AU2006344095A1 (en) 2008-03-27
US20050272239A1 (en) 2005-12-08
AU2006344095B2 (en) 2010-08-26
CA2611283A1 (en) 2006-11-25
TW200715549A (en) 2007-04-16

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