CN101452875A - 在半导体器件中形成隔离层的方法 - Google Patents

在半导体器件中形成隔离层的方法 Download PDF

Info

Publication number
CN101452875A
CN101452875A CNA2008101762914A CN200810176291A CN101452875A CN 101452875 A CN101452875 A CN 101452875A CN A2008101762914 A CNA2008101762914 A CN A2008101762914A CN 200810176291 A CN200810176291 A CN 200810176291A CN 101452875 A CN101452875 A CN 101452875A
Authority
CN
China
Prior art keywords
film
semiconductor substrate
groove
nitride film
isolation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101762914A
Other languages
English (en)
Other versions
CN101452875B (zh
Inventor
金大均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN101452875A publication Critical patent/CN101452875A/zh
Application granted granted Critical
Publication of CN101452875B publication Critical patent/CN101452875B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Abstract

一种半导体器件，可以包括：半导体衬底；第一沟槽，形成在该半导体衬底中；第二沟槽，形成在该半导体衬底中；第一器件隔离层，形成在该第一沟槽中；第二器件隔离层，形成在该第二沟槽中，并具有和该第一器件隔离层不同的结构。本发明在半导体器件中形成具有多层衬层氮化硅膜的器件隔离层。因此，可以将NMOS或PMOS的应力方向控制为预定的方向(拉力或压力)。结果，器件的性能可以最大化。尤其，由于使用了多层衬层氮化硅膜，因此可以通过控制衬层氮化硅膜的厚度，精密地控制NMOS和PMOS中的应力。

Description

在半导体器件中形成隔离层的方法
本发明要求享有2007年12月3日递交的韩国专利申请第10-2007-0124442号的优先权，其全部内容通过引用而合并于此。
技术领域
本发明涉及一种半导体器件的制造方法，尤其涉及一种在半导体器件中形成隔离层的方法，该方法适用于对NMOS和PMOS不同地应用衬层氮化硅膜(liner silicon nitride film)，从而同时改善NMOS和PMOS的特性，其中衬层氮化硅膜用于抑制在形成器件隔离层时产生的应力的影响。
背景技术
近年来，由于半导体器件的大容量和高集成度，对于基于每一代的集成度都翻倍提高的微制造技术的存储单元的研究有了积极的发展。由于其中一种技术用于实现半导体器件的高集成度，使得一种减少用于隔离多个晶片上的半导体器件的器件隔离层从而减小半导体器件的大小的技术引起了人们的注意。
浅沟槽隔离(STI)工艺是一种用于减小半导体器件大小的器件隔离技术。在STI工艺中，在半导体衬底中形成预定深度的沟槽，并且通过化学气相沉积(CVD)在沟槽中沉积氧化物膜。然后，通过化学机械抛光(CMP)蚀刻不必要的氧化物膜，以形成器件隔离层。使用选择性地在半导体衬底上和/或上方生长厚的氧化物膜以形成器件隔离层的局部硅氧化(LOCOS)技术。然而，问题在于：由于器件隔离层的横向扩散和鸟嘴(bird′s beak)的产生而减小了器件隔离区。为了解决该问题，广泛地使用STI工艺。
参见图1A，用于半导体器件的STI工艺最初可以包括在半导体衬底100上和/或上方顺序形成焊盘氧化物膜102和氮化物膜104。然后，将光致抗蚀剂形成在氮化物膜104上和/或上方，并且通过光刻将光致抗蚀剂图案化并蚀刻至与半导体衬底100的将要形成用于STI工艺的沟槽的部分相对应。接着，使用光致抗蚀剂图案作为蚀刻掩膜蚀刻半导体衬底100。从而形成用于形成器件隔离层的沟槽。然后，通过氧化(如湿蚀刻或者干蚀刻)，在沟槽的表面上和/或上方形成热氧化物膜106。此时，形成的热氧化物膜106在沟槽的侧面和底面上和/或上方具有均匀的厚度。然后，在包括沟槽的半导体衬底100的整个表面上和/或上方沉积衬层氮化硅膜108，并且通过CVD在沟槽中沉积电介质填充物(dielectric filler)110。电介质填充物110是一种可以完全填充沟槽的介电材料。可以使用如PE-CVD(等离子体增强化学气相沉积)和HDP-CVD(高密度等离子体化学气相沉积)等沉积工艺。
然后，如图1B所示，通过CMP平面地去除电介质填充物110，直到暴露出位于没有形成沟槽的半导体衬底100上的衬层氮化硅膜108的表面。随后，通过蚀刻去除衬层氮化硅膜108、氮化物膜104以及焊盘氧化物膜102。
因此，如图1C所示，填充有电介质填充物110的器件隔离层112形成在半导体衬底100中。衬层氮化硅膜108通过抑制在形成热氧化物膜时由于沟槽体积的增加带来的应力的增加而控制硅(即半导体衬底100)内部的应力。衬层氮化硅膜108抑制如硼(B)等掺杂物的扩散或抑制H2O等进入硅的内部。
依据在半导体器件中形成隔离层的方法，当硅中的应力是拉应力时，提高了电子的迁移率，并且改善了NMOS的性能。同时，在PMOS中，当硅中的应力是压应力时，提高了空穴的迁移率。从这点来看，当同样的衬层氮化硅膜应用于NMOS和PMOS以释放STI压应力时，不能同时改善NMOS和PMOS的特性。即，有必要对NMOS和PMOS不同地应用衬层氮化硅膜，从而释放在形成热氧化物膜时产生的应力。
发明内容
本发明的实施例涉及一种半导体器件的制造方法，尤其涉及一种在半导体器件中形成隔离层的方法，该方法适用于对NMOS和PMOS应用不同的衬层氮化硅膜，从而同时改善NMOS和PMOS的特性，其中衬层氮化硅膜用于抑制在形成器件隔离层时产生的应力的影响。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方法能够通过在制造半导体器件的STI工艺过程中，对NMOS和PMOS应用不同的用于抑制所产生的应力的影响的衬层氮化硅膜，来同时改善NMOS和PMOS的特性。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方法能够通过在制造半导体器件的STI工艺过程中对NMOS和PMOS应用不同的衬层氮化硅膜，从而将NMOS或PMOS的应力方向控制为所需的方向(拉应力或压应力)。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方法能够通过在制造半导体器件的STI工艺过程中将衬层氮化硅膜形成为多层结构，从而将NMOS或PMOS的应力方向控制为所需的方向(拉应力或压应力)。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方法可以包括以下至少一个步骤：在半导体衬底中形成多个沟槽；通过热氧化在所述多个沟槽的侧面和底面上和/或上方形成氧化物膜；在包括所述多个沟槽的该半导体衬底的整个表面上和/或上方沉积第一衬层氮化硅膜；在该第一衬层氮化硅膜上和/或上方沉积氧化物膜；在该氧化物膜上和/或上方沉积第二衬层氮化硅膜；通过各向异性蚀刻和各向同性蚀刻去除所述多个沟槽的预定沟槽中的该第二衬层氮化硅膜和该氧化物膜；在包括所述多个沟槽的该半导体衬底的整个表面上和/或上方沉积电介质填充物；通过化学气相沉积(CMP)去除该电介质填充物，直到暴露出位于没有形成沟槽的该半导体衬底上和/或上方的该第一衬层氮化硅膜或第二衬层氮化硅膜的表面；以及通过蚀刻，形成具有形成在沟槽中的多层衬层氮化硅膜的第一器件隔离层以及形成具有形成在该第一衬层氮化硅膜的第二器件隔离层。
本发明的实施例涉及一种方法，该方法可以包括以下至少一个步骤：在半导体衬底中形成多个沟槽；通过热氧化在所述多个沟槽的侧面和底面上方形成氧化物膜；在包括所述多个沟槽的半导体衬底的整个表面上方沉积第一衬层氮化硅膜；顺序进行在该第一衬层氮化硅膜上沉积氧化物膜的步骤以及在该氧化物膜上沉积第二衬层氮化硅膜的步骤；通过各向异性蚀刻和各向同性蚀刻，去除位于所述多个沟槽中预定的一个沟槽中的该第二衬层氮化硅膜和该氧化物膜；在包括所述多个沟槽的该半导体衬底的整个表面上方沉积电介质填充物；去除位于该半导体衬底的顶部表面上方的部分该电介质填充物；以及通过蚀刻部分该第一衬层氮化硅膜而在所述多个沟槽的第一沟槽中形成具有多层衬层氮化硅膜的第一器件隔离层，并且在所述多个沟槽的其它沟槽中形成具有该第一衬层氮化硅膜的第二器件隔离层，其中，该第二衬层氮化硅膜和该氧化物膜形成在该半导体衬底的顶部表面的上方。
本发明的实施例涉及一种方法，该方法可以包括以下至少一个步骤：在半导体衬底上方顺序形成第一氧化物膜和第一氮化物膜；形成暴露部分该半导体衬底的光致抗蚀剂图案；通过使用该光致抗蚀剂图案作为掩膜蚀刻该半导体衬底的暴露的部分，而在该半导体衬底中形成多个沟槽；在所述多个沟槽的表面上方形成第二氧化物膜；在该热氧化膜和该第一氮化物膜上方形成第二氮化物膜；在该第二氮化物膜上方形成第三氧化物膜；在该第三氧化物膜上方形成第三氮化物膜；去除位于所述多个沟槽中的预定沟槽内的该第三氮化物膜和该第三氧化物膜；在该半导体衬底的整个表面上方形成电介质膜，并填充所述多个沟槽；去除部分该电介质膜，用于暴露位于所述预定沟槽内的该第二氮化物膜和所述多个沟槽中剩余的沟槽中的该第三氮化物膜；通过从该半导体衬底的顶部表面去除该第一氮化物膜、该第二氮化物膜和该第三氮化物膜以及该第一氧化物膜，而同时在所述多个沟槽中形成具有不同结构的第一器件隔离层和第二器件隔离层。
本发明的实施例涉及一种装置，该装置可以包括以下至少一个部件：半导体衬底；第一沟槽，形成在该半导体衬底中；第二沟槽，形成在该半导体衬底中；第一器件隔离层，形成在该第一沟槽中；以及第二器件隔离层，形成在该第二沟槽中，并具有和该第一器件隔离层不同的结构。
依据实施例，在半导体器件中形成具有多层衬层氮化硅膜的器件隔离层。因此，可以将NMOS或PMOS的应力方向控制为预定的方向拉力或压力。结果，器件的性能可以最大化。尤其，由于使用了多层衬层氮化硅膜，因此可以通过控制衬层氮化硅膜的厚度，精密地控制NMOS和PMOS中的应力。
附图说明
图1A至图1C是示出了用于半导体器件的STI工艺的工艺图。
图2A至图2F是示出了依据实施例的用于半导体器件的STI工艺的工艺图。
具体实施方式
依据实施例，在制造半导体器件的STI工艺过程中，在NMOS和PMOS中使用具有不同结构的衬层氮化硅膜，因此NMOS或PMOS的应力的方向被控制到预定的方向，例如压力方向或者拉力方向。依据实施例，在STI工艺过程中，衬层氮化硅膜沉积到多个层中以形成STI层。
参见图2A，为了形成器件隔离层，将焊盘氧化物膜202和氮化物膜204顺序沉积在半导体衬底200上和/或上方。然后，在氮化物膜204上和/或上方形成光致抗蚀剂，并通过光刻和蚀刻将光致抗蚀剂图案化以暴露半导体衬底200的将要形成用于STI工艺的沟槽的部分。然后，使用光致抗蚀剂图案作为蚀刻掩膜蚀刻半导体衬底200，从而形成用于形成器件隔离层的沟槽。然后，通过氧化(如湿蚀刻或干蚀刻)在沟槽的表面上和/或上方形成热氧化膜(thermal oxidation film)206。在沟槽的侧面和底面上和/或上方形成的热氧化膜206具有均匀的厚度。
参见图2B，然后，在包括沟槽的半导体衬底200的整个表面上和/或上方沉积第一衬层氮化硅膜208。然后，在第一衬层氮化硅膜208上和/或上方沉积氧化物膜210。参见图2C，然后，在氧化物膜210上和/或上方沉积第二衬层氮化硅膜212。沉积两层衬层氮化硅膜的原因是：可以容易地选择性去除第二衬层氮化硅膜212，从而实现现有结构以及第一衬层氮化硅膜208和第二衬层氮化硅膜212的两层结构。通过这一结构，依据将要制造的器件是NMOS或者PMOS，可以选择性地实现相应的结构。
然后，如图2D所示，通过光刻和蚀刻将NMOS区域和PMOS区域中的特定区域图案化，并且蚀刻位于暴露的沟槽中的第二衬层氮化硅膜212和氧化物膜210。然后，如图2E所示，通过CVD(如PE-CVD或HDP-CVD)在半导体衬底200的整个表面上和/或上方沉积电介质填充物214，包括填充沟槽。电介质填充物220是一种可以完全填充沟槽的介电材料，并且可以由USG(未掺杂的硅玻璃)膜或者氧化物膜制造。然后，通过CMP平面地去除电介质填充物214，直到暴露出位于半导体衬底200的没有形成沟槽的部分上的第一衬层氮化硅膜208或者第二衬层氮化硅膜212的表面。然后，通过蚀刻，从半导体衬底200的表面去除第二衬层氮化硅膜212、第一衬层氮化硅膜208、氮化物膜204以及焊盘氧化物膜202。
然后，如图2F所示，在半导体衬底200中形成第一器件隔离层216和第二器件隔离层218，其中，第一器件隔离层216具有形成在沟槽中的多层衬层氮化硅膜208、212，第二器件隔离层218具有形成在沟槽中的第一衬层氮化硅膜208。依据将要制造的器件是NMOS晶体管或者PMOS晶体管，可以选择性地形成具有良好的拉应力的器件隔离层218和具有良好的压应力的器件隔离层216。由于沉积了第一衬层氮化硅膜208和第二衬层氮化硅膜212的多层结构，如果必要，可以容易地选择性去除沟槽中的第二衬层氮化硅膜212。因此，可以控制氮化物膜208和212的厚度，结果是可以精密地控制NMOS和PMOS的应力。
如上所述，依据本发明的实施例，在制造半导体器件的STI工艺过程中，对NMOS和PMOS使用不同的衬层氮化硅膜。因此，NMOS和PMOS的应力的方向可以被控制到预定的应力方向，即压力方向或拉力方向。
虽然以上对实施例进行了描述，但应理解的是，本领域普通技术人员可以推导出落在此公开原理的精神和范围内的多种其它变化和实施例。更具体地，可以在此公开、附图以及所附权利要求书的范围内对组件和/或主题组合排列中的设置进行各种改变与变化。除了组件和/或设置的改变与变化之外，本发明的其他应用对本领域技术人员而言也是显而易见的。

Claims (20)

1.一种方法，包括如下步骤：
在半导体衬底中形成多个沟槽；
通过热氧化在所述沟槽的侧面和底面上方形成氧化物膜；
在包括所述沟槽的该半导体衬底的整个表面上方沉积第一衬层氮化硅膜；
顺序进行在该第一衬层氮化硅膜上沉积氧化物膜的步骤以及在该氧化物膜上沉积第二衬层氮化硅膜的步骤；
通过各向异性蚀刻和各向同性蚀刻，去除位于所述沟槽的预定的一个沟槽中的该第二衬层氮化硅膜和该氧化物膜；
在包括所述沟槽的该半导体衬底的整个表面上方沉积电介质填充物；
去除位于该半导体衬底的顶部表面上方的部分该电介质填充物；以及
通过蚀刻部分该第一衬层氮化硅膜，在所述沟槽的第一组沟槽中形成具有多层衬层氮化硅膜的第一器件隔离层，并且在所述沟槽的其它沟槽中形成具有该第一衬层氮化硅膜的第二器件隔离层，其中，该第二衬层氮化硅膜和该氧化物膜形成在该半导体衬底的该顶部表面上方。
2.如权利要求1所述的方法，其中形成所述沟槽的步骤包括：
在该半导体衬底上方沉积焊盘氧化物膜和氮化物膜；
图案化该焊盘氧化物膜和该氮化物膜以暴露部分该半导体衬底；以及
将该半导体衬底的暴露部分蚀刻到预定深度以形成所述沟槽。
3.如权利要求1所述的方法，其中根据将要制造的器件是NMOS晶体管还是PMOS晶体管，选择性地应用该第一器件隔离层和该第二器件隔离层。
4.如权利要求3所述的方法，其中通过光刻和蚀刻来图案化该NMOS的区域和该PMOS的区域中的特定区域。
5.如权利要求1所述的方法，其中通过各向异性蚀刻和各向同性蚀刻而进行该第二衬层氮化硅膜和该氧化物膜的去除。
6.如权利要求1所述的方法，其中通过化学气相沉积去除部分该电介质填充物。
7.一种方法，包括如下步骤：
在半导体衬底上方顺序形成第一氧化物膜和第一氮化物膜；
形成暴露部分该半导体衬底的光致抗蚀剂图案；
通过使用该光致抗蚀剂图案作为掩膜来蚀刻该半导体衬底的暴露部分，在该半导体衬底中形成沟槽；
在所述沟槽的表面上方形成第二氧化物膜；
在该热氧化膜和该第一氮化物膜上方形成第二氮化物膜；
在该第二氮化物膜上方形成第三氧化物膜；
在该第三氧化物膜上方形成第三氮化物膜；
去除位于所述沟槽的预定沟槽中的该第三氮化物膜和该第三氧化物膜；
在该半导体衬底的整个表面上方形成电介质膜，并填充所述沟槽；
去除部分该电介质膜，用于暴露位于预定的所述沟槽中的该第二氮化物膜和位于所述沟槽的剩余的沟槽中的该第三氮化物膜；
通过从该半导体衬底的顶部表面去除该第一氮化物膜、该第二氮化物膜和该第三氮化物膜以及该第一氧化物膜，同时在所述沟槽中形成具有不同结构的第一器件隔离层和第二器件隔离层。
8.如权利要求7所述的方法，其中该第二氧化物膜包括热氧化膜。
9.如权利要求7所述的方法，其中该第二氮化物膜和该第三氮化物膜包括氮化硅膜。
10.如权利要求7所述的方法，其中通过各向异性蚀刻和各向同性蚀刻而进行该第三氮化物膜和该第三氧化物膜的去除。
11.如权利要求7所述的方法，其中通过化学气相沉积去除部分该电介质膜。
12.一种装置，包括：
半导体衬底；
第一沟槽，形成在该半导体衬底中；
第二沟槽，形成在该半导体衬底中；
第一器件隔离层，形成在该第一沟槽中；以及
第二器件隔离层，形成在该第二沟槽中，并且该第二器件隔离层具有和该第一器件隔离层不同的结构。
13.如权利要求12所述的装置，其中该第一器件隔离层包括：
第一氧化物膜，形成在该第一沟槽的壁上方，以与该半导体衬底接触；
第一氮化物膜，形成在该第一氧化物膜上方并与该第一氧化物膜接触；
第二氧化物膜，形成在该第一氮化物膜上方并与该第一氮化物膜接触；
第二氮化物膜，形成在该第二氧化物膜上方并与该第二氧化物膜接触；以及
第一电介质膜，形成在该第二氮化物膜上方并与该第二氮化物膜接触，并填充该第一沟槽。
14.如权利要求13所述的装置，其中该第二器件隔离层包括：
第三氧化物膜，形成在该第二沟槽的壁上方，以与该半导体衬底接触；
第三氮化物膜，形成在该第三氧化物膜上方并与该第三氧化物膜接触；以及
第二电介质膜，形成在该第三氮化物膜上方并与该第三氮化物膜接触，并填充该第二沟槽。
15.如权利要求14所述的装置，其中该第一氧化物膜和该第三氧化物膜包括热氧化膜。
16.如权利要求14所述的装置，其中该第一氮化物膜、该第二氮化物膜和该第三氮化物膜包括氮化硅膜。
17.如权利要求14所述的装置，其中该第一电介质膜和第二电介质膜包括氧化物。
18.如权利要求14所述的装置，其中该第一电介质膜和该第二电介质膜包括未掺杂的硅玻璃。
19.如权利要求13所述的装置，其中一部分该第一氧化物膜和第二氧化物膜、该第一氮化物膜和第二氮化物膜以及该电介质膜形成在该半导体衬底的顶部表面之上并从该第一沟槽突出。
20.如权利要求14所述的装置，其中一部分该第三氧化物膜、该第三氮化物膜和该第二电介质膜形成在该半导体衬底的顶部表面之上并从该第二沟槽突出。
CN2008101762914A 2007-12-03 2008-11-21 在半导体器件中形成隔离层的方法 Expired - Fee Related CN101452875B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020070124442 2007-12-03
KR1020070124442A KR100929720B1 (ko) 2007-12-03 2007-12-03 반도체 소자의 소자 분리막 형성 방법
KR10-2007-0124442 2007-12-03

Publications (2)

Publication Number Publication Date
CN101452875A true CN101452875A (zh) 2009-06-10
CN101452875B CN101452875B (zh) 2011-04-27

Family

ID=40674875

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101762914A Expired - Fee Related CN101452875B (zh) 2007-12-03 2008-11-21 在半导体器件中形成隔离层的方法

Country Status (3)

Country Link
US (1) US7642172B2 (zh)
KR (1) KR100929720B1 (zh)
CN (1) CN101452875B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420248A (zh) * 2011-04-20 2012-04-18 上海华力微电子有限公司 改进晶体管电子迁移率的半导体器件及其方法
CN102623383A (zh) * 2012-03-31 2012-08-01 上海华力微电子有限公司 基于体硅的纵向堆叠式后栅型SiNWFET制备方法
CN102651332A (zh) * 2011-02-28 2012-08-29 中国科学院微电子研究所 浅沟槽隔离及其形成方法
CN104157602A (zh) * 2014-08-27 2014-11-19 上海华力微电子有限公司 浅沟槽隔离结构的制备方法
CN104716083A (zh) * 2015-03-20 2015-06-17 上海华力微电子有限公司 形成浅槽隔离的方法
CN110896083A (zh) * 2018-09-12 2020-03-20 佳能株式会社 光电转换装置和设备
CN111095526A (zh) * 2017-09-20 2020-05-01 ams有限公司 用于制造半导体器件的方法以及半导体器件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7640306B2 (en) 2002-11-18 2009-12-29 Aol Llc Reconfiguring an electronic message to effect an enhanced notification
US8609508B2 (en) * 2010-12-08 2013-12-17 Stmicroelectronics, Inc. Method of fabricating an integrated circuit having a strain inducing hollow trench isolation region
JP2012256785A (ja) * 2011-06-10 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
US8962430B2 (en) 2013-05-31 2015-02-24 Stmicroelectronics, Inc. Method for the formation of a protective dual liner for a shallow trench isolation structure
US9419134B2 (en) 2014-01-13 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strain enhancement for FinFETs
CN104882406B (zh) * 2015-04-23 2017-11-24 中国电子科技集团公司第五十八研究所 一种sti隔离抗辐射加固结构的制备工艺

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000039029A (ko) * 1998-12-10 2000-07-05 윤종용 이중 라이너를 구비한 트렌치 격리 형성 방법
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
KR100745067B1 (ko) * 2005-05-18 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 및 그 형성방법
KR20070073012A (ko) * 2006-01-03 2007-07-10 삼성전자주식회사 트렌치 소자분리 구조를 갖는 씨모스 트랜지스터 및 그의제조방법
KR101446331B1 (ko) * 2008-02-13 2014-10-02 삼성전자주식회사 반도체 소자의 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651332A (zh) * 2011-02-28 2012-08-29 中国科学院微电子研究所 浅沟槽隔离及其形成方法
CN102420248A (zh) * 2011-04-20 2012-04-18 上海华力微电子有限公司 改进晶体管电子迁移率的半导体器件及其方法
CN102623383A (zh) * 2012-03-31 2012-08-01 上海华力微电子有限公司 基于体硅的纵向堆叠式后栅型SiNWFET制备方法
CN104157602A (zh) * 2014-08-27 2014-11-19 上海华力微电子有限公司 浅沟槽隔离结构的制备方法
CN104157602B (zh) * 2014-08-27 2019-11-22 上海华力微电子有限公司 浅沟槽隔离结构的制备方法
CN104716083A (zh) * 2015-03-20 2015-06-17 上海华力微电子有限公司 形成浅槽隔离的方法
CN104716083B (zh) * 2015-03-20 2018-06-26 上海华力集成电路制造有限公司 形成浅槽隔离的方法
CN111095526A (zh) * 2017-09-20 2020-05-01 ams有限公司 用于制造半导体器件的方法以及半导体器件
CN111095526B (zh) * 2017-09-20 2023-06-16 ams有限公司 用于制造半导体器件的方法以及半导体器件
CN110896083A (zh) * 2018-09-12 2020-03-20 佳能株式会社 光电转换装置和设备
CN110896083B (zh) * 2018-09-12 2023-06-06 佳能株式会社 光电转换装置和设备

Also Published As

Publication number Publication date
US20090140375A1 (en) 2009-06-04
KR20090057736A (ko) 2009-06-08
US7642172B2 (en) 2010-01-05
CN101452875B (zh) 2011-04-27
KR100929720B1 (ko) 2009-12-03

Similar Documents

Publication Publication Date Title
CN101452875B (zh) 在半导体器件中形成隔离层的方法
CN100424850C (zh) 浅沟槽隔离结构的制造方法以及半导体结构
US7033908B2 (en) Methods of forming integrated circuit devices including insulation layers
US20080076071A1 (en) Method of forming a fine pattern
US20010006839A1 (en) Method for manufacturing shallow trench isolation in semiconductor device
JP2007019508A (ja) 相互接続配線内における複数のエアギャップの横方向分布の制御
US20080160718A1 (en) Method for fabricating isolation layer in semiconductor device
CN1323433C (zh) 具有沟道隔离结构的半导体装置及其制造方法
KR100966957B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US8163627B2 (en) Method of forming isolation layer of semiconductor device
TWI508188B (zh) 氣隙結構與其製造方法
US20080248627A1 (en) Method of Manufacturing Integrated Deep and Shallow Trench Isolation Structures
CN110880472A (zh) 具有浅沟槽隔离结构的半导体器件及其制备方法
CN103187353A (zh) 浅沟槽隔离区的形成方法
KR100244493B1 (ko) 반도체소자의 분리구조 제조방법
CN114078748A (zh) 半导体器件及其制备方法
KR100731103B1 (ko) 반도체 소자의 격리막 형성방법
US7713827B2 (en) Method for manufacturing semiconductor device
KR100973223B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR101061173B1 (ko) 반도체 소자의 소자분리막 및 그의 형성방법
JP2010040754A (ja) 半導体装置およびその製造方法
US6423612B1 (en) Method of fabricating a shallow trench isolation structure with reduced topography
KR20100013948A (ko) 반도체 소자 및 그 제조 방법
KR100653704B1 (ko) 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조
KR100744665B1 (ko) 반도체 소자의 컨택홀 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110427

Termination date: 20131121