CN101419987B - 半导体装置以及其制造方法 - Google Patents

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Abstract

本发明名称是“半导体装置以及其制造方法”。在本发明中，通过使用第一多级灰度光掩模的曝光形成第一抗蚀剂图案，然后对第一导电层、第一绝缘层、第一半导体层及第二半导体层进行蚀刻，来形成岛状单层及岛状叠层。在此，在岛状单层及岛状叠层的侧面形成侧壁。再者，通过使用第二多级灰度光掩模的曝光形成第二抗蚀剂图案，然后对第二导电层及第二半导体层进行蚀刻，来形成薄膜晶体管、像素电极、及连接端子。之后，通过以第一导电层和第二导电层的金属层为掩模的从背面的曝光形成第三抗蚀剂掩模，然后对第三绝缘层进行蚀刻，来形成保护绝缘层。

Description

半导体装置以及其制造方法
技术领域
本发明涉及具有由薄膜晶体管(下面，称为TFT)构成的电路的半导体装置以及其制造方法。例如涉及以利用液晶、自发光元件的显示装置为典型的电光装置、以及安装这种电光装置作为部件的电子设备。 
注意，在本说明书中，半导体装置是指可以利用半导体特性来发挥其机能的所有装置，电光装置、半导体电路以及电子设备都是半导体装置。 
背景技术
已广泛普及的显示装置诸如液晶电视、个人计算机、以及便携式电话的显示器等主要使用一种液晶显示装置，该液晶显示装置将使用以硅为主要结构元素的非晶半导体的TFT用作开关元件。现有的使用非晶半导体的TFT(下面，称为非晶半导体TFT)利用五个光掩模，并通过光刻工序形成叠层结构。此外，近年来，还对于通过使用多级灰度光掩模将光掩模的数量缩减到四个的非晶半导体TFT的制造过程进行研究开发。 
在本说明书中，光刻工序是指包括光抗蚀剂的形成处理、曝光处理、显影处理、蚀刻处理、抗蚀剂剥离处理、清洗处理、测试处理等的处理的工序。此外，在本说明书中，构图是指去除形成在衬底上的层的不需要部分来加工为所希望的形状的工序。例如，去除形成在衬底上的绝缘层、导电层、半导体层等的不需要部分来加工为所希望的形状。 
因此，在现有的使用五个光掩模制造非晶半导体TFT的情况下，重复光刻工序五次。包括曝光和显影等的多个工序的光刻工序成为影响非晶半导体TFT的制造工序中的生产率降低、以及制造成本的增大的主要原因。 
由此，通过缩减光掩模数量而减少光刻工序意味着非晶半导体TFT 的制造工序中的生产率改善、以及制造成本的降低。因此，为了使用更廉价的非晶半导体TFT生产半导体装置，光掩模数量的缩减是个很大的课题。 
近年来，为减少非晶半导体TFT的制造工序而提出一种方法，其中使用一个多级灰度光掩模(灰阶编码掩模或半色调掩模)进行非晶半导体层的构图和源电极或漏电极的构图。但是，即使使用这种方法，也只能将光掩模缩减到四个。由于期望更廉价的液晶显示装置等的半导体装置，因此通过进一步缩减非晶半导体TFT的制造工序来降低制造成本是个很大的课题。 
再者，在现有的非晶半导体TFT的制造工序中，每个光刻工序都需要光掩模，因此光掩模的设计成本也成为给非晶半导体TFT的制造成本增大带来大的影响的原因。由此，通过缩减光掩模来降低光掩模设计成本也是个很大的课题。 
此外，在使用现有的非晶半导体TFT的像素中，源电极或漏电极和像素电极之间存在有层间绝缘膜。因此，需要在像素中形成用来使源电极或漏电极和像素电极电连接的接触孔，因此需要确保形成该接触孔的区域的空间。由此，形成在像素中的接触孔形成区域引起开口率的降低。专利文献1中公开了采用去除像素电极和源电极或漏电极之间的层间绝缘膜而直接连接，且不使用接触孔来连接的源电极或漏电极和像素电极的连接结构。 
由于在使用现有的非晶半导体TFT的像素中，采用层叠像素电极和绝缘层的结构，因此导致像素中的透过率的降低。 
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供具备其开口率和透过率得到了改善的像素的半导体装置、并且提供制造成本得到降低的半导体装置的制造方法。 
[专利文献1] 
日本专利申请公开2007-133371号公报 
本发明涉及一种在衬底上具备半导体元件的半导体装置，其中，半导体元件包括：岛状叠层，该岛状叠层包括衬底上的第一导电层、第一导电层上的第一绝缘层、第一绝缘层上的第一半导体层、以及第一半导体层上的包含一种导电型杂质元素的第二半导体层；以及与岛状叠层的侧面接触的侧壁。 
本发明涉及一种在衬底上具备具有TFT和电容元件的像素的半导体装置，其中，电容元件包括：岛状叠层，该岛状叠层包括衬底上的第一导电层、第一导电层上的第一绝缘层、第一绝缘层上的第一半导体层、以及第一半导体层上的包含一种导电型杂质元素的第二半导体层；与岛状叠层的侧面接触的侧壁；以及岛状叠层和侧壁上的第二导电层。 
本发明涉及一种在衬底上具备具有TFT和电容元件的像素的半导体装置，其中，TFT包括：岛状叠层，该岛状叠层包括衬底上的第一导电层、第一导电层上的第一绝缘层、第一绝缘层上的第一半导体层、以及第一导电层上的包含一种导电型杂质元素的第二半导体层；与岛状叠层的侧面接触的侧壁；以及岛状叠层及侧壁上的第二导电层，并且，第二导电层具有至少包括透明导电层的叠层结构，并且，透明导电层的一部分是像素电极，并且，像素电极与衬底接触。 
注意，作为第一半导体层及第二半导体层，可以应用非晶半导体层或微晶半导体层。此外，作为第一半导体层，也可以应用微晶半导体层和非晶半导体层的叠层结构。 
本发明涉及一种在衬底上具备具有TFT和电容元件的像素、以及连接端子的半导体装置，其中，连接端子包括：衬底上的由第一导电层构成的岛状单层；与岛状单层的侧面接触的侧壁；岛状单层及侧壁上的第二导电层，并且，第二导电层具有至少包括透明导电层的叠层结构。 
下面，简单地说明制造在同一衬底上具有上述TFT、电容元件、以及连接端子的有源矩阵衬底的方法。 
在图4A中，在衬底101上形成第一导电层102。 
接着，在第一导电层102上形成第一绝缘层104，在第一绝缘层 104上形成第一非晶半导体层106，在第一非晶半导体层106上形成包含一种导电型杂质元素的第二非晶半导体层108。 
接着，通过第一光刻工序，对第一导电层102、第一绝缘层104、第一非晶半导体层106、以及包含一种导电型杂质元素的第二非晶半导体层108进行构图。 
在图4B中，在包含一种导电型杂质元素的第二非晶半导体层上形成光抗蚀剂，使用第一光掩模曝光，然后显影，从而形成第一光抗蚀剂图案110a至110d。在此，作为第一光掩模使用多级灰度光掩模(灰阶编码掩模或半色调掩模)来形成膜厚度不同的光抗蚀剂图案。在形成仅由第一导电层102构成的岛状单层的部分中，将光抗蚀剂图案设定为第一厚度(t1)，而在形成由第一导电层102、第一绝缘层104、第一非晶半导体层106、以及包含一种导电型杂质元素的第二非晶半导体层108构成的岛状叠层的部分，将光抗蚀剂图案设定为第二厚度(t2)。在此，光抗蚀剂图案的第一厚度比第二厚度薄(t1＜t2)。 
在图4C中，以第一光抗蚀剂图案110a至110d为掩模对第一导电层102、第一绝缘层104、第一非晶半导体层106、以及包含一种导电型杂质元素的第二非晶半导体层108进行蚀刻，来形成岛状单层及岛状叠层。 
在图5A中，对第一光抗蚀剂图案110a至110d进行灰化处理，来形成其形状被改变的第一光抗蚀剂图案111a至111c，并去除光抗蚀剂图案110d。如图5A所示，在第一抗蚀剂图案111a至111c中，第一光抗蚀剂图案110a至110c的第一厚度(t1)的部分被去除，而其膜厚度减少了。再者，当对第一光抗蚀剂图案110a至110d进行灰化处理时，第一光抗蚀剂图案110a至110d的侧面也被灰化，因此第一光抗蚀剂图案111a至111c的面积比图4B的工序中以第二厚度(t2)形成的光抗蚀剂图案的面积稍微小一些，从而虽然未图示，但使包含一种导电型杂质元素的第二非晶半导体层的端部露出到表面。 
通过进行以其形状被改变的第一光抗蚀剂图案111a至111c为掩模的蚀刻，形成由第一绝缘层104构成的岛状栅极绝缘层105a等、由 第一非晶半导体层106构成的岛状第一非晶半导体层107a等、由包含一种导电型杂质元素的第二非晶半导体层108构成的包含一种导电型杂质元素的岛状第二非晶半导体层109a等。然后，剥离光抗蚀剂111a至111c。 
在第一光刻工序中，通过将多级灰度光掩模用作第一光掩模，在TFT部10中形成栅极布线103a、栅极绝缘层105a、岛状第一非晶半导体层107a、包含一种岛状导电型杂质元素的第二非晶半导体层109a。此外，在电容部20中形成电容线103b、绝缘层105b、岛状第一非晶半导体层107b、包含一种岛状导电型杂质元素的第二非晶半导体层109b，而在端子部30中形成电极103c(参照图4B、4C、及图5A)。 
在图5B中，在衬底的整个表面上形成第二绝缘层112。第二绝缘层112是为在第一光刻工序中，在如下图案的侧面形成侧壁而提供的：通过采用多级灰度光掩模的曝光技术形成的第一导电层以单层而存在的图案；第一导电层、第一绝缘层、第一非晶半导体层、以及包含一种导电型杂质元素的第二非晶半导体层以岛状叠层结构而残留的图案。若图案的侧面为锥形，则即使形成有侧壁，第一导电层和第二导电层之间也容易发生不需要的短路，而使半导体元件的可靠性被损害。由此，为了将第二绝缘层112用作侧壁，重要的是：覆盖膜形成面的台阶部的覆盖性优良。 
在图5C中，对第二绝缘层112进行蚀刻来形成侧壁113a至113g。为了形成侧壁113a至113g，需要通过干蚀刻等进行各向异性高的蚀刻处理。此外，当对第二绝缘层112进行蚀刻处理之际，需要充分地保持与包含一种导电型杂质元素的第二非晶半导体层109a、109b之间的选择比，并且在包含一种导电型杂质元素的第二非晶半导体层108稍微被蚀刻的情况下，需要考虑到它被蚀刻的情况而将其厚度形成为较厚。 
在图6A中，在衬底的整个表面上形成第二导电层118。第二导电层118具有按顺序层叠透明导电层114、金属层116的结构。 
接着，通过第二光刻工序，对由透明导电层114、金属层116构成 的第二导电层118进行构图。 
在图6B中，通过在第二导电层上形成光抗蚀剂，并使用第二光掩模进行曝光和显影，来形成第二光抗蚀剂图案120a至120e。在此，通过与第一光掩模同样地将多级灰度光掩模用作第二光掩模，形成膜厚度不同的光抗蚀剂图案。在使具有透明导电层114及金属层116的叠层结构的第二导电层118残留的部分中，将光抗蚀剂图案设定为第四厚度(t4)，而在只使透明导电层114残留的部分中，将光抗蚀剂图案设定为第三厚度(t3)。第三厚度(t3)比第四厚度(t4)薄(t3＜t4)。以第二光抗蚀剂图案120a至120e为掩模对第二导电层118进行蚀刻。作为此时的蚀刻方法，可以采用湿蚀刻或干蚀刻。 
在图6C中，对第二光抗蚀剂图案120a至120e进行灰化处理来形成其形状被改变的第二光抗蚀剂图案121a至121e。如图6C所示，在第二光抗蚀剂图案121a至121e中，第二光抗蚀剂图案120a至120e的第三厚度(t3)的部分被去除而其膜厚度减少，并且在第二光抗蚀剂图案中的起始膜厚度为第三厚度(t3)的部分中，金属层116露出。而且，因为当进行灰化处理之际，第二光抗蚀剂图案120a至120e的侧面也被灰化，所以其形状被改变的第二光抗蚀剂图案121a至121e的面积比在图6B的工序中以第四厚度(t4)形成的光抗蚀剂图案的面积稍微小一些。 
在图7A中，以其形状被改变的第二光抗蚀剂图案121a至121e为掩模，通过蚀刻去除露出在表面的金属层116来使透明导电层114露出到表面。此时，通过可保持金属层和透明导电层之间的选择比的方法进行蚀刻。将露出了的透明导电层114用作像素电极及衬底端部的连接端子。再者，对包含一种导电型杂质元素的岛状第二非晶半导体层109a的中央部进行蚀刻，来分离为源区域和漏区域。这种蚀刻是通过具有各向异性的干蚀刻进行的。实际上，岛状第一非晶半导体层107a也稍微被蚀刻。 
在第二光刻工序中，通过将多级灰度光掩模用作第二光掩模，在TFT部10中形成由透明导电层115a和金属层117a的叠层构成的源布 线119a、以及由透明导电层115b和金属层117b的叠层构成的源电极或漏电极119b。此外，透明导电层115b的一部分成为像素电极115f。另外，在电容部20中形成有透明导电层115b的一部分的与电容线103b相对的电极115c，而在端子部30中形成电极115d、115e(参照图6B、6C、以及图7A)。 
在图7B中，在衬底的整个面上形成第三绝缘层122。将第三绝缘层122用作用来保护TFT免受杂质等的影响的保护绝缘层(钝化膜)。 
接着，作为第三光刻工序，在第三绝缘层122上形成光抗蚀剂，并从衬底101的背面进行曝光。此时，将通过第一光刻工序被进行构图的第一导电层和通过第二光刻工序被进行构图的金属层用作掩模，形成第三光抗蚀剂图案124a至124d。因为当形成第三光抗蚀剂图案之际，以形成在衬底101上的第一导电层102和第二导电层118的下层的金属层116的图案为掩模从背面进行曝光，所以不需要用于第三光抗蚀剂图案的光掩模、以及光掩模和衬底101的位置对准。 
在图7C中，对在图7B中形成了的第三光抗蚀剂图案124a至124d进行回流处理，来形成其形状被改变的第三光抗蚀剂图案125a至125d。通过进行回流处理，抗蚀剂图案覆盖第三绝缘层122的面积扩大，从而其形状被改变的第三光抗蚀剂图案125a至125d的端部超过由金属层116形成的图案的端部。 
在图8中，以其形状被改变的第三光抗蚀剂图案125a至125d为掩模对第三绝缘层122进行构图，来形成保护绝缘层123a至123d。 
在第三光刻工序中，通过使用背面曝光技术形成保护绝缘层123a至123d(参照图7B、7C、以及图8)。 
通过采用这种结构，可以使用两个光掩模并进行三次的光刻工序来制造有源矩阵衬底。由此，与现有的使用四个光掩模并进行至少四次的光刻工序制造的非晶半导体TFT相比，可以大幅度地缩减光掩模的数量和光刻工序的数量，从而可以缩减制造时间和制造成本。 
根据本发明，可以使用两个光掩模并进行三次的光刻工序来制造有源矩阵衬底。由此，与现有的使用四个光掩模并进行至少四次的光 刻工序制造的非晶半导体TFT相比，可以大幅度地缩减光掩模的数量和光刻工序的数量，从而可以缩减制造时间和制造成本。 
根据本发明，通过使用具有透明导电层和金属层的叠层结构的第二导电层形成源电极或漏电极·布线，不需要常规在像素区域中存在的形成源电极/漏电极和像素电极的接触孔的区域，因此可以提高开口率。再者，像素电极与衬底接触而成为不与绝缘膜层叠的结构，所以像素中的开口率、透过率得到提高。 
附图说明
图1是本发明的像素的俯视图； 
图2A和2B是本发明的端子部的俯视图； 
图3是本发明的电容部的截面图； 
图4A至4C是示出根据本发明的有源矩阵衬底的制造工序的截面图； 
图5A至5C是示出根据本发明的有源矩阵衬底的制造工序的截面图； 
图6A至6C是示出根据本发明的有源矩阵衬底的制造工序的截面图； 
图7A至7C是示出根据本发明的有源矩阵衬底的制造工序的截面图； 
图8是示出根据本发明的有源矩阵衬底的制造工序的截面图； 
图9是根据本发明的有源矩阵衬底的截面图； 
图10是根据本发明的有源矩阵衬底的截面图； 
图11是示出液晶显示装置的安装的图； 
图12A和12B是示出液晶显示装置的安装的图； 
图13A至13D是示出电子设备的一个例子的图； 
图14是示出电子设备的一个例子的图。 
本发明的选择图是图8。 
具体实施方式
下面，关于本发明的实施方式将参照附图给予说明。但是，所属 技术领域的普通技术人员可以很容易地理解一个事实，就是本发明可以以多个不同形式来实施，其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。 
实施方式1 
图1是具有本发明的非晶半导体TFT的有源矩阵衬底的平面图的一个例子。在此，为方便起见示出配置在矩阵上的多个像素之中的一个像素的结构。 
如图1所示，具有非晶半导体TFT的有源矩阵衬底包括彼此平行配置的多个栅极布线103a、与各个栅极布线103a交叉并彼此平行配置的多个源极布线119a。 
此外，在由栅极布线103a和源极布线119a围绕的区域中配置有像素电极115f。该像素电极115f由与栅电极或漏电极119b的透明导电层115b相同的材料构成。 
再者，在像素电极115f之下相邻的两个栅极布线之间与栅极布线平行地配置有电容线103b。该电容线103b配置在所有的像素中，以与像素电极115f之间存在的绝缘层105b为电介质形成保持电容元件。 
此外，栅极布线103a和源极布线119a的交叉部附近提供有作为开关元件的TFT。该TFT是由非晶半导体层形成的具有沟道形成区域的反交错型(或底栅型)TFT。 
图3是像素部中的保持电容元件形成部的截面图，示出图1的I-J部分。保持电容元件将电容线103b和像素电极115f的一部分用作电极，并将电容线103b和像素电极115f之间的绝缘层105b及侧壁用作电介质膜。在图1及图3中，为效率好地形成电容而将辅助电容图案形成为梳状。 
图2A、2B示出本发明的用于连接到有源矩阵衬底上的与像素同时形成的外围电路的连接端子部的平面图的一个例子。 
以图2A、2B为例子示出有源矩阵衬底端子部的结构。图2A示出将电极103c用作有源矩阵衬底上的引导布线的情况。被引导的由第一 导电层构成的电极103c与由透明导电层构成的电极115d接触。 
此外，在电极103c和电极115d的连接部中，电极103c的端部提供有由第二绝缘层112构成的侧壁113g，从而缓和台阶。因此，防止电极115d的断开。此外，因为电极103c和电极115d的连接部完全被保护绝缘层123c覆盖，所以被保护而免受污染物等的影响。从而可以提高可靠性。 
图2B在引导布线由第二导电层118形成的情况下也采用大致相同的结构。 
以图1、图2、以及图3为例子，图4A至图8示出根据本发明的沟道蚀刻型非晶半导体TFT、保持电容元件部、以及连接端子部的制造方法。在图4A至图8中示出图1所示的像素部平面布局中的沿着A-B的截面、沿着C-D的截面、沿着图2A中的E-F的截面、以及沿着图2B的G-H的截面。此外，沿着A-B的截面和沿着C-D的截面之间、沿着C-D的截面和沿着E-F的截面之间、以及沿着E-F的截面和沿着G-H的截面之间的空白意味着省略，并且图示出的TFT部10、电容部20、以及端子部30形成在同一衬底上。 
在图4A中，在衬底101上形成第一导电层102。对于衬底101，既可以采用当制造非晶半导体TFT时常规使用的玻璃衬底，又可以使用石英衬底或具有透光性的塑料衬底等。此外，因为第一导电层102主要成为电极或布线，所以优选使用铝(Al)或铜(Cu)等的低电阻导电材料。 
第一导电层102需要具有如下条件：作为电极或布线，具有低电阻；对于非晶半导体TFT的制造过程温度具有耐热性。由此，也可以采用层叠耐热性导电材料和低电阻导电材料的结构。在叠层结构中，下层为耐热性导电材料，中间层为低电阻导电材料，上层为耐热性导电材料，即可。例如，第一导电层102的结构可以采用下层为钼(Mo)，中间层为铝(Al)，且上层为钼(Mo)的叠层结构，并且将耐热性导电材料用作阻挡膜。也可以使用AgPdCu合金作为低电阻导电材料。作为耐热性导电材料，由选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、 钕(Nd)中的元素、以所述元素为成分的合金、组合所述元素的合金膜、或以所述元素为成分的氮化物而形成。例如，可举出Ti和Cu的叠层、以及氮化钛和Cu的叠层。此外，因为当与Ti、Cr、Nd等的耐热性导电材料组合形成时其平坦性得到提高，所以是优选的。另外，也可以仅将这种耐热性导电材料，例如与Mo和W组合形成。 
为了实现液晶显示装置，优选组合耐热性导电材料和低电阻导电材料来形成栅极布线。以下说明适合于此的组合。 
若是屏幕尺寸为较小型(5型左右)，就也可以采用层叠由耐热性导电材料的氮化物构成的导电层和由耐热性导电材料构成的导电层的两层结构。使用选自Al、Cu、Ta、Ti、W、Nd、Cr中的元素、或以所述元素为成分的合金、或组合所述元素的合金膜形成上层的导电层，即可。使用氮化钽膜、氮化钨膜、氮化钛膜等形成。优选地是，例如作为上层的导电层采用Cr，作为下层的导电层采用包含Nd的Al，层叠它们而形成两层结构。上层的导电层为10nm至100nm(优选为20nm至50nm)，下层的导电层为200nm至400nm(优选为250nm至350nm)。 
另一方面，当应用于大屏幕时，采用如下三层结构：作为下层采用由耐热性导电材料构成的导电层，作为中间层采用由低电阻导电材料构成的导电层，并作为上层采用由耐热性导电材料构成的导电层。 
使用以铝(Al)为成分的材料形成由低电阻导电材料构成的导电层。除了纯Al之外，还使用包含0.01atomic％至5atomic％的钪(Sc)、Ti、Nd、硅(Si)等的Al。由耐热性导电材料构成的上层发挥防止当将Al用于中间层时产生小丘的效果。下层的由耐热性导电材料构成的导电层为10nm至100nm(优选为20nm至50nm)，中间层的由低电阻导电材料构成的导电层为200nm至400nm(优选为250nm至350nm)，上层的由耐热性导电材料构成的导电层为10nm至100nm(优选为25nm至50nm)。在本实施方式中，通过以Ti为靶子的溅射法，使用Ti膜将下层的由耐热性导电材料构成的导电层形成为50nm厚，通过以Al为靶子的溅射法，使用Al膜将中间层的由低电阻导电材料构成的导电层形成为200nm厚，并且通过以Ti为靶子的溅射法，使用Ti膜将上层 的由耐热性导电材料构成的导电层形成为50nm厚。 
接着，通过等离子体CVD法、溅射法等的方法，在第一导电层102上形成第一绝缘层104，在第一绝缘层104上形成第一非晶半导体层106，在第一非晶半导体层106上形成包含一种导电型杂质元素的第二非晶半导体层108。此外，优选地是，通过多室结构等的等离子体CVD法、或溅射法，不将第一绝缘层104和第一非晶半导体层106、以及第一非晶半导体层106和包含一种导电型杂质元素的第二非晶半导体层108等的界面暴露在大气而连续形成它们。 
第一绝缘层104只要是绝缘膜如氮化硅膜、氧氮化硅膜、氧化硅膜等，即可，其采用单层或叠层结构，形成为50nm至600nm(优选为300nm至500nm)厚。 
在第一绝缘层104上形成50nm至300nm(优选为100nm至200nm)厚的第一非晶半导体层106。作为第一非晶半导体层106，通过等离子体CVD法、或以硅为靶子的溅射法等的方法，形成非晶硅(a-Si)膜。除此之外，作为该第一非晶半导体层106，也可以应用微晶半导体膜、以及具有非晶结构的化合物半导体膜如非晶硅锗(SiXGe(1-X)、(0<X<1))膜、非晶碳化硅(SiXCY)膜等。 
在第一非晶半导体层106上形成10nm至100nm厚的包含一种导电型杂质元素的第二非晶半导体层108。作为包含一种导电型杂质元素的第二非晶半导体层108，通过等离子体CVD法、或以硅为靶子的溅射法等的方法，形成添加有以磷(P)、砷(As)、或硼(B)等为典型的杂质的非晶硅(a-Si)膜。除此之外，作为该包含一种导电型杂质元素的第二非晶半导体层108，也可以应用添加有以磷(P)、砷(As)、或硼(B)等为典型的杂质的微晶半导体膜、以及具有非晶结构的化合物半导体膜如非晶硅锗(SiXGe(1-X)、(0<X<1))膜、非晶碳化硅(SiXCY)膜等。 
接着，通过第一光刻工序，对第一导电层102、第一绝缘层104、第一非晶半导体层106、以及包含一种导电型杂质元素的第二非晶半导体层108进行构图。
在图4B中，在包含一种导电型杂质元素的第二非晶半导体层上形成光抗蚀剂，使用第一光掩模曝光，然后显影，从而形成第一光抗蚀剂图案110a至110d。在此，作为第一光掩模使用多级灰度光掩模(灰阶编码掩模或半色调掩模)来形成膜厚度不同的光抗蚀剂图案。在形成仅由第一导电层102构成的岛状单层的图案的部分中，将光抗蚀剂图案设定为第一厚度(t1)，而在形成由第一导电层102、第一绝缘层104、第一非晶半导体层106、以及包含一种导电型杂质元素的第二非晶半导体层108构成的岛状叠层的图案的部分，将光抗蚀剂图案设定为第二厚度(t2)。在此，光抗蚀剂图案的第一厚度比第二厚度薄(t1＜t2)。 
在图4C中，以第一光抗蚀剂110a至110d为掩模，对第一导电层102、第一绝缘层104、第一非晶半导体层106、以及包含一种导电型杂质元素的第二非晶半导体层108进行蚀刻。作为此时的蚀刻方法，可以使用湿蚀刻或干蚀刻。 
在图5A中，对第一光抗蚀剂图案110a至110d进行灰化处理，来形成其形状被改变的第一光抗蚀剂图案111a至111c，并去除光抗蚀剂图案110d。如图5A所示，在第一抗蚀剂图案111a至111c中，第一光抗蚀剂图案110a至110c的第一厚度(t1)的部分被去除，而其膜厚度减少了。再者，当对第一光抗蚀剂图案110a至110d进行灰化处理时，第一光抗蚀剂图案110a至110d的侧面也被灰化，因此第一光抗蚀剂图案111a至111c的面积比图4B的工序中以第二厚度(t2)形成的光抗蚀剂图案的面积稍微小一些，从而虽然未图示，但使包含一种导电型杂质元素的第二非晶半导体层的端部露出到表面。 
通过使用其形状被改变的第一光抗蚀剂图案111a至111c，在TFT部10中形成由第一绝缘层104构成的栅极绝缘层105a等、由第一非晶半导体层106构成的岛状第一非晶半导体层107a等、由包含一导电型杂质元素的第二非晶半导体层108构成的包含一导电型杂质元素的岛状第二非晶半导体层109a等，而在电容部20中形成电容线103b、绝缘层105b、第一非晶半导体图案107b、包含一导电型杂质元素的第 二非晶半导体层图案109b。然后，剥离光抗蚀剂111a至111c。 
在第一光刻工序中，通过将多级灰度掩模用作第一光掩模，在TFT部10中形成栅极布线103a、栅极绝缘层105a、岛状第一非晶半导体层107a、包含一种导电型杂质元素的岛状第二非晶半导体层109a。此外，在电容部20中形成电容部103b、绝缘层105b、岛状第一非晶半导体层107b、包含一种导电型杂质元素的岛状第二非晶半导体层109b。在端子部30中形成电极103c(图4B、4C、图5A)。 
在图5B中，在衬底的整个表面上形成第二绝缘层112。第二绝缘层112是通过等离子体CVD法、溅射法等的方法形成的，其只要是氮化硅膜、氧氮化硅膜、氧化硅膜等的绝缘膜，即可。并可以采用单层或叠层结构。第二绝缘层112是在第一光刻工序中，为在如下图案的侧面形成侧壁而提供的：通过采用多级灰度光掩模的曝光技术形成的第一导电层以单层而存在的图案；第一导电层、第一绝缘层、第一非晶半导体层、以及包含一种导电型杂质元素的第二非晶半导体层以岛状叠层结构而残留的图案。为了将第二绝缘层112用作侧壁，重要的是：覆盖膜形成面的台阶部的覆盖性优良。此外，若是图案的侧面为锥形，则即使形成有侧壁第一导电层和第二导电层之间也容易发生不需要的短路，而使半导体元件的可靠性被损害。由此，需要充分考虑到膜性质如覆盖性及膜厚度等地形成第二绝缘层112。 
在图5C中，对第二绝缘层112进行蚀刻来形成侧壁113a至113g。为了形成侧壁113a至113g，需要通过干蚀刻等进行各向异性高的蚀刻处理。此外，当对第二绝缘层112进行蚀刻之际，需要充分地保持与包含一种导电型杂质元素的第二非晶半导体层108之间的选择比，并且在包含一种导电型杂质元素的岛状第二非晶半导体层109a、109b稍微被蚀刻的情况下，需要考虑到被蚀刻的膜厚度而将其厚度形成为较厚。 
在图6A中，在衬底的整个表面上形成第二导电层118。第二导电层118采用层叠透明导电层114和金属层116的结构。作为透明导电层114的材料，例如使用ITO(铟-锡氧化物)、IZO(铟-锌氧化物)等。 另外，作为金属层116的材料，可以使用高熔点金属如Mo、W、Ti、Ta等、或低电阻金属如Al、Cu等。但是，作为第二导电层118，有因氧化还原反应而产生腐蚀的组合例如ITO和Al等，所以需要为其间夹着具有阻挡性的金属的结构等。 
接着，通过第二光蚀刻工序，对第二导电层118进行构图。 
在图6B中，在第二导电层上形成光抗蚀剂，使用第二光掩模曝光，然后显影，从而形成第二光抗蚀剂图案120a至120e。在此，作为第二光掩模，通过与第一光掩模相同地使用多级灰度光掩模，形成膜厚度不同的光抗蚀剂图案。在使具有透明导电层114和金属层116的叠层结构的第二导电层118残留的部分中，将光抗蚀剂图案设定为第四厚度(t4)，而在只使透明导电层114残留的部分中，将光抗蚀剂图案设定为第三厚度(t3)。第三厚度(t3)比第四厚度(t4)薄(t3＜t4)。以第二光抗蚀剂图案120a至120e为掩模，对第二导电层118进行蚀刻。作为此时的蚀刻方法，可以使用湿蚀刻或干蚀刻。 
在图6C中，对第二光抗蚀剂图案120a至120e进行灰化处理来形成其形状被改变的第二光抗蚀剂图案121a至121e。如图6C所示，在其形状被改变的第二光抗蚀剂图案121a至121e中，第二光抗蚀剂图案120a至120e的第三厚度(t3)的部分被去除而其膜厚度减少，并且在第二光抗蚀剂图案中的起始膜厚度为第三厚度(t3)的部分中，金属层116露出。而且，因为当对第二光抗蚀剂图案120a至120e进行灰化处理之际，其侧面也被蚀刻，所以其形状被改变的第二光抗蚀剂图案121a至121e的面积比在图6B的工序中以第四厚度(t4)形成的光抗蚀剂图案的面积稍微小一些。 
在图7A中，以其形状被改变的第二光抗蚀剂图案121a至121e为掩模，通过蚀刻去除露出了的金属层116来使透明导电层114露出。此时，通过可保持金属层和透明导电层之间的选择比的方法进行蚀刻。将露出了的透明导电层114用作像素电极及衬底端部的连接端子。再者，对包含一种导电型杂质元素的岛状第二非晶半导体层109a的中央部进行蚀刻，来分离为源区域和漏区域。这种蚀刻是通过具有各向异 性的干蚀刻进行的。实际上，岛状第一非晶半导体层107a也稍微被蚀刻。 
在第二光刻工序中，通过将多级灰度光掩模用作第二光掩模，在TFT部10中形成由透明导电层115a和金属层117a的叠层构成的源布线119a、以及由透明导电层115b和金属层117b的叠层构成的源电极或漏电极119b。此外，透明导电层115b的一部分成为像素电极115f。另外，在像素电极115f的一部分的电容部20中形成与电容线103b相对的电极115c，而在端子部30中形成电极115d、115e(参照图6B、6C、以及图7A)。 
在图7B中，在衬底的整个面上形成第三绝缘层122。第三绝缘层122是通过等离子体CVD法、溅射法等的方法形成的，其只要是氮化硅膜、氧氮化硅膜、氮化硅膜等的绝缘膜，即可。并可以采用单层或叠层结构。将第三绝缘层122用作用来保护TFT免受杂质等的影响的保护绝缘层。 
接着，作为第三光刻工序，在第三绝缘层122上形成光抗蚀剂，并从衬底101的背面进行曝光。此时，将通过第一光刻工序被进行构图的第一导电层和通过第二光刻工序被进行构图的金属层用作掩模，形成第三光抗蚀剂图案124a至124d。因为当形成第三光抗蚀剂图案之际，以形成在衬底101上的第一导电层102和第二导电层118的上层的金属层116的图案为掩模从背面进行曝光，所以不需要用于第三光抗蚀剂图案的光掩模、以及光掩模和衬底101的位置对准。 
在图7C中，对在图7B中形成了的第三光抗蚀剂图案124a至124d进行回流处理，来形成其形状被改变的第三光抗蚀剂图案125a至125d。通过进行回流处理，抗蚀剂图案覆盖第三绝缘层122的面积扩大，从而其形状被改变的第三光抗蚀剂图案125a至125d的端部超过由金属层116形成的图案的端部。作为光抗蚀剂的回流处理，有通过加热处理及药液溶解进行的回流处理，可以采用任何方法。通过回流处理其形状被改变的第三光抗蚀剂图案125a至125d的扩大取决于光抗蚀剂的材料特性、膜厚度及加热条件、及与基底的氮化硅膜表面的 化学性。因此，对于扩大的控制只需适宜地控制上述的特性以及条件即可。通过回流处理其形状被改变的第三光抗蚀剂图案125a至125d的扩大需要超过由金属层116形成的图案的端部，而且优选采用确保余地的冗余设计。 
在图8中，以其形状被改变的第三光抗蚀剂图案125a至125d为掩模，对第三绝缘层122进行构图来形成保护绝缘层123a至123d。然后，去除其形状被改变的第三光抗蚀剂图案。该保护绝缘层抑制来自玻璃衬底或保护绝缘层上的取向膜、液晶的污染物侵入到非晶半导体TFT及金属布线中。另外，在仅透明导电层的图案存在的部分中，因为不形成通过背面曝光而形成的抗蚀剂，因此成为不形成保护绝缘层而使透明导电层露出的结构。 
在第三光刻工序中，通过使用背面曝光技术形成保护绝缘层1 23a至123d(图7B、7C、图8)。 
通过本实施方式，可以使用两个光掩模并进行三次的光刻工序来制造有源矩阵衬底。由此，与通过常规的使用四个光掩模并进行至少四次的光刻工序来制造的非晶半导体TFT相比，可以大幅度地缩减光掩模数量及光刻工序数量，从而可以缩减制造时间及制造成本。 
此外，在根据本实施方式制造的半导体元件的侧面上形成侧壁，因此可以防止在第一导电层和第二导电层之间发生的不需要的短路，并且在各个图案的端部中提高台阶覆盖率而减少布线、电极、绝缘层的覆盖缺陷。从而，可以提高半导体装置的可靠性、成品率。再者，由于不需要将绝缘层的第一导电层的端部形成为精密的锥形，因此可以实现减轻半导体装置制造工序的负担。 
此外，在根据本实施方式制造的TFT中，通过使用多级灰度光掩模对第一导电层、第一导电层上的第一绝缘层、第一绝缘层上的第一非晶半导体层、第一非晶半导体层上的包含一种导电型杂质元素的第二非晶半导体层进行构图，实现如下结构：第一及第二非晶半导体层不会被构图为延伸到第一导电层的外侧，并且第一导电层对第一非晶半导体层和包含一种导电型杂质元素的第二非晶半导体层进行遮光。 由此，可以减少因光入射到半导体层中而产生的光泄漏电流。 
此外，在根据本实施方式制造的TFT中，当形成源区域及漏区域之际，通过使用多级灰度光掩模对第二导电层、包含一导电型杂质元素的第二非晶半导体层、及第一非晶半导体层的一部分进行蚀刻的工序、以及在使多级灰度掩模变形之后对第二导电层的金属层进行蚀刻的工序，在第一非晶半导体层和第二导电层的透明导电层之间产生第一台阶，而在第二导电层的透明导电层和第二金属层之间产生第二台阶。由此，下层的端部从上层的端部露出，而可以提高第三绝缘层的沟道区域的覆盖性。再者，通过使TFT的沟道形成部被侧壁及第一绝缘层覆盖，可以减少因来自衬底、液晶层等的TFT外部的杂质所造成的沟道形成部的污染而引起的半导体元件的特性退化，从而可以提高可靠性。 
此外，在根据本实施方式制造的电容元件中，通过采用如下保持电容元件结构来可以在电容线的侧面也提供电容：以电容线和像素电极的一部分为与保持电容元件相对的电极，以其间的第一绝缘层及侧壁为电介质。由于与以第一绝缘层为电介质的部分相比，可以使侧壁的膜厚度减薄，因此可以效率好地形成电容线一侧的电容，并且通过不仅使用电容线的上表面，而且使用其侧面来形成立体电容，可以使相对于一个像素的保持电容元件的形成面积比常规的小。 
此外，使用具有透明导电层和金属层的叠层结构的第二导电层形成根据本实施方式制造的源电极或漏电极、布线。由此，不需要常规在像素区域中存在的形成漏电极和像素电极的接触孔的区域。从而可以提高开口率。再者，由于像素电极具有接触于衬底并不层叠于绝缘膜的结构，所以像素中的开口率、透过率得到提高。 
实施方式2 
在实施方式1中示出了使用非晶半导体层的TFT，但是在本实施方式中示出使用微晶半导体层的TFT的例子。图9是使用微晶半导体的TFT的模式图。在本实施方式中，作为实施方式1中的第一非晶半导体层106，采用第一微晶半导体层126和第一非晶半导体层127的叠层。
第一微晶半导体层126起到沟道的作用。可以通过利用频率为几十MHz至几百MHz的高频等离子体CVD法、或频率为1GHz以上的微波等离子体CVD法形成第一微晶半导体层126。典型地是，可以用氢对SiH4、SiH6等的氢化硅进行稀释来形成第一微晶半导体层126。此外，除了氢化硅和氢之外，还可以使用选自氦、氩、氪、氖中的一种或多种稀有元素进行稀释来形成微晶半导体膜。此时，将相对于氢化硅的氢的流量比设定为5倍以上且200倍以下，优选设定为50倍以上且150倍以下，更优选设定为100倍。注意，可以使用SiH2Cl2、SiHCl3、SiCl4、SiF4等代替氢化硅。此外，作为第一非晶半导体层127，使用实施方式1所示的第一非晶半导体层106即可。第一非晶半导体层127起到缓冲层的作用，即减少TFT的截止电流，防止第一微晶半导体层126的氧化，并防止形成源区域、漏区域时的蚀刻蚀刻到第一微晶半导体层。 
另外，也可以使用包含一种导电型杂质元素的微晶半导体层128代替实施方式1中的包含一种导电型杂质元素的第二非晶半导体层108。由于可以将沟道和源电极或漏电极之间的寄生电阻抑制为低，因此可以实现导通电流的提高。 
实施方式3 
在本实施方式中，示出在实施方式1的第三光刻工序中，使用正型感光树脂代替第三光抗蚀剂图案124a至124d的例子。此外，图10是使用负型感光树脂的TFT模式图。 
在实施方式1的第三光刻工序中，形成正型感光材料并从衬底101的背面进行曝光。利用实施方式1中的通过第一光刻工序被进行构图的第一导电层和通过第二光刻工序被进行构图的金属层部分被遮光，来形成正型感光材料图案129。当形成正型感光材料图案129之际，以形成在衬底101上的第一导电层及金属层的图案为掩模，从背面进行曝光，因此不需要用于正型感光材料图案形成的光掩模、以及光掩模和衬底101的位置对准。 
以正型感光材料图案129为掩模对第三绝缘层122进行构图，来形成保护绝缘层123a至123d。该保护绝缘层抑制来自玻璃衬底或保护 绝缘层上的取向膜、液晶的污染物侵入到非晶半导体TFT及金属布线中。另外，在仅透明导电层的图案存在的部分中，不形成通过背面曝光而形成的正型感光材料图案，因此成为不形成保护绝缘层而使透明导电层露出的结构。 
作为正型感光材料，可以使用正型硅烷、正型丙烯树脂或聚酰亚胺等。再者，若是使用正型感光黑矩阵用树脂，则正型感光材料图案还起到黑矩阵的作用。 
像这样，通过使用正型感光材料图案129代替实施方式1所示的第三光抗蚀剂图案124a至124d，可以省略在第三光刻工序中去除抗蚀剂的工序，从而可以进一步简化工序。 
实施方式4 
图11是示意性地示出采用COG(晶玻接装；chip on glass)方式组装电光装置的情况的图。在第一衬底1100上形成有像素区域1103、外部输出入端子1104、连接布线1105。由虚线围绕的区域是扫描线一侧的IC芯片贴合区域1101和数据线一侧的IC芯片贴合区域1102。在第二衬底1108形成有相对电极1109，使用粘合剂1110使第二衬底1108与第一衬底1100贴合。粘合剂1110的内侧封入有液晶，并形成液晶层1111。保持预定的间隔地贴合第一衬底1100和第二衬底1108，在液晶是向列液晶的情况下，其间隔为3μm至8μm，而在液晶是近晶相液晶的情况下，其间隔为1μm至4μm。 
在IC芯片1106、1107中，数据线一侧和扫描线一侧的电路结构不同。IC芯片安装在第一衬底1100。将用来从外部输入电源及控制信号的FPC1112(柔性印刷布线板：Flexible Printed Circuit)贴合到外部输出入端子1104。也可以为提高FPC1112的粘合强度而提供加强板1113。像这样，可以完成电光装置。若是在将IC芯片安装到第一衬底1100之前对其进行电测试，则可以提高电光装置的最后工序中的成品率，并且可以提高可靠性。 
此外，作为将IC芯片安装在第一衬底上的方法，可以采用使用各向异性导电材料的连接方法及引线键合方法等。图12A和12B示出其 一个例子。图12A示出使用各向异性导电材料将IC芯片1207安装在第一衬底1201的例子。在第一衬底1201上提供有像素区域、电连接到像素区域的引出布线1205、连接布线及输出入端子1206。第二衬底1202由粘合剂1203与第一衬底1201粘合，并且其间提供有液晶层1204。 
另外，FPC1211由各向异性导电材料粘合到连接布线及输出入端子1206的一方端部。各向异性导电材料由树脂1214和在其表面上镀有Au等的直径为几十μm至几百μm的导电粒子1213构成，并且连接布线及输出入端子1206和形成在FPC1211的布线1212由导电粒子1213电连接。IC芯片1207也同样地由各向异性导电材料粘合到第一衬底，由混入到树脂1210中的导电粒子1209使提供在IC芯片1207的输出入端子1208和引出线1205或连接端子及输出入端子1206电连接。作为引出线1205及连接布线及输出入端子1206的结构，使用沿着图8中的G-H的截面所示的结构即可，图12A中示出将由透明导电层构成的电极115e及金属层117e的叠层用作引出线1205和连接布线及输出入端子1206的例子。 
此外，如图12B所示，也可以使用粘合剂1215将IC芯片固定在第一衬底上，然后由Au引线1216连接IC芯片的输出入端子和引出线或连接布线及输出入端子。而且，使用树脂1217密封。采用沿着图8的E-F的截面所示的结构即可，图12B中示出将由第一导电层构成的电极103c、电连接到电极103c的由透明导电层构成的电极115d及金属层117d的叠层用作引出线1205和连接布线及输出入端子1206的例子。 
IC芯片的安装方法不局限于根据图11及图12A和12B的方法。除在此所说明的方法之外，还可以采用COG方法、引线键合方法、或TAB(带式自动焊接，Tape Automated Bonding)方法。 
本实施方式可以与实施方式1、2、3的任何一个自由地组合。 
实施方式5 
作为本发明的半导体装置及电子设备，可以举出液晶TV、拍摄装 置如摄像机、数字照相机等、护目镜型显示器(头盔显示器)、导航系统、音频再现装置(汽车音响、音响组件等)、笔记本型个人计算机、游戏机、便携式信息终端(移动计算机、便携式电话、便携式游戏机或电子书等)、具有记录媒质的图像再现装置(具体地说，能够再现记录媒质例如数字通用盘(DVD)等并且具有能够显示其图像的显示器的装置。例如，便携式DVD播放器。)等。图13A至13D以及图14示出这些电子设备中的一部分电子产品的具体例子。 
图13A是数字照相机，包括主体1311、显示部1312、拍摄部、操作键1314、快门按钮1316等。注意，图13A是从显示部1312一侧看到的图，所以没有显示出拍摄部。根据本发明，可以实现具有更廉价的显示部且可靠性高的数字照相机。 
图13B是笔记本型个人计算机，包括主体1321、框体1322、显示部1323、键盘1324、外部连接接口1325、定位装置1326等。根据本发明，可以实现具有更廉价的显示部且可靠性高的笔记本型个人计算机。 
图13C是具有记录媒质的便携式图像再现装置(具体来说是DVD再现装置)，包括主体1331、框体1332、第一显示部1333、第二显示部1334、记录媒质(DVD等)读取部1335、操作键1336、扬声器1337等。第一显示部1333主要显示图像信息，第二显示部1334主要显示文字信息。注意，有记录媒质的图像再现装置还包括家用游戏机等。根据本发明，可以实现具有廉价的显示部且可靠性高的图像再现装置。 
此外，图13D是电视机(下面，简称为电视)，包括框体1341、支撑体1342、显示部1343、扬声器1344、视频输入端子1345等。该电视是通过将根据上述实施方式所示的制造方法形成的TFT用于其显示部1343及驱动电路来制造的。注意，电视包括液晶电视、有机EL电视等。根据本发明，可以实现具有廉价的显示部且可靠性高的电视，特别是具有22英寸至50英寸的大屏幕的大型电视。 
此外，在图14所示的便携式电话机中，具备有操作开关类1404、麦克风1405等的主体A1401、具备有显示面板A1408、显示面板B1409、 扬声器1406等的主体B1402由铰链1410以能够开闭的方式联结。显示面板A1408和显示面板B1409与电路衬底1407一起被收纳在主体1402的框体1403中。将显示面板A1408及显示面板B1409的像素部配置为能够从形成在框体1403中的开口窗看到。 
[0110] 
显示面板A1408和显示面板B1409可以根据该便携式电话机1400的功能适当地设定像素数等的规格。例如，可以将显示面板A1408用作主屏并将显示面板B1409用作子屏而组合。 
根据本发明，可以实现具有廉价的显示部且可靠性高的便携式信息终端。 
本实施方式所涉及的便携式电话机根据其功能及用途可以被改变为各种方式。例如，也可以将拍摄元件安装到铰链1410的部分中来制造带照相机的便携式电话。此外，当采用将操作开关类1404、显示面板A1408、显示面板B1409收纳在一个框体中的结构时，也可以发挥上述作用效果。另外，当将本实施方式的结构应用于具备多个显示部的信息显示终端时，也可以获得同样的效果。 
如上所述，可以使用实施本发明的实施方式1至4中的任何一个制造方法或结构来完成各种电子设备。 
本说明书根据2007年10月23日在日本专利局受理的日本专利申请编号2007-275612而制作，所述申请内容包括在本说明书中。

Claims (10)

1.一种半导体装置，包括：
在衬底上的晶体管和电容元件，
其中，所述晶体管包括：
第一岛状叠层，该第一岛状叠层包括所述衬底上的第一导电层、所述第一导电层上的第一绝缘层、所述第一绝缘层上的第一半导体层、以及所述第一半导体层上的包含一种导电型杂质元素的第二半导体层；
与所述第一岛状叠层的侧面接触的第一侧壁；
所述第一岛状叠层及所述第一侧壁上的第一透明导电层，所述第一透明导电层在所述第二半导体层上具有开口；
所述第二半导体层、所述第一侧壁以及所述第一透明导电层一部分上的第一金属层，
其中，所述第一透明导电层与所述第二半导体层的上面、所述第一侧壁和所述衬底接触，
其中，所述第一透明导电层具有与所述衬底接触并且不与所述第一金属层接触的区域，所述区域充当像素电极，
其中，所述电容元件包括：
第二岛状叠层，该第二岛状叠层包括所述衬底上的第二导电层、所述第二导电层上的第二绝缘层、所述第二绝缘层上的第三半导体层、以及所述第三半导体层上的包含一种导电型杂质元素的第四半导体层；
与所述第二岛状叠层的侧面接触的第二侧壁；
在所述第四半导体层、所述第二侧壁及所述衬底上并且与所述第四半导体层、所述第二侧壁及所述衬底接触的第二透明导电层；以及
在所述第二透明导电层上并且与所述第四半导体层的上面重叠的第二金属层，
其中，所述第二金属层的面积小于所述第二透明导电层的面积。
2.一种半导体装置，包括：
在衬底上的晶体管和电容元件，
其中，所述晶体管包括：
第一岛状叠层，该第一岛状叠层包括所述衬底上的第一导电层、所述第一导电层上的第一绝缘层、所述第一绝缘层上的第一半导体层、以及所述第一半导体层上的包含一种导电型杂质元素的第二半导体层；
与所述第一导电层的侧面、所述第一绝缘层的侧面、所述第一半导体层的侧面、和所述第二半导体层的侧面接触的第一侧壁；以及
所述第一岛状叠层及所述第一侧壁上的第二导电层，所述第二导电层具有至少包括第一透明导电层的叠层结构，
其中，所述第一透明导电层与所述第二半导体层的上面、所述第一侧壁和所述衬底接触，以及
其中，所述第一透明导电层具有与所述衬底接触的区域，所述区域充当像素电极，
其中，所述电容元件包括：
第二岛状叠层，该第二岛状叠层包括所述衬底上的第三导电层、所述第三导电层上的第二绝缘层、所述第二绝缘层上的第三半导体层、以及所述第三半导体层上的包含一种导电型杂质元素的第四半导体层；
与所述第三导电层的侧面、所述第二绝缘层的侧面、所述第三半导体层的侧面、和所述第四半导体层的侧面接触的第二侧壁；
在所述第四半导体层、所述第二侧壁及所述衬底上并且与所述第四半导体层、所述第二侧壁及所述衬底接触的第二透明导电层；以及
在所述第二透明导电层上并且与所述第四半导体层的上面重叠的第二金属层，
其中，所述第二金属层的面积小于所述第二透明导电层的面积。
3.根据权利要求1或2所述的半导体装置，其中所述第一半导体层及所述第二半导体层是非晶半导体层。
4.根据权利要求1或2所述的半导体装置，其中所述第一半导体层或所述第二半导体层至少具有微晶半导体层。
5.根据权利要求1或2所述的半导体装置，其中所述半导体装置是选自数字影像拍摄装置、个人计算机、便携式DVD播放器、电视装置、或便携式电话中的一种。
6.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成第一导电层；
在所述第一导电层上形成第一绝缘层；
在所述第一绝缘层上形成第一半导体层；
在所述第一半导体层上形成包含一种导电型杂质元素的第二半导体层；
在所述包含一种导电型杂质元素的第二半导体层上形成第一抗蚀剂图案；
以所述第一抗蚀剂图案为掩模对所述第一导电层、所述第一绝缘层、所述第一半导体层、及所述包含一种导电型杂质元素的第二半导体层进行加工，来形成包括所述第一导电层、所述第一绝缘层、所述第一半导体层、及所述包含一种导电型杂质元素的第二半导体层的岛状叠层；
在所述衬底及所述岛状叠层上形成第二绝缘层；
对所述第二绝缘层进行加工，来形成与所述岛状叠层的侧面接触的侧壁；
在所述衬底、所述岛状叠层、及所述侧壁上形成包括透明导电层和金属层的叠层的第二导电层；
在所述第二导电层上形成具有第一厚度和第二厚度的第二抗蚀剂图案；
以所述第二抗蚀剂图案为掩模对所述包含一种导电型杂质元素的第二半导体层和所述金属层进行加工，来形成源区域及漏区域、及由所述透明导电层构成的像素电极；
在所述金属层、所述透明导电层、及所述第一半导体层上形成第三绝缘层；
在所述第三绝缘层上形成第三抗蚀剂图案；以及
以所述第三抗蚀剂图案为掩模对所述第三绝缘层进行加工，来使所述透明导电层的一部分露出，
其中，使用所述第一导电层和所述金属层作为掩模，通过背面曝光来形成所述第三抗蚀剂图案。
7.根据权利要求6所述的半导体装置的制造方法，其中所述第二抗蚀剂图案是使用多级灰度光掩模形成的。
8.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成第一导电层；
在所述第一导电层上形成第一绝缘层；
在所述第一绝缘层上形成第一半导体层；
在所述第一半导体层上形成包含一种导电型杂质元素的第二半导体层；
在所述包含一种导电型杂质元素的第二半导体层上形成具有第一厚度和第二厚度的第一抗蚀剂图案；
以所述第一抗蚀剂图案为掩模对所述第一导电层、所述第一绝缘层、所述第一半导体层、及所述包含一种导电型杂质元素的第二半导体层进行加工，来形成具有所述第一导电层的岛状单层、以及包括所述第一导电层、所述第一绝缘层、所述第一半导体层、及所述包含一种导电型杂质元素的第二半导体层的岛状叠层；
在所述衬底、所述岛状单层、及所述岛状叠层上形成第二绝缘层；
对所述第二绝缘层进行加工，来形成与所述岛状单层及所述岛状叠层的侧面接触的侧壁；
在所述衬底、所述岛状单层、所述岛状叠层、及所述侧壁上形成包括透明导电层和金属层的叠层的第二导电层；
在所述第二导电层上形成具有第三厚度和第四厚度的第二抗蚀剂图案；
以所述第二抗蚀剂图案为掩模对所述包含一种导电型杂质元素的第二半导体层和所述金属层进行加工，来形成源区域及漏区域、由所述透明导电层构成的像素电极、以及连接端子；
在所述金属层、所述透明导电层、所述第一半导体层、以及所述第一导电层上形成第三绝缘层；
在所述第三绝缘层上形成第三抗蚀剂图案；以及
以所述第三抗蚀剂图案为掩模对所述第三绝缘层进行加工，来使所述透明导电层的一部分露出。
9.根据权利要求8所述的半导体装置的制造方法，其中所述第一抗蚀剂图案和所述第二抗蚀剂图案是使用多级灰度光掩模形成的。
10.根据权利要求8所述的半导体装置的制造方法，其中所述第三抗蚀剂图案是利用以所述第一导电层和所述金属层为掩模的背面曝光形成的。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772054B2 (en) 2007-06-15 2010-08-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5380037B2 (ja) * 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101884112B (zh) * 2007-12-03 2012-09-05 株式会社半导体能源研究所 薄膜晶体管的制造方法和显示器件的制造方法
KR101446249B1 (ko) 2007-12-03 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
JP5503895B2 (ja) * 2008-04-25 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
US8207026B2 (en) * 2009-01-28 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
JP5503995B2 (ja) * 2009-02-13 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8003303B2 (en) * 2009-04-09 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Intensity selective exposure method and apparatus
US8673520B2 (en) 2009-04-09 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Intensity selective exposure photomask
KR101349143B1 (ko) 2010-03-30 2014-01-08 삼성디스플레이 주식회사 유기 발광 디스플레이 장치의 제조 방법
TWI438539B (zh) 2010-12-16 2014-05-21 Innolux Corp 陣列基板的形成方法
KR20130027188A (ko) * 2011-09-07 2013-03-15 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
WO2013129155A1 (ja) * 2012-02-27 2013-09-06 京セラ株式会社 表示装置
CN104155814A (zh) * 2014-08-29 2014-11-19 昆山龙腾光电有限公司 液晶显示装置及其制造方法
JP6403000B2 (ja) 2014-11-10 2018-10-10 セイコーエプソン株式会社 電気光学装置、電子機器、及び電気光学装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562645B2 (en) * 2000-06-29 2003-05-13 Boe-Hydis Technology Co, Ltd. Method of fabricating fringe field switching mode liquid crystal display

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
USRE34658E (en) * 1980-06-30 1994-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device of non-single crystal-structure
JPS61203484A (ja) 1985-03-06 1986-09-09 株式会社東芝 表示装置用駆動回路基板及びその製造方法
JPH0311744A (ja) 1989-06-09 1991-01-21 Citizen Watch Co Ltd 薄膜トランジスタの製造方法
JPH0992838A (ja) * 1995-09-26 1997-04-04 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
EP1338914A3 (en) * 1995-11-21 2003-11-19 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
US5773331A (en) * 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6297519B1 (en) * 1998-08-28 2001-10-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US6184069B1 (en) * 1999-05-24 2001-02-06 Chi Mei Electronics Corp. Fabrication of thin film transistor-liquid crystal display with self-aligned transparent conducting layers
KR100325079B1 (ko) * 1999-12-22 2002-03-02 주식회사 현대 디스플레이 테크놀로지 고개구율 및 고투과율 액정표시장치의 제조방법
US7023021B2 (en) * 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4118484B2 (ja) 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002333845A (ja) * 2000-04-21 2002-11-22 Matsushita Electric Ind Co Ltd 表示パネル用基板、その製造方法およびそれに用いる薄膜形成装置
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW488080B (en) * 2001-06-08 2002-05-21 Au Optronics Corp Method for producing thin film transistor
US6623653B2 (en) * 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
JP4876341B2 (ja) * 2001-07-13 2012-02-15 日本電気株式会社 アクティブマトリクス基板及びその製造方法
TW517392B (en) * 2001-07-23 2003-01-11 Au Optronics Corp Manufacturing method of thin film transistor flat panel display
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
TW565943B (en) * 2002-09-18 2003-12-11 Chi Mei Optoelectronics Corp Thin film transistor structure and its manufacturing method
TW560076B (en) * 2002-09-27 2003-11-01 Chi Mei Optoelectronics Corp Structure and manufacturing method of thin film transistor
KR100789090B1 (ko) * 2002-12-30 2007-12-26 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
JP4118706B2 (ja) 2003-02-25 2008-07-16 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
US7123332B2 (en) * 2003-05-12 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, electronic device having the same, and semiconductor device
JP2005108912A (ja) * 2003-09-29 2005-04-21 Quanta Display Japan Inc 液晶表示装置とその製造方法
TWI282895B (en) * 2004-04-23 2007-06-21 Toppoly Optoelectronics Corp Electrode array structure of a fringe field switching mode LCD
KR101086478B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101121620B1 (ko) * 2004-06-05 2012-02-28 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
TWI240111B (en) * 2004-11-11 2005-09-21 Quanta Display Inc Array substrate for use in TFT-LCD and fabrication method thereof
KR101117979B1 (ko) * 2004-12-24 2012-03-06 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
KR20060079040A (ko) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
US7608490B2 (en) * 2005-06-02 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101201017B1 (ko) * 2005-06-27 2012-11-13 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101225440B1 (ko) * 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US7807516B2 (en) * 2005-06-30 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7867791B2 (en) * 2005-07-29 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device using multiple mask layers formed through use of an exposure mask that transmits light at a plurality of intensities
US7914971B2 (en) * 2005-08-12 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Light exposure mask and method for manufacturing semiconductor device using the same
KR100642761B1 (ko) * 2005-09-07 2006-11-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101172666B1 (ko) * 2005-09-29 2012-08-08 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US8149346B2 (en) 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5105811B2 (ja) 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置
TWI517378B (zh) * 2005-10-17 2016-01-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
EP1791132B1 (en) * 2005-11-25 2010-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for operating the same
EP1793266B1 (en) * 2005-12-05 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
CN101322066B (zh) * 2005-12-05 2011-12-14 株式会社半导体能源研究所 液晶显示器
KR100978260B1 (ko) * 2005-12-27 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
US7821613B2 (en) * 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2007189120A (ja) * 2006-01-16 2007-07-26 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びその製造方法
JP2007212699A (ja) * 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
TWI322288B (en) * 2006-03-07 2010-03-21 Au Optronics Corp Manufacture method of pixel array substrate
TWI298545B (en) * 2006-04-24 2008-07-01 Au Optronics Corp Method for fabricating a thin film transistor
TWI275184B (en) * 2006-05-18 2007-03-01 Au Optronics Corp Thin film transistor and fabrication method thereof
JP4823989B2 (ja) * 2006-09-11 2011-11-24 北京京東方光電科技有限公司 Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法
US8357937B2 (en) * 2006-12-19 2013-01-22 Lg Display Co., Ltd. Thin film transistor liquid crystal display device
TWI328880B (en) * 2007-01-31 2010-08-11 Au Optronics Corp Method for fabricating a pixel structure of a liquid crystal display device
TW200837956A (en) * 2007-03-14 2008-09-16 Chunghwa Picture Tubes Ltd Thin film transistor
US7824939B2 (en) * 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5380037B2 (ja) * 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5427390B2 (ja) * 2007-10-23 2014-02-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI355553B (en) * 2007-10-30 2012-01-01 Au Optronics Corp Pixel structure and method for manufacturing the s

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562645B2 (en) * 2000-06-29 2003-05-13 Boe-Hydis Technology Co, Ltd. Method of fabricating fringe field switching mode liquid crystal display

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