CN101390208A - 触点形成 - Google Patents

触点形成 Download PDF

Info

Publication number
CN101390208A
CN101390208A CNA2007800068498A CN200780006849A CN101390208A CN 101390208 A CN101390208 A CN 101390208A CN A2007800068498 A CNA2007800068498 A CN A2007800068498A CN 200780006849 A CN200780006849 A CN 200780006849A CN 101390208 A CN101390208 A CN 101390208A
Authority
CN
China
Prior art keywords
contact
groove
electric conducting
conducting material
grids
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800068498A
Other languages
English (en)
Other versions
CN101390208B (zh
Inventor
詹姆斯·马修
H·蒙特戈梅里·曼宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101390208A publication Critical patent/CN101390208A/zh
Application granted granted Critical
Publication of CN101390208B publication Critical patent/CN101390208B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

本发明包含各种方法、电路、装置和系统实施例。一个此类方法实施例包含：在绝缘体堆叠材料(222)中创建沟槽(527)，其中所述沟槽的一部分定位在多个栅极(112)中的两个栅极之间；以及将间隔物材料(630)沉积到所述沟槽的至少一个侧表面。此方法还包含：将导电材料(732、834)沉积到所述沟槽中；以及将盖材料沉积到所述沟槽中。

Description

触点形成
技术领域
本发明大体上涉及半导体装置，且更明确地说，涉及供存储器、图像、逻辑和其它半导体装置中使用的触点处理技术。
背景技术
实施电子电路涉及通过特定的电子路径来连接隔离的装置或电路组件。在硅集成电路(IC)制造中，形成于单个衬底中的电路组件通常彼此隔离。随后可互连各个电路组件，以创建特定的电路配置。
集成电路行业在电子电路致密化和小型化方面不断进步。这种进步已经导致了日益紧凑且高效的半导体装置，这又实现使这些装置并入其中的系统更小且消耗的功率更少。
在形成半导体装置(例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、微处理器等)期间，可使用绝缘层(例如二氧化硅、掺杂有磷的二氧化硅或其它材料)来电隔离导电层，例如掺杂多晶硅、掺杂硅、铝、耐熔金属硅化物和由其它导电材料形成的层。
在制造电子电路的过程中，将材料层施加在彼此上方，以向电路提供各种特征。在此过程期间，为了使下面的层可被接近，可移除部分或全部层。在一些制造方法中，可使用额外材料来填充在被移除的部分中。此分层和移除过程可包含沉积、蚀刻、平面化、光刻以及其它过程。
在许多装置中，可通过绝缘层中的开口来互连导电层。此些开口通常被称为触点开口(例如，当开口延伸穿过绝缘层到达有源装置区域时)。一般来说，此些开口还被称为孔或通孔(即，当开口延伸穿过两个导电层之间的绝缘层时)。
除了尺寸之外，制造过程所花费的时间和所使用的材料可能是电路设计中的重要因素。举例来说，可改变的且可能对制造过程有益的方面包含分层过程的数目、执行所述过程所花费的时间和/或这些过程中所使用的材料量可减少。
发明内容
无
附图说明
从下文参考附图详细描述的实施例的具体实施方式中将容易了解本发明的特征和优点，其中：
图1是根据本发明的正在处理中的触点结构的实施例的示范性部分的横截面图。
图2是在沉积绝缘体材料之后图1中的触点结构的实施例的示范性部分的横截面图。
图3是在形成多个触点开口之后图2中的触点结构的实施例的示范性部分的横截面图。
图4是在用填充物材料填充之后图3中的触点结构的实施例的示范性部分的横截面图。
图5A是在形成沟槽结构之后从图4中的触点结构的实施例的上部视角观看的多个数字和单元触点的定位的表示。
图5B是在形成沟槽结构之后图4中的触点结构的实施例的示范性部分的横截面图。
图5C是在使用牺牲材料的情况下在形成沟槽结构之后图4中的触点结构的实施例的示范性部分的横截面图。
图6是在施加间隔物材料之后图5中的触点结构的实施例的示范性部分的横截面图。
图7是在施加衬垫材料之后图6中的触点结构的实施例的示范性部分的横截面图。
图8是在施加导体材料之后图7中的触点结构的实施例的示范性部分的横截面图。
图9是在对导体材料进行平面化之后图8中的触点结构的实施例的示范性部分的横截面图。
图10是在形成凹口并施加盖材料之后图9中的触点结构的实施例的示范性部分的横截面图。
图11是包含本发明的触点结构的实施例的示范性集成电路的横截面图。
图12是可包含本发明的触点结构的实施例的示范性电子系统。
具体实施方式
本发明包含各种方法、电路、装置和系统实施例。本文所揭示的各种实施例可用于减少分层过程的数目、执行所述过程所花费的时间和/或这些过程中所使用的材料量可减少，以及其它益处。
一个此类方法实施例包含：在绝缘体堆叠材料中创建沟槽，所述沟槽的一部分定位在多个栅极中的两个栅极之间；以及将间隔物材料沉积到所述沟槽的至少一个侧表面。此方法还包含：将导电材料沉积到沟槽中；以及将盖材料沉积到沟槽中。
在一些实施例中，所述多个栅极每一者可具有盖，所述盖的高度为1500埃或更小。实施例可包含创建多个栅极，举例来说，其每一者具有盖，所述盖的高度近似为700埃。在各个实施例中，所述多个栅极每一者可具有盖，所述盖的高度为700埃或更小。
如本文所使用的术语“衬底”或“衬底组合件”指代半导体衬底，例如基底半导体层或上面形成有一个或一个以上层、结构和/或区的半导体衬底。基底半导体层通常是晶片上最下面的硅材料层或沉积在另一材料(例如蓝宝石上硅)上的硅层。当提到衬底组合件时，先前可能已经使用了各种处理步骤来形成或界定区、结、各种结构/特征和/或开口，例如电容器极板和/或用于电容器的阻挡层。
如本文所使用的“层”指代任何可使用沉积或其它过程形成于衬底上的层。术语“层”意欲包含专用于半导体行业的层，例如“阻挡层”、“介电层”和“导电层”。(术语“层”与半导体行业中所使用的术语“膜”同义)。术语“层”还意欲包含在半导体技术之外的技术中发现的层(例如玻璃上涂层)。
在图中，参考编号中的第一个数字或两个数字(即，三位数的第一个数字和四位数的前两个数字)指代其在里面使用的图，而参考编号的其余两个数字指代贯穿附图的若干个图而使用的本发明实施例的相同或等效部分。所述图的比例并不代表其中所说明的各个元件的精确尺寸。
现将参考附图详细描述本发明的实施例。应注意，尽管所述图说明形成一个导体，但本文所预期的各种实施例中可形成有任何数目的导体。
图1是根据本发明的正在处理中的触点结构的实施例的示范性部分的横截面图。在此实施例中，多个栅极结构112、116、118和120已经形成于衬底110上。
在图1中所说明的实施例中，每一栅极结构包含多晶硅结构114，其可用作触点或触点的一部分。尽管说明了特定类型的栅极结构，但在本发明的各种实施例中可使用各种类型的栅极结构。另外，在各种实施例中，可在衬底110内在上面形成有栅极112、116、118和120的层级下方形成组件。
在本发明的各种实施例中，有可能形成厚度小于1500埃(A)的栅极盖(例如，图1的栅极盖115)。在许多触点制造过程中，栅极盖厚度至少为1500A，因为所述盖可能暴露于一个或一个以上平面化过程。
如本文所论述，在本发明的一些实施例中，可在不使盖暴露于平面化过程的情况下形成触点。因此，可减小盖厚度。举例来说，在一些实施例中，盖厚度可近似为700A。这在以下方面可能是有益的：便于对栅极或触点结构进行图案化；减小组件的垂直尺寸；减少用于触点形成的时间；减小所利用的材料量；以及其它益处。
在已经形成栅极之后，可沉积绝缘体材料。举例来说，图2是在沉积绝缘体材料之后图1中的触点结构的实施例的示范性部分的横截面图。如图2中所示，绝缘体材料222沉积在栅极212、216、218和220上方，以形成绝缘体堆叠层。这可(例如)通过沉积阻挡层(例如，薄氮化物层，图2中未图示)和电介质上旋涂(SOD)来完成。
在各种实施例中，可沉积较厚的绝缘体材料层。举例来说，在一些实施例中，层222的厚度217在栅极的顶表面上可为1800A。当被施加时，可对绝缘体材料的上表面进行平面化，以提供大致均匀的厚度。
图3是在形成多个触点开口之后图2中的触点结构的实施例的示范性部分的横截面图。在图3的实施例中，可在绝缘体堆叠层322中形成触点开口324。
可(例如)通过掩蔽工艺(例如，双掩蔽工艺)对阵列中的离散触点进行图案化来完成触点开口的形成。这些触点开口可用于界定单元触点和数字触点。可以多种方式来完成触点开口的形成。举例来说，可使用各种蚀刻技术来蚀刻到绝缘体层中。
在一些实施例中，可组合多种蚀刻技术来形成触点开口。举例来说，在一些实施例中，可使用触点干式蚀刻来为触点开口的深度的一部分(例如，约1500A的深度)形成大致直立的壁，接着使用SAC型蚀刻以沿栅极的侧面形成触点(例如，图3的栅极312、316、318和320)。
在一些实施例中，与单种方法所进行的蚀刻相比，蚀刻技术的此组合可允许栅极之间的区域被更准确地移除。在一些实施例中，蚀刻技术的组合还可允许维持触点与栅极导体之间的绝缘。
图4是在用填充物材料填充之后图3中的触点结构的实施例的示范性部分的横截面图。如图4中所说明，可用填充物材料426来填充绝缘体堆叠层材料422中所形成的触点开口。
可使用各种填充物材料，使得填充物材料的至少一部分可在其它过程期间被移除。举例来说，合适的填充物材料可包含多晶硅或牺牲材料。在一些实施例中，所述材料可具有可以与SOD材料大约相同的速率进行蚀刻的类型。可对此填充物材料进行平面化，以提供具有大致均匀厚度的层。
图5A是在形成沟槽结构之后从图4中的触点结构的实施例的上部视角观看的多个数字和单元触点的定位的表示。在此图中，所述表示用影线说明单元触点且用没有影线说明数字触点。
如图5A的上部分中所描绘，可将数字和单元触点分组成若干触点群组，例如为触点共享资源，例如源极、漏极和/或有源区。在图5A中所示的实施例中，将触点分组成三个触点的群组525，其中每一群组具有一个数字触点528，每一侧各有一个单元触点529。
图5A说明布置在衬底上的六个此类群组。然而，实施例可将一个或一个以上触点分组在一起，且可具有一个或一个以上触点群组。
下部分说明本发明的实施例，其中通过衬底的数字触点中的至少一者来形成沟槽。在图5A所说明的实施例中，通过两个数字触点528来形成沟槽527。在各种实施例中，通过衬底上的所有数字触点来形成沟槽。
图5B是在形成沟槽结构之后图4中的触点结构的实施例的示范性部分的横截面图。在图5B的实施例中，在两个绝缘材料结构522之间的数字触点528的填充物材料中形成沟槽527。图5B还展示多个单元触点529。
可以多种方式在填充物材料中形成沟槽结构。也就是说，如读者将了解，本发明的方法可利用多种不同技术来对不同沟槽、开口、层和本文所述的其它此类形成物进行图案化。这些技术可包含各种沉积、平面化、蚀刻和/或腐蚀技术以及其它技术。举例来说，可将沟槽蚀刻到填充物材料中。在一些实施例中，可形成波纹沟槽。当形成沟槽时，在一些实施例中，可对填充物材料和周围的SOD材料进行蚀刻，以形成所述沟槽。沟槽的深度(例如，图5B的深度523)可为各种深度。举例来说，在一些结构中，1500A的深度可能是合适的。在一些实施例中，可将间隔物材料施加到所述沟槽的一个侧壁的至少一部分。
图5C是在使用牺牲材料的情况下在形成沟槽结构之后图4中的触点结构的实施例的示范性部分的横截面图。在图5C的实施例中，可如上文在两个绝缘材料结构522之间的数字触点528的填充物材料中形成沟槽527。图5B还展示单元触点529的数目。然而，如果在所述过程期间使用牺牲材料，那么可在牺牲层(例如，单元结构529)和绝缘层522上方提供保护层521。保护层可(例如)由原硅酸四乙酯、Si(OC2H5)4以及其它合适的材料制造。
图6提供在施加间隔物材料之后图5B中的触点结构的实施例的示范性部分的横截面图。在图6中所说明的实施例中，在沟槽627的每一侧壁上施加间隔物材料630。此间隔物材料可以是任何合适的间隔物材料。举例来说，可将介电材料(例如原硅酸四乙酯或氮化硅)用作间隔物材料。还可以多种厚度来施加间隔物材料。举例来说，可经由化学气相沉积(CVD)以及其它沉积技术来施加厚度为250A的间隔物材料。
如果使用牺牲触点填充物材料，那么可(例如)在间隔物形成之后移除此材料。可对外围触点进行图案化，且可用导电材料填充插塞、互连、开口和沟槽。在一些实施例中，可同时进行插塞、互连、开口和沟槽的填充。
图7是在施加衬垫材料之后图6中的触点结构的实施例的示范性部分的横截面图。衬垫材料可沉积在沟槽、间隔物材料和/或绝缘体和填充物材料的顶表面上方。举例来说，图7的实施例说明所有这些表面上方的沉积，包含定位在形成于填充物材料726中的沟槽中的间隔物材料730。在一些实施例中，可使用衬垫材料(例如)来形成阻挡层，将一个层粘合到另一个层(例如，以充当胶水或粘合剂)，且/或作为低电阻界面层。
图8是在施加导体材料之后图7中的触点结构的实施例的示范性部分的横截面图。在各种实施例中，导体材料可沉积在衬垫材料上方，包含定位在沟槽、间隔物材料和/或绝缘体和填充物材料的顶表面上方的部分。举例来说，图8的实施例说明导体材料834沉积在衬垫832上方，从而覆盖所有这些表面。
在一些实施例中，可沉积波纹导体材料。各种实施例利用不同厚度的这些导体材料。举例来说，可施加75A钛、75A氮化钛和/或300A钨(W)，以及其它量和材料类型。实施例可包含在将导电材料834沉积到沟槽中的过程期间，用导电材料834填充多个开口触点。导电材料是选自包含以下各项的群组的材料：钛、氮化钛、氮化钨、钨和上述材料中的至少两种的组合。举例来说，氮化钛和钛/氮化钛是两个此类组合。此些材料可用于用导体材料834来填充沟槽。
图9是在使导体材料凹进之后图8中的触点结构的实施例的示范性部分的横截面图。可以多种方式对导体材料进行平面化。如果执行平面化，那么装置的顶部氧化物层可被腐蚀，(例如)使得可移除定位在沟槽外部的导体材料和衬垫材料。
在图9的实施例中，此过程可提供具有安装在衬垫932中的导体材料934且里面具有间隔物930的沟槽结构。当所述过程腐蚀定位在沟槽外的大致所有衬垫材料时，腐蚀还可移除绝缘体和填充物材料的一部分。举例来说，在一个实施例中，在此过程中，腐蚀约200A的绝缘体层(例如，氧化物材料)。
图10是在施加盖材料之后图9中的触点结构的实施例的示范性部分的横截面图。在此过程中，导体材料1034可凹进，(例如)以在沟槽内为盖提供空间。举例来说，导体可凹进到约700A的深度，以及其它深度。在此过程期间，还可腐蚀间隔物材料1030与导体材料1034之间的衬垫材料1032。
在各种实施例中，可在由于移除导体材料1034(且在一些实施例中，衬垫材料1032)的部分而形成的凹口中沉积盖材料1036。举例来说，可将介电盖沉积在沟槽导体(例如，氮化硅或氧化硅)上方，以填充所述沟槽。举例来说，可以足以覆盖导体材料(且在一些实施例中，衬垫材料)的厚度来沉积盖材料。在一些实施例中，可对所述盖进行平面化。在此过程期间，还可腐蚀绝缘体材料和/或填充物材料。
一旦已经根据上文所述的一些或所有过程形成了触点，便可完成各种容器形成和金属化过程，以向衬底添加另外的方面。
因此，本发明包含多个半导体结构实施例。举例来说，在一个此类实施例中，半导体结构包含沟槽结构，其具有形成于绝缘体材料中的至少一个侧壁，以及定位在所述至少一个侧壁上的间隔物材料。此示范性实施例还包含定位在沟槽结构内的导电材料，以及定位在导电材料上方的盖材料。
在各种实施例中，沟槽结构可以是波纹沟槽结构。在各种实施例中，所述沟槽结构可沿多个数字触点上方而不是多个单元触点上方的路径形成。在一些实施例中，沟槽结构可仅形成在数字触点上方。实施例还可包含定位在沟槽结构内和间隔物材料的至少一部分上方的衬垫材料。
举例来说，导电材料可定位在形成于多个数字触点上方的触点开口中。在一些实施例中，盖材料可定位在触点开口中，以位于所述多个数字触点上方。可在有源区域中形成各种类型的组件。此些组件包含成像装置、存储器装置或逻辑装置以及其它装置。因此，本发明还包含多个存储器装置实施例。举例来说，在一个此类实施例中，存储器装置包含半导体衬底，其包含：多个触点；定位在多个触点上方的沟槽结构，所述沟槽结构具有形成于绝缘体材料中的至少一个侧壁；定位在所述至少一个侧壁上的间隔物材料；定位在沟槽结构内的导电材料；以及定位在导电材料上方的盖材料。
本发明还包含多个集成电路实施例。举例来说，在一个此类实施例中，集成电路包含半导体衬底，其包含多个单元和数字触点。沟槽结构可定位在数字触点上方，且所述沟槽结构具有形成于绝缘体材料中的至少一个侧壁。在一些实施例中，间隔物材料可定位在所述至少一个侧壁上，且衬垫材料定位在沟槽结构内和间隔物材料的至少一部分上方。导电材料可定位在沟槽结构内，且盖材料定位在导电材料上方。
完成的集成电路可包含用于DRAM或其它存储器装置的存储器单元阵列。在其它集成电路中，可在有源区中形成用于栅极阵列、微处理器和/或数字信号处理器的逻辑装置。
图11是包含本发明的触点结构的实施例的示范性集成电路的横截面图。可使用上文所述的技术以及其它技术来形成所说明的各种结构。
在图11的实施例中，堆叠单元DRAM 1140包含半导体衬底1142，其具有多个由浅沟槽隔离区1146间隔开的有源区1144。可(例如)通过扩散植入过程来形成掺杂区1152，1153，其中区1152充当用于DRAM的存储器单元的存储节点。
在集成电路中提供栅极1112、1116、1118和1120。在各种实施例中，所述栅极中的一者或一者以上可包含提供在所述栅极的任一侧上的氮化物或其它间隔物(未图示)。栅极可包含多晶硅层1114和(例如)由绝缘材料提供的盖。绝缘材料可包含(例如)氧化物、氮化物或复合物(例如氧化物/氮化物或氧化物/氮化物/氧化物组合)，以及其它材料。
栅极还可在多晶硅层1114与盖之间包含阻挡金属层和金属层。合适的阻挡金属层包含氮化钨、氮化钛和氮化钽等等。金属层可包含钨、硅化钨、硅化钛或硅化钴等等。多晶硅材料组件1126形成到达漏极和源极区1152的触点。
在图11所说明的集成电路中，电容器单元包括下存储节点电极1162、单元电介质1164和上电极1166。金属触点1168在根据本发明实施例而形成的充当位线的数字触点与第一金属化层1170之间提供电连接。如图11的实施例中所说明，触点包含间隔物材料1130，其提供在形成于绝缘材料结构1122、衬垫1132、导体材料1134和盖材料1136之间的沟槽内。
可使用绝缘层1172来使第一金属化层1170与第二金属化层1174间隔开。半导体晶片可由钝化层1176覆盖。
尽管图11说明堆叠单元DRAM，但根据上文所述的技术而形成的触点可并入到任何其它类型的存储器中，例如沟槽单元DRAM、快闪存储器、嵌入式存储器、电可擦除可编程只读存储器(EEPROM)等等。
因此，本发明还包含多个电子系统实施例。举例来说，在一个此类实施例中，所述系统包含：控制器；以及耦合到所述控制器的存储器装置，所述存储器装置具有存储器单元阵列。此存储器可以是动态随机存取存储器装置或其它此类存储器组件。在各种实施例中，所述控制器可以是处理器。存储器单元可包含例如半导体衬底等组件。衬底可包含多个触点，触点结构形成所述触点中的至少一者。所述触点结构可具有形成于绝缘体材料中的至少一个侧壁以及定位在所述至少一个侧壁上的间隔物材料。所述结构还可包含：衬垫材料，其定位在触点结构内和间隔物材料的至少一部分上方；导电材料，其定位在触点结构内；以及盖材料，其定位在导电材料上方。
图12是可包含本发明的触点结构的实施例的示范性电子系统。本发明的实施例还可包含电子系统，其并入有根据本文所述的实施例而形成的触点。举例来说，图12提供基于处理器的系统1280的实施例，其包含具有根据本发明而形成的触点的存储器，以供存储器装置1282中使用且由控制器1292控制。
如图12中所示，系统1280还可包含一个或一个以上输入装置1284，例如键盘、触摸屏、收发器、鼠标等。输入装置可连接到计算单元1286，以允许用户输入数据、指令等，以便操作计算单元1286。
还可提供连接到计算单元1286的一个或一个以上输出装置1288，作为系统1280的一部分，以显示或以其它方式输出由处理器1290产生的数据。输出装置的实例包含打印机、视频终端、监视器、显示单元等。
尽管本文已经说明并描述了具体实施例，但所属领域的技术人员将了解，经计算以实现相同结果的布置可代替所展示的具体实施例。本发明意在涵盖本发明各个实施例的修改或变化。
将了解，已经以说明性形式而非限制性形式作出了以上描述。在审阅以上描述内容之后，所属领域的技术人员将明白本文未具体描述的上述实施例的组合以及其它实施例。
本发明各个实施例的范围包含使用上述结构和方法的其它应用。因此，应参考所附权利要求书连同此些权利要求所赋予的均等物的完整范围来确定本发明各个实施例的范围。
在前面的具体实施方式中，为了将本发明连成一个整体，将各个特征分组在一起成为单个实施例。不应将此揭示方法解释为反映本发明的所揭示实施例必须使用比在每一权利要求中明白陈述的特征更多的特征的意图。
相反，如所附权利要求书所反映，发明性标的物展现在单个所揭示实施例的少于所有特征中。因此，所附权利要求书并入到具体实施方式中，其中每一权利要求独立地作为单独的实施例。

Claims (34)

1.一种触点形成方法，其包括：
在绝缘体堆叠材料中创建沟槽，其中所述沟槽的一部分定位在多个栅极中的两个栅极之间；
将间隔物材料沉积到所述沟槽的至少一个侧表面；
将导电材料沉积到所述沟槽中；以及
将盖材料沉积到所述沟槽中。
2.根据权利要求1所述的方法，其中所述方法包含将衬垫材料沉积到所述沟槽和间隔物材料。
3.根据权利要求1所述的方法，其中所述方法包含创建多个栅极，每一栅极具有盖，所述盖的高度近似为700埃。
4.根据权利要求1所述的方法，其中所述方法包含创建多个栅极，每一栅极具有盖，所述盖的高度为700埃或更小。
5.根据权利要求1所述的方法，其中所述方法包含创建多个栅极，每一栅极具有盖，所述盖的高度为1500埃或更小。
6.根据权利要求1所述的方法，其中所述方法包含在将绝缘体堆叠材料沉积在所述多个栅极上方之前将氮化硅层沉积在所述多个栅极上方，其中将在所述绝缘体堆叠材料中创建第一沟槽。
7.根据权利要求1所述的方法，其中在在所述绝缘体堆叠材料中创建沟槽之前，创建由所述绝缘体堆叠材料形成的绝缘体堆叠层，且其中所述层在所述层的顶表面与至少一个栅极的顶表面之间具有1800埃的厚度。
8.根据权利要求1所述的方法，其中所述方法包含在所述将所述导电材料沉积到所述沟槽中的过程期间，用导电材料填充多个开口触点。
9.根据权利要求1所述的方法，其中将导电材料沉积到所述沟槽中包含沉积选自包含以下各项的群组的材料：
钛；
氮化钛；
氮化钨；
钨；以及
上述材料中的至少两者的组合。
10.一种方法，其包括：
将绝缘体材料施加到多个栅极上方，每一栅极具有栅极盖以形成绝缘体堆叠；
在所述多个栅极中的两个栅极之间创建第一触点开口；
用填充物材料填充所述第一触点开口；
在所述填充物材料中形成具有至少一个侧表面的沟槽；
用间隔物材料涂覆所述至少一个侧表面；
用导电材料填充所述沟槽；
在所述导电材料中形成凹口；以及
用盖材料填充所述凹口。
11.根据权利要求10所述的方法，其中所述方法包含将衬垫材料施加到所述沟槽和间隔物材料。
12.根据权利要求10所述的方法，其中所述方法包含在用填充物材料填充所述第一触点开口之前，执行双掩蔽技术以对触点阵列中的多个触点进行图案化。
13.根据权利要求12所述的方法，其中执行双掩蔽技术以对多个触点进行图案化包含将所述多个触点图案化到至少1500埃的深度。
14.根据权利要求13所述的方法，其中执行双掩蔽技术以对多个触点进行图案化包含执行触点干式蚀刻技术以对所述多个触点进行图案化。
15.根据权利要求10所述的方法，其中形成所述沟槽包含将所述沟槽图案化到近似1500埃的深度。
16.根据权利要求10所述的方法，其中用间隔物材料涂覆所述至少一个侧表面包含施加间隔物电介质以为所述沟槽侧壁加衬垫。
17.根据权利要求10所述的方法，其中用间隔物材料涂覆所述至少一个侧表面包含将材料施加到近似250埃的厚度。
18.根据权利要求10所述的方法，其中所述方法包含在所述用导电材料填充所述沟槽的过程期间，用导电材料填充多个外围触点开口和互连。
19.一种半导体结构，其包括：
沟槽结构，其具有形成于绝缘体材料中的至少一个侧壁；
间隔物材料，其定位在所述至少一个侧壁上；
导电材料，其定位在所述沟槽结构内；以及
盖材料，其定位在所述导电材料上方。
20.根据权利要求19所述的半导体结构，其中所述沟槽结构是波纹沟槽结构。
21.根据权利要求19所述的半导体结构，其中所述沟槽结构沿多个数字触点上方而非多个单元触点上方的路径而形成。
22.根据权利要求21所述的半导体结构，其中所述沟槽结构仅形成于数字触点上方。
23.一种集成电路，其包括：
半导体衬底，其包含多个单元和数字触点；
沟槽结构，其定位在所述数字触点上方，所述沟槽结构具有形成于绝缘体材料中的至少一个侧壁；
间隔物材料，其定位在所述至少一个侧壁上；
导电材料，其定位在所述沟槽结构内；以及
盖材料，其定位在所述导电材料上方。
24.根据权利要求23所述的集成电路，其中所述导电材料定位在形成于多个所述数字触点上方的触点开口中。
25.根据权利要求24所述的集成电路，其中所述盖材料定位在所述触点开口中以位于所述多个所述数字触点上方。
26.一种存储器装置，其包括：
半导体衬底，其包含多个触点；
沟槽结构，其定位在多个所述触点上方，所述沟槽结构具有形成于绝缘体材料中的至少一个侧壁；
间隔物材料，其定位在所述至少一个侧壁上；
导电材料，其定位在所述沟槽结构内；以及
盖材料，其定位在所述导电材料上方。
27.根据权利要求26所述的存储器装置，其中所述盖材料包含介电材料。
28.根据权利要求27所述的存储器装置，其中所述盖材料是氮化硅材料。
29.根据权利要求26所述的存储器装置，其中所述间隔物材料包含原硅酸四乙酯。
30.根据权利要求26所述的存储器装置，其中填充物材料包含牺牲材料。
31.根据权利要求26所述的存储器装置，其中所述填充物材料包含多晶硅材料。
32.一种电子系统，其包括：控制器；以及存储器装置，其耦合到所述控制器，所述存储器装置具有存储器单元阵列，所述存储器单元具有：
半导体衬底，其包含多个触点；
触点结构，其形成至少一个所述触点，所述触点结构具有形成于绝缘体材料中的至少一个侧壁；
间隔物材料，其定位在所述至少一个侧壁上；
导电材料，其定位在所述触点结构内；以及
盖材料，其定位在所述导电材料上方。
33.根据权利要求32所述的电子系统，其中所述存储器是动态随机存取存储器装置。
34.根据权利要求32所述的电子系统，其中所述控制器是处理器。
CN2007800068498A 2006-02-27 2007-02-20 触点形成 Active CN101390208B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/363,661 US20070202677A1 (en) 2006-02-27 2006-02-27 Contact formation
US11/363,661 2006-02-27
PCT/US2007/004573 WO2007098236A2 (en) 2006-02-27 2007-02-20 Contact formation

Publications (2)

Publication Number Publication Date
CN101390208A true CN101390208A (zh) 2009-03-18
CN101390208B CN101390208B (zh) 2012-06-13

Family

ID=38284019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800068498A Active CN101390208B (zh) 2006-02-27 2007-02-20 触点形成

Country Status (8)

Country Link
US (4) US20070202677A1 (zh)
EP (2) EP1989734A2 (zh)
JP (1) JP5403398B2 (zh)
KR (1) KR101082288B1 (zh)
CN (1) CN101390208B (zh)
SG (1) SG183588A1 (zh)
TW (1) TWI343093B (zh)
WO (1) WO2007098236A2 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070202677A1 (en) * 2006-02-27 2007-08-30 Micron Technology, Inc. Contact formation
JP5403862B2 (ja) * 2006-11-28 2014-01-29 チェイル インダストリーズ インコーポレイテッド 微細金属パターンの製造方法
JP2009176819A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置及びその製造方法
TWI419033B (zh) * 2009-03-05 2013-12-11 Elan Microelectronics Corp Method for manufacturing two - layer circuit board structure for capacitive touch panel
US8241944B2 (en) 2010-07-02 2012-08-14 Micron Technology, Inc. Resistive RAM devices and methods
US20160086956A1 (en) * 2013-04-30 2016-03-24 Ps5 Luxco S.A.R.L. Semiconductor device and method for manufacturing semiconductor device
US10998228B2 (en) * 2014-06-12 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect with protection layer

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3146316B2 (ja) * 1991-05-17 2001-03-12 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
US6531730B2 (en) * 1993-08-10 2003-03-11 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
US5420061A (en) * 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
JP2765478B2 (ja) * 1994-03-30 1998-06-18 日本電気株式会社 半導体装置およびその製造方法
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JPH09260600A (ja) 1996-03-19 1997-10-03 Sharp Corp 半導体メモリ素子の製造方法
JPH09293781A (ja) 1996-04-26 1997-11-11 Sony Corp 半導体装置の製造方法
US5759892A (en) * 1996-09-24 1998-06-02 Taiwan Semiconductor Manufacturing Company Ltd Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell
KR100256057B1 (ko) * 1997-12-23 2000-05-01 윤종용 초미세 선폭의 비트라인 캡핑을 위한 반도체 소자 제조방법
US6262450B1 (en) * 1998-04-22 2001-07-17 International Business Machines Corporation DRAM stack capacitor with vias and conductive connection extending from above conductive lines to the substrate
US6174767B1 (en) * 1998-05-11 2001-01-16 Vanguard International Semiconductor Corporation Method of fabrication of capacitor and bit-line at same level for 8F2 DRAM cell with minimum bit-line coupling noise
TW468276B (en) 1998-06-17 2001-12-11 United Microelectronics Corp Self-aligned method for forming capacitor
JP2001007039A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体集積回路装置の製造方法
US6255168B1 (en) 1999-09-13 2001-07-03 United Microelectronics Corp. Method for manufacturing bit line and bit line contact
US6504210B1 (en) * 2000-06-23 2003-01-07 International Business Machines Corporation Fully encapsulated damascene gates for Gigabit DRAMs
US6376353B1 (en) * 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
JP2003100769A (ja) * 2001-09-20 2003-04-04 Nec Corp 半導体装置およびその製造方法
TW518719B (en) * 2001-10-26 2003-01-21 Promos Technologies Inc Manufacturing method of contact plug
KR100481173B1 (ko) * 2002-07-12 2005-04-07 삼성전자주식회사 다마신 비트라인공정을 이용한 반도체 메모리장치 및 그의제조방법
US6696339B1 (en) * 2002-08-21 2004-02-24 Micron Technology, Inc. Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices
KR100481177B1 (ko) * 2002-08-21 2005-04-07 삼성전자주식회사 셀 패드 콘택의 저항을 감소시킨 반도체 장치 및 그제조방법
US7138719B2 (en) * 2002-08-29 2006-11-21 Micron Technology, Inc. Trench interconnect structure and formation method
US6730959B1 (en) * 2002-10-30 2004-05-04 Powerchip Semiconductor Corp. Structure of flash memory device and fabrication method thereof
KR100476710B1 (ko) * 2003-02-05 2005-03-16 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
KR100468784B1 (ko) * 2003-02-14 2005-01-29 삼성전자주식회사 콘택으로부터 형성된 하드 마스크를 사용하는 다마신과정으로 배선을 형성하는 방법
US7074717B2 (en) * 2003-03-04 2006-07-11 Micron Technology, Inc. Damascene processes for forming conductive structures
US6921692B2 (en) * 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
US7217647B2 (en) * 2004-11-04 2007-05-15 International Business Machines Corporation Structure and method of making a semiconductor integrated circuit tolerant of mis-alignment of a metal contact pattern
US20060148168A1 (en) * 2005-01-06 2006-07-06 Sheng-Chin Li Process for fabricating dynamic random access memory
US8125018B2 (en) * 2005-01-12 2012-02-28 Spansion Llc Memory device having trapezoidal bitlines and method of fabricating same
US7723229B2 (en) * 2005-04-22 2010-05-25 Macronix International Co., Ltd. Process of forming a self-aligned contact in a semiconductor device
US7214621B2 (en) * 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
US20070048951A1 (en) * 2005-08-31 2007-03-01 Hocine Boubekeur Method for production of semiconductor memory devices
US20070202677A1 (en) * 2006-02-27 2007-08-30 Micron Technology, Inc. Contact formation

Also Published As

Publication number Publication date
US20120009779A1 (en) 2012-01-12
CN101390208B (zh) 2012-06-13
US8034706B2 (en) 2011-10-11
KR101082288B1 (ko) 2011-11-09
SG183588A1 (en) 2012-09-27
US8377819B2 (en) 2013-02-19
JP2009528678A (ja) 2009-08-06
WO2007098236A2 (en) 2007-08-30
US20090176365A1 (en) 2009-07-09
JP5403398B2 (ja) 2014-01-29
US20070202677A1 (en) 2007-08-30
TWI343093B (en) 2011-06-01
KR20090003276A (ko) 2009-01-09
EP1989734A2 (en) 2008-11-12
EP2194573A3 (en) 2013-05-01
US7737022B2 (en) 2010-06-15
US20100233875A1 (en) 2010-09-16
TW200739812A (en) 2007-10-16
EP2194573A2 (en) 2010-06-09
WO2007098236A3 (en) 2007-11-22

Similar Documents

Publication Publication Date Title
KR101884002B1 (ko) 콘택 구조물 형성 방법
US6710391B2 (en) Integrated DRAM process/structure using contact pillars
US6727542B2 (en) Semiconductor memory device and method for manufacturing the same
US7098497B2 (en) Semiconductor device using high-dielectric-constant material and method of manufacturing the same
CN101390208B (zh) 触点形成
US5714779A (en) Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor
US20050001253A1 (en) Semiconductor device and method of manufacturing thereof
JP2009528678A5 (zh)
KR20070098319A (ko) 질화막―산화막―질화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법
US7767567B2 (en) Method of forming a semiconductor memory device and semiconductor memory device
CN114068544A (zh) 半导体结构的制备方法
US6716715B2 (en) Dram bit lines
KR100929293B1 (ko) 반도체 소자의 커패시터 제조 방법
US20080111174A1 (en) Memory device and a method of manufacturing the same
US20100270603A1 (en) Semiconductor device and method of manufacturing the same
KR100855284B1 (ko) 에스램의 국부 배선 형성방법
CN116685141A (zh) 一种半导体结构的制作方法及其结构
KR20070075533A (ko) 반도체 소자의 캐패시터 제조 방법
KR20050067553A (ko) 강유전체 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant