CN101385088B - 多电平单元非易失性存储器装置中的单锁存器数据电路 - Google Patents

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Abstract

单个锁存器电路耦联到多电平单元存储器装置中的每一位线以处理读取多个数据位。所述电路由具有反转节点和非反转节点的锁存器组成。第一控制晶体管将所述非反转节点选择性耦联到锁存器输出。第二控制晶体管将所述反转节点选择性耦联到所述锁存器输出。复位晶体管耦联在所述反转节点与电路接地端之间以在所述晶体管接通时将所述电路选择性接地。

Description

多电平单元非易失性存储器装置中的单锁存器数据电路
技术领域
本发明大体上涉及存储器装置，且特定来说本发明涉及非易失性存储器装置。
背景技术
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。有许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器装置已经发展成为用于广泛范围电子应用的流行的非易失性存储器来源。快闪存储器装置通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。快闪存储器的常用用途包含个人计算机、个人数字助理(PDA)、数码相机和蜂窝式电话。程序代码和系统数据(例如基本输入/输出系统(BIOS))通常存储在快闪存储器装置中以用于个人计算机系统中。
随着电子系统的性能和复杂性增加，对系统中额外存储器的要求也增加。然而，为了持续降低系统的成本，零件数目必须保持最少。这可通过增加集成电路的存储器密度来实现。
可通过使用多电平单元(MLC)来增加存储器密度。MLC存储器可增加存储在集成电路中的数据量而不用添加额外的单元和/或增加电路小片的尺寸。MLC方法在每个存储器单元中存储两个或两个以上数据位。
多电平单元具有多个Vt窗，其每一者指示不同的状态，如图1所示。多电平单元通过向存储在传统快闪单元上的特定电压范围指派位模式而利用所述单元的模拟特性。此技术允许取决于指派给单元的电压范围的数量而在每单元存储两个或两个以上的位。
举例来说，可向一单元指派四个不同的电压范围，每个范围200mV。通常，0.2到0.4V的死区或裕度位于每个范围之间。如果单元的阈值电压在第一范围内，那么单元存储11。如果阈值电压在第二范围内，那么单元存储10。这对于用于单元的所有范围持续。MLC要求对阈值电压的紧密控制，以便每单元使用多个阈值电平。
MLC快闪存储器集成电路的一个关键参数是用于读取单元中的经编程值的读出放大器的晶体管数目。快闪存储器装置的高度并行性要求同一读出放大器数据锁存器对于正被读出阵列的每一位线使用至少一次。此问题对于MLC装置来说更严重，因为电路需要处理来自每一位线的两个位。这大大增加了读取-修改-写入操作所需的晶体管数目。
由于电子装置的激烈竞争和消费者对电子装置更长电池寿命的需要，制造商必须一直寻找减少装置中组件数量同时维持可靠性的方式。出于上述原因，且出于所属领域的技术人员在阅读和理解本说明书之后将明了的下文陈述的其它原因，此项技术中需要减少MLC存储器装置中的读出放大器数据锁存器中所需的晶体管数量。
发明内容
上述关于快闪存储器的问题和其它问题由本发明解决，且将通过阅读和研究以下说明书而了解。
本发明涵盖一种存储器锁存器电路。所述电路包括具有节点和反转节点的锁存器。第一控制晶体管耦联在所述电路的输出与所述节点之间。第二控制晶体管耦联在所述输出与所述反转节点之间。复位晶体管耦联到所述反转节点。控制晶体管响应于晶体管栅极上的控制信号将所述节点或反转节点选择性耦联到所述输出。复位晶体管响应于复位信号将所述反转节点拉到地电位。
方法包含将所需数据写入到待编程的单元的最低有效位或最高有效位中的一者。第二编程操作将增强数据编程到单元的剩余位。增强数据将单元的阈值电平调节到所需数据需要的电压。
本发明的其它实施例包含具有变化范围的方法和设备。
附图说明
图1展示多电平单元存储器的阈值电压分布的图。
图2展示NAND快闪存储器阵列的一个实施例的简化图。
图3展示本发明的数据锁存器的一个实施例的示意图。
图4展示根据本发明的页1读取操作的阈值电压分布的图。
图5展示根据本发明的页0读取操作的阈值电压分布的图。
图6展示根据本发明的编程操作的两个数据锁存器的一个实施例的示意图。
图7展示本发明的数据锁存器和支持电路的示意图。
图8展示本发明的存储器系统的一个实施例的框图。
图9展示本发明的存储器模块的一个实施例的框图。
具体实施方式
在本发明的以下具体实施方式中，参看形成本发明一部分的附图，其中通过说明而展示其中可实践本发明的特定实施例。图式中，相同标号在全部几张图中描述大体上类似的组件。以充分的细节描述这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明范围的情况下可利用其它实施例，且可做出结构、逻辑和电气改动。因此，以下具体实施方式不应作为限制性意义，且本发明的范围仅由所附权利要求书及其等效物界定。
图2说明本发明的半导体NAND快闪存储器阵列的一个实施例的简化图。此存储器阵列仅出于说明目的，因为本发明不限于任何一个非易失性存储器技术或结构。
为了清楚目的，图2的存储器阵列未展示存储器阵列中通常需要的所有元件。举例来说，仅展示两条位线(BL1和BL2)，而需要的位线数目实际上取决于存储器密度和芯片结构。后面将位线称为(BL1-BLN)。位线(BL1-BLN)最终耦联到检测每个单元状态的读出放大器(未图示)。
阵列由布置成串联串204、205的浮动栅极单元201阵列组成。每一串联链204、205中，每一浮动栅极单元201的漏极耦联到源极。跨越多个串联串204、205的字线(WL0-WL31)耦联到一行中的每个浮动栅极单元的控制栅极，以便控制其操作。在一个实施例中，一阵列包含32条字线。然而，本发明不限于任何一种字线数量。
在操作中，字线(WL0-WL31)选择串联链204、205中的个别浮动栅极存储器单元进行写入或读取，并在通过模式中操作每一串联串204、205中的剩余浮动栅极存储器单元。浮动栅极存储器单元的每一串联串204、205通过源极选择门216、217耦联到源极线206，且通过漏极选择门212、213耦联到个别位线(BL1-BLN)。源极选择门216、217由耦联到其控制栅极的源极选择门控制线SG(S)218控制。漏极选择门212、213由漏极选择门控制线SG(D)214控制。
在图2的实施例中，WL0位于页面的底部，且WL31位于页面的顶部。然而，这些标记仅用于说明目的，因为WL0也可开始于页面的顶部，其中字线编号朝向页面的底部而增加。
可每单元单个位(即，单电平单元-SLC)或每单元多个位(即，多电平单元-MLC)地编程每个单元。每个单元的阈值电压(Vt)决定了存储在单元中的数据。举例来说，在每单元单个位的情况下，0.5V的Vt可能指示经编程单元(即，逻辑0状态)，而-0.5V的Vt可能指示经擦除单元(即，逻辑1状态)。多电平单元操作先前已论述。
本发明的实施例不限于每单元两个位。一些实施例可取决于单元上可区分的不同电压范围的数量而每单元存储两个以上的位。
在典型的现有技术编程操作中，将要编程的快闪存储器单元的选定字线以开始于一电压(例如，20V)的一系列编程脉冲偏置，其中每一后续脉冲电压递增，直到单元经编程或达到最大编程电压为止。未选定的字线以Vpass(例如，10V)偏置。选定的位线以0V偏置，而未选定的位线以Vcc偏置以禁止这些串联串的编程操作。
接着执行以0V的选定字线电压进行的验证(读取)操作，以确定浮动栅极是否处于适当的电压(例如，0.5V)。在一个实施例中，未选定的字线电压可以是等于或大于地电位的任何电压。在选定SG(D)和SG(S)时，将位线预充电至Vcc。以大体上类似的方式编程/验证每个存储器单元。
图3说明本发明的数据锁存器电路300的示意图，所述电路耦联到NAND快闪存储器阵列的存储器单元340的串联串的一部分。
锁存器电路300包含两个反相器304、305，其耦联到DATA节点和作为DATA节点的反转的DATA*节点。三个控制晶体管301、302和306耦联到反相器304、305以控制锁存器电路300的操作。晶体管中的两者301、302响应于有效高RDA和RDB控制信号而控制锁存器304、305的哪一侧(即，DATA或DATA*)耦联到读出(SENSE_OUT)节点。另一晶体管306是复位晶体管，其具有耦联到栅极的有效高PRST信号，以控制何时接通晶体管以将锁存器的DATA*输出拉到地电位。
在一个实施例中，存储器单元340的串联串由图2说明的32个浮动栅极快闪存储器单元组成。未选定的行中的每个存储器单元由耦联到每一“未选定”字线的“WLUNSEL”电压偏置。选定的字线由“WLSEL”电压偏置。替代实施例可在每一串联串中使用其它数量的存储器单元以及不同的非易失性存储器单元技术。
选择门源极晶体管325和选择门漏极晶体管324在串340的相反侧上。串联串340接着耦联到全局位线GBL，GBL耦联到控制串340对读出放大器的存取的NMOS控制晶体管322。控制晶体管322的栅极由控制晶体管322操作的“读出(SENSE)”电压偏置。
预充电PMOS晶体管320将NMOS控制晶体管322耦联到Vcc以用于在读取操作期间预充电位线。PMOS晶体管320的栅极上的逻辑低电平接通晶体管。
读出放大器输出晶体管310的栅极耦联在NMOS晶体管322与PMOS晶体管320之间。此晶体管310的栅极上的逻辑高将锁存器电路300拉到地电位，如后面将描述。栅极上的逻辑低使锁存器电路300遇见高阻抗状态。
参考图4和5说明的阈值电压分布来论述图3的锁存器电路300的操作。每一分布(图4的401-404和图5的501-504)代表一不同的MLC状态。存储在每个单元中的MLC数据表示两页数据，页1和页0(即，P1-P0)。
图4说明用于读取存储器单元的页1(P1)的阈值电压分布401-404。最负性状态401是逻辑“11”状态。下一状态402是逻辑“10”状态。接着的状态403是逻辑“00”状态。最正性的状态404是逻辑“01”状态。作为“WLSEL”电压施加到选定字线的读取电压RD2说明于中间两个状态402、403之间。
图5说明用于读取存储器单元的页0(P0)的阈值电压分布501-504。最负性状态501是逻辑“11”状态。第二最正性状态502是逻辑“10”状态。接着的状态503是逻辑“00”状态。最正性状态504是逻辑“01”状态。读取电压RD1和RD3作为“WLSEL”电压施加到选定字线。读取1电压(即，RD1)位于第一状态501与第二状态502之间。读取3电压(即，RD3)位于最后两个状态503与504之间。
参看图3和4，通过以下程序读取第一状态(即，逻辑11)401。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD2的选定字线偏置WLSEL，如图4所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现浮动的读出(SENSE_OUT)节点。这导致读取第一状态401的页1的逻辑1(即，DATA)。
通过以下程序读取第二状态(即，逻辑10)402。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD2的选定字线偏置WLSEL，如图4所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现浮动的读出(SENSE_OUT)节点。这导致读取第二状态402的页1的逻辑1(即，DATA)。
通过以下程序读取第三状态(即，逻辑00)403。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD2的选定字线偏置WLSEL，如图4所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现处于逻辑0的读出(SENSE_OUT)节点。这导致读取第三状态403的页1的逻辑0(即，DATA)。
通过以下程序读取第四状态(即，逻辑01)404。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD2的选定字线偏置WLSEL，如图4所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现处于逻辑0的读出(SENSE_OUT)节点。这导致读取第四状态404的页1的逻辑0(即，DATA)。
参看图3和5，通过以下程序读取页0(即，P0)的第一状态501。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD1的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现浮动的读出(SENSE_OUT)节点。这导致节点DATA为逻辑1。
在时间t2，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD3的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑0，RDB是逻辑1以接通其相应的晶体管302，因此将由反相器304、305形成的锁存器的DATA*节点连接到现浮动的读出(SENSE_OUT)节点。这导致读取第一状态501的页0的逻辑1(即，DATA)。
通过以下程序读取第二状态(即，逻辑10)502。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD1的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现为逻辑0的读出(SENSE_OUT)节点。这导致节点DATA为逻辑0。
在时间t2，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD3的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑0，RDB是逻辑1以接通其相应的晶体管302，因此将由反相器304、305形成的锁存器的DATA*节点连接到现浮动的读出(SENSE_OUT)节点。这导致读取第二状态502的页0的逻辑0(即，DATA)。
通过以下程序读取第三状态(即，逻辑00)503。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD1的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现处于逻辑0的读出(SENSE_OUT)节点。这导致节点DATA为逻辑0。
在时间t2，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD3的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑0，RDB是逻辑1以接通其相应的晶体管302，因此将由反相器304、305形成的锁存器的DATA*节点连接到现浮动的读出(SENSE_OUT)节点。这导致读取第三状态503的页0的逻辑0(即，DATA)。
通过以下程序读取第四状态(即，逻辑01)504。在第一时间t0，PRST信号是逻辑1且RDA是逻辑0。这导致锁存器电路DATA*信号是逻辑0且DATA载有逻辑1。
在时间t1，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD1的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑1以接通其相应的晶体管301，且RDB保持在逻辑0以保持晶体管302关断，因此将锁存器的DATA节点连接到现处于逻辑0的读出(SENSE_OUT)节点。这导致节点DATA为逻辑0。
在时间t2，PRST信号是逻辑0以关断晶体管306。存储器单元晶体管330耦联到现处于读取电压RD3的选定字线偏置WLSEL，如图5所说明。读出放大器接着执行此项技术中已知的读出操作。在读出操作之后，RDA是逻辑0，RDB是逻辑1以接通其相应的晶体管302，因此将由反相器304、305形成的锁存器的DATA*节点连接到现处于逻辑0的读出(SENSE_OUT)节点。这导致读取第四状态504的页0的逻辑1(即，DATA)。
使用读取-修改-写入技术来在NAND单元的Vt越过验证电平时产生对所述NAND单元的编程操作的禁止电压。图6说明用于完成此操作的电路的一个实施例。
所述电路包含由两个反相器602、603构成的锁存器600，具有控制晶体管605。晶体管605的栅极连接到“CSENSE1”控制信号，所述控制信号当单元在验证操作期间被验证为经编程时变为高。展示了晶体管605的漏极耦联到虚线所示的电路接地端。虚线表示晶体管605耦联到的电路的功能等效物，如后面参看图7所说明。
读取-修改-写入技术涉及在编程脉冲期间将待编程数据存储在锁存器600中作为DATA，且接着当单元的Vt变为高于预定验证值时修改所述数据。换句话说，单元已成功编程。举例来说，假定待编程DATA是逻辑0而“CSENSE1”信号为低，那么晶体管605关断且通过反相器栅极606的锁存器输出是逻辑“0”。只要编程脉冲(即，pgm_pulse)变为高，反相器栅极606就被启用。在此时间期间，将逻辑低信号施加到位线，因此允许对选定字线上的单元编程。
当在已通过验证操作之后CSENSE1变为高时，通过晶体管605将DATA*拉到逻辑0，且反相器栅极606的输出是逻辑高。将此Vcc偏置施加到位线，因此禁止编程操作。
图7说明本发明的数据锁存器和支持电路。此电路包含如图3说明的第一数据锁存器电路300和如图6说明的第二数据锁存器电路600。还展示将锁存器300、600连在一起的通过晶体管701、702和支持电路704、705。上拉晶体管721耦联到VFY_MATCH信号，所述信号当经编程数据已经验证时为逻辑高。下拉晶体管720耦联到第一锁存器电路300，所述电路具有耦联到栅极的“下拉_EN”信号，所述信号变为高以接通晶体管720。
在先前描述的读取-修改-写入操作之后，将VFY_MATCH预充电或上拉到逻辑1电平。接着，如果待编程的所有位被从0修改为1，那么节点DATA*将处于逻辑0，且共用线VFYMATCH将保持在逻辑1。如果待编程的位中的一些位在读取-修改-写入操作之后仍处于逻辑0，那么可提取关于未能通过验证的位的信息。
为了提取位信息，将PASS1设定为高，PASS0设定为低，且将下拉_EN信号设定为高状态。如果在P0编程期间页0(P0)中的任一者未通过验证操作，那么VFY_MATCH线被下拉。
通过使PASS1＝0，PASS0＝1，且下拉_EN＝1，如果在P0＝0时P1中的任一者未通过验证操作，那么VFY_MATCH线将被下拉。通过使PASS1＝1，PASS0＝1，且下拉_EN＝1，如果待编程数据中的任一者未通过验证操作，那么VFY_MATCH线将被下拉。
为了验证P0的编程，预设第一锁存器电路300，使得DATA节点为逻辑1。在节点DATA将P0＝0载入第二锁存器电路600。将验证电压VFY1施加到WLSEL且PASS1＝1。在一个实施例中，VFY1电压位于前两个MLC状态之间。接着由此项技术中众所周知的读出放大器执行读出操作。在读出操作之后，CSENSE1＝1。
如果读出的阈值电压大于或等于VFY1，那么SENSE_OUT＝0，NODEB＝0，且P0变为逻辑1。如先前针对下一编程脉冲所解释禁止编程。
如果读出的阈值电压小于VFY1，那么SENSE_OUT处于高阻抗状态，且P0保持为逻辑低。接着再次执行编程操作。
为了在P0＝1时用VFY3电压验证P1的编程，在编程操作开始期间读取P0并在DATA节点处将其存储在第一锁存器300中。在DATA节点处将P1＝0载入第二锁存器600。使用验证电压VFY3来将选定的字线偏置到WLSEL。在一个实施例中，VFY3是位于第三与第四MLC状态之间的电压。在一个实施例中，VFY2是位于第二与第三MLC状态之间的电压。
将通过晶体管701、702的栅极偏置为PASS1＝1且PASS0＝0。接着执行读出操作。在读出放大器完成读出操作之后，CSENSE1＝1。如果阈值电压Vt大于或等于VFY3，那么读出(SENSE_OUT)节点＝0，且NODEB＝0。P0变为逻辑1，且仅对于具有P0＝1的单元而禁止下一编程脉冲的编程操作。如果Vt小于VFY3，那么读出(SENSE_OUT)节点为高阻抗，且P0保持为逻辑0。再次执行编程操作。
为了在P0＝0时用VFY2验证P1的编程，在编程操作开始期间读取P0并在DATA节点处将其载入到第一锁存器电路中。在第二锁存器600的DATA节点处载入P1＝0。验证电压VFY2将选定的字线偏置为WLSEL电压。PASS0＝1且PASS1＝0。接着由读出放大器执行读出操作。在读出操作之后，CSENSE1＝1。
如果读出的阈值电压Vt大于或等于VFY3，那么读出(SENSE_OUT)节点为逻辑0，NODEB＝0，且P0变为逻辑1。仅针对具有P1＝0的单元禁止下一编程操作。
如果读出的阈值小于VFY3，那么读出(SENSE_OUT)节点处于高阻抗状态。在此情况下，P0保持为逻辑0，且再次执行编程操作。
图8说明可并入本发明的快闪存储器阵列和编程方法实施例的存储器装置800的功能框图。存储器装置800耦联到处理器810，处理器负责执行本发明的软件驱动程序以将SLC数据写入MLC装置。处理器810可以是微处理器或某种其它类型的控制电路。存储器装置800和处理器810形成存储器系统820的一部分。存储器装置800已经过简化以强调存储器的有助于理解本发明的特征。
存储器装置包含如上文参看图8描述的快闪存储器单元830的阵列。存储器阵列830布置成行和列的存储器组。每一行存储器单元的控制栅极与一字线耦联，而存储器单元的漏极和源极连接耦联到位线。如此项技术中众所周知，单元与位线的连接决定了阵列是NAND结构、AND结构还是NOR结构。
提供地址缓冲器电路840以锁存在地址输入连接A0-Ax 842上提供的地址信号。地址信号由行解码器844和列解码器846接收并解码以存取存储器阵列830。所属领域的技术人员在本说明的帮助下将了解，地址输入连接的数目取决于存储器阵列830的密度和结构。也就是说，地址的数目随着存储器单元数增加以及存储器组和区块数增加而增加。
存储器装置800通过使用读出/缓冲器电路850读出存储器阵列列中的电压或电流改变来读取存储器阵列830中的数据。在一个实施例中，读出/缓冲器电路经耦联以读取并锁存来自存储器阵列830的一行数据。包含数据输入与输出缓冲器电路860以用于通过多个数据连接862与控制器810进行双向数据通信。提供写入电路855以将数据写入存储器阵列。
控制电路870对在来自处理器810的控制连接872上提供的信号进行解码。这些信号用于控制存储器阵列830上的操作，包含数据读取、数据写入(编程)和擦除操作。控制电路870可以是状态机、定序器或某种其它类型的控制器。
图8说明的快闪存储器装置已经简化以便于对存储器特征的基本理解。对快闪存储器的内部电路和功能的更详细了解是所属领域的技术人员已知的。
图9是示范性存储器模块900的说明。存储器模块900说明为存储卡，但参考存储器模块900论述的概念适用于其它类型的可移除或便携式存储器，例如USB快闪驱动器，且希望处于如本文使用的“存储器模块”的范围内。另外，尽管图9描绘一个示范性形状因数，但这些概念同样适用于其它形状因数。
在一些实施例中，存储器模块900将包含外壳905(如描绘)以封闭一个或一个以上存储器装置910，但此外壳对于所有装置或装置应用来说不是基本的。至少一个存储器装置910是非易失性存储器(包含或用以执行本发明的元件)。当存在时，外壳905包含一个或一个以上触点915以用于与主机装置通信。主机装置的实例包含数码相机、数字记录和回放装置、PDA、个人计算机、存储卡读取器、接口集线器和类似物。对于一些实施例，触点915呈标准化接口的形式。举例来说，在USB快闪驱动器的情况下，触点915可能呈USB类型A插入连接器的形式。对于一些实施例，触点915呈半私有接口的形式，例如可能位于SANDISK公司注册的COMPACTFLASH存储卡、SONY公司注册的MEMORYSTICK存储卡、TOSHIBA公司注册的SD SECURE DIGITAL存储卡和类似存储卡上。然而大体上，触点915提供用于在存储器模块900与具有与触点915兼容的接收器的主机之间传递控制、地址和/或数据信号的接口。
存储器模块900可视需要包含额外的电路920，其可以是一个或一个以上集成电路和/或离散组件。对于一些实施例，额外电路920可包含用于控制多个存储器装置910上的存取和/或用于提供外部主机与存储器装置910之间的转译层的存储器控制器。举例来说，在触点915的数目与到所述一个或一个以上存储器装置910的I/O连接的数目之间可能没有一一对应关系。因此，存储器控制器可选择性耦联存储器装置910的I/O连接(图9未图示)以在适当时间在适当I/O连接处接收适当信号，或在适当时间在适当触点915处提供适当信号。类似地，主机与存储器模块900之间的通信协议可能与存取存储器装置910所需的协议不同。存储器控制器接着可将从主机接收的命令序列转译为适当的命令序列以实现对存储器装置910的所需存取。此转译除了命令序列以外可进一步包含信号电压电平的改变。
额外电路920可进一步包含与对存储器装置910的控制无关的功能性，例如可能由ASIC(专用集成电路)执行的逻辑功能。而且，额外电路920可包含用于限制对存储器模块900的读取或写入存取的电路，例如密码保护、生物统计学或类似物。额外电路920可包含用于指示存储器模块900的状态的电路。举例来说，额外电路920可包含用于确定功率是否正供应到存储器模块900和存储器模块900是否当前正被存取以及显示其状态的指示的功能性，例如通电时的稳定光和被存取时的闪烁光。额外电路920可进一步包含无源装置，例如去耦电容器，以帮助调整存储器模块900内的功率要求。
结论
总体来说，本发明的实施例处理来自仅具有单个锁存器的MLC存储器装置的两个位。仅使用一个额外锁存器来实施在编程操作期间以读取-修改-写入和验证进行的MLC编程。
尽管本文已说明和描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可代替所示的特定实施例。所属领域的技术人员将明了对本发明的许多修改。因此，希望本申请案涵盖对本发明的任何修改和变化。明确希望本发明仅由所附权利要求书及其等效物限制。

Claims (17)

1.一种用于实施多电平单元存储器编程操作的存储器锁存器电路，所述电路包括：
第一锁存器，其具有节点和反转节点；
第一晶体管，其耦联在输出与所述节点之间以使得当所述第一晶体管接通时所述节点耦联到所述输出；
第二晶体管，其耦联在所述输出与所述反转节点之间以使得当所述第二晶体管接通时所述反转节点耦联到所述输出；
复位晶体管，其耦联到所述反转节点以用于将所述第一锁存器复位为已知状态；
第二锁存器，其具有节点和反转节点；
读出控制晶体管，其耦联到所述第二锁存器的所述反转节点；
验证匹配晶体管，其耦联到所述第二锁存器的所述反转节点，且验证匹配信号处于逻辑1，其中所述验证匹配晶体管经配置以在所述第二锁存器中的数据未通过验证操作时，通过所述第二锁存器将所述验证匹配信号下拉至逻辑0；以及
输出反相器门，其耦联到所述第二锁存器的所述反转节点以使得所述输出反相器门的输出是所述第二锁存器的输出。
2.根据权利要求1所述的电路，其中所述读出控制晶体管响应于控制读出信号将所述第二锁存器的反转节点选择性拉到地电位。
3.根据权利要求2所述的电路，其中所述控制读出信号耦联到所述读出控制晶体管的栅极，并当处于逻辑高状态时接通所述读出控制晶体管以将所述第二锁存器的反转节点拉到地电位。
4.根据权利要求1所述的电路，其中所述第一和第二锁存器每一者由一对反相器门组成，所述反相器门经耦联以使得每一门的输出连接到另一门的输入。
5.一种快闪存储器装置，其包括：
存储器阵列，其包括多个非易失性存储器单元，所述多个非易失性存储器单元布置成行和列以使得每一列由耦联到位线的存储器单元串联串组成；以及
用于对所述存储器阵列实施多电平单元存储器编程操作的存储器锁存器电路，所述电路耦联到所述存储器阵列且包括：
第一锁存器，其具有节点和反转节点；
第一晶体管，其耦联在输出与所述节点之间；
第二晶体管，其耦联在所述输出与所述反转节点之间；
复位晶体管，其耦联到所述反转节点；
第二锁存器，其具有节点和反转节点；
读出控制晶体管，其耦联到所述第二锁存器的反转节点；
验证匹配晶体管，其耦联到所述第二锁存器的所述反转节点，且验证匹配信号处于逻辑1，其中所述验证匹配晶体管经配置以在所述第二锁存器中的数据未通过验证操作时，通过所述第二锁存器将所述验证匹配信号下拉至逻辑0；以及
输出反相器门，其耦联到所述第二锁存器的反转节点以使得所述输出反相器门的输出耦联到所述位线。
6.根据权利要求5所述的装置，其中所述存储器阵列布置成NAND结构。
7.根据权利要求5所述的装置，其进一步包含将所述位线耦联到所述第一锁存器的输出的读出晶体管。
8.根据权利要求5所述的装置，其中所述多个存储器单元中的每一者适于存储两位数据。
9.一种存储器系统，其包括：
处理器，其产生存储器信号；以及
存储器装置，其耦联到所述处理器并响应于所述存储器信号而操作，所述存储器装置包括：
存储器阵列，其包括多个非易失性存储器单元，所述多个非易失性存储器单元布置成行和列以使得每一列由耦联到位线的存储器单元串联串组成；
存储器锁存器电路，其耦联到所述存储器阵列的每一位线且包括：
锁存器，其具有节点和反转节点；
第一晶体管，其耦联在输出与所述节点之间以使得当所述第一晶体管接通时所述节点耦联到所述输出；
第二晶体管，其耦联在所述输出与所述反转节点之间以使得当所述第二晶体管接通时所述反转节点耦联到所述输出；以及
复位晶体管，其耦联到所述反转节点以用于将所述存储器锁存器电路复位为已知状态；
读取-修改-写入电路，其耦联到每一位线以用于禁止对相应位线上选定单元的编程，所述电路包括：
锁存器，其具有节点和反转节点；
读出控制晶体管，其耦联到包括在所述读取-修改-写入电路中的锁存器的反转节点；以及
输出反相器门，其耦联到包括在所述读取-修改-写入电路中的锁存器的反转节点以使得所述输出反相器门的输出耦联到所述位线；以及
验证匹配晶体管，其耦联到所述读取-修改-写入电路的所述反转节点，且验证匹配信号处于逻辑1，其中所述验证匹配晶体管经配置以在所述读取-修改-写入电路中的数据未通过验证操作时，通过所述读取-修改-写入电路将所述验证匹配信号下拉至逻辑0。
10.根据权利要求9所述的系统，其中所述存储器阵列是NAND结构存储器阵列。
11.一种用于读取多电平单元存储器装置的多个页的第一页数据的方法，所述多电平单元存储器装置具有耦联到单个锁存器电路的读取-修改-写入电路，所述单个锁存器电路耦联到每一位线的，所述锁存器电路包括具有反转和非反转节点的锁存器、耦联在所述非反转节点与锁存器输出之间的第一控制晶体管、耦联在所述反转节点与所述锁存器输出之间的第二控制晶体管，以及耦联在所述反转节点与电路接地端之间的复位晶体管，所述方法包括：
在第一时间复位所述锁存器；
在所述第一时间用地电位偏置所述存储器装置的选定字线；
在第二时间用大于地电位的读取电压偏置所述选定字线；
在所述第二时间将所述非反转节点耦联到所述锁存器输出以读取所述第一页数据；以及
在所述读取-修改-写入电路中的数据未通过验证操作时，所述读取-修改-写入电路将验证匹配信号从逻辑1下拉至逻辑0。
12.根据权利要求11所述的方法，其中复位所述锁存器包括通过所述复位晶体管将所述反转节点耦联到电路接地端。
13.根据权利要求11所述的方法，其中耦联包括用高信号接通所述第一控制晶体管。
14.根据权利要求11所述的方法，其进一步包含读取第二页数据，所述方法包括：
在第一时间复位所述锁存器；
在所述第一时间以地电位偏置所述存储器装置的选定字线；
在第二时间将所述非反转节点耦联到所述锁存器输出；
在所述第二时间以大于或等于地电位的第一读取电压偏置所述选定字线；
在第三时间将所述反转节点耦联到所述锁存器输出；以及
在所述第三时间以大于所述第一读取电压的第二读取电压偏置所述选定字线以读取所述第二页数据。
15.根据权利要求14所述的方法，其中仅在所述第一时间期间接通所述复位晶体管。
16.根据权利要求14所述的方法，其中通过接通所述第一控制晶体管将所述非反转节点耦联到所述输出，且通过接通所述第二控制晶体管将所述反转节点耦联到所述输出。
17.根据权利要求14所述的方法，其中所述第一读取电压在第一与第二阈值电压分布之间，且所述第二读取电压在第三与第四阈值电压分布之间。
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