CN101364579A - 半导体封装及其制造方法和包括该半导体封装的系统 - Google Patents

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Abstract

本发明公开了一种半导体封装及其制造方法和包括该半导体封装的系统。在一个实施例中，半导体封装包括第一绝缘体以及具有第一有源表面和与第一有源表面相对的第一后表面的第一半导体芯片。第一半导体芯片置于第一绝缘体内。第一绝缘体暴露第一有源表面。第一绝缘体基本环绕第一后表面。半导体封装包括在第一绝缘体内并与第一半导体芯片的侧部相邻的柱。

Description

半导体封装及其制造方法和包括该半导体封装的系统
本申请要求于2007年8月10日提交的第2007-0080595号韩国专利申请和于2008年4月16日提交的第12/104,333号美国专利申请的优先权。其全部内容通过引用包含于此。
技术领域
这里示例性地描述的实施例总体上涉及半导体封装及其制造方法。更具体地讲，这里示例性地描述的实施例涉及在半导体封装内的组件(诸如包封材料、重新分布图案和/或介电材料)之间具有增加的粘结强度的半导体封装及其制造方法。这里示例性描述的其它实施例涉及具有增加的互连特性和可靠性的半导体封装及其制造方法。
背景技术
在半导体工业中，集成电路(IC)封装技术持续地发展以满足缩小尺寸、提高密度和改善安装可靠性的需要。
封装堆叠技术和芯片堆叠技术是这样的IC封装技术的示例。在封装堆叠技术中，通常使用焊料球来堆叠半导体封装。在芯片堆叠技术中，通常使用穿过半导体芯片形成的塞(plug)来堆叠半导体芯片。
具体地讲，半导体芯片通常包括置于半导体芯片的有源(active)表面上的多个焊盘区。焊料球通常连接到焊盘区。然而，根据电子工业的当前趋势，随着设计规则的减小，高引脚数(pin count)封装的需求和较小的焊盘间距，难以保证相邻的焊料球彼此不接触。
因此，已经开发了扇出(fan-out)型半导体封装。普通的扇出型半导体封装包括多个重新分布图案，多个重新分布图案形成在半导体芯片的有源表面上方，多个重新分布图案将半导体芯片的有源表面上的焊盘区的位置电性地重新分布到由半导体芯片的有源表面限定的区域外部的区域。
在普通的扇出型半导体封装中，重新分布图案布置在半导体芯片的有源区上方，并附着到包封半导体芯片的包封材料。重新分布图案可以这样形成，例如，在包封材料上方形成层间电介质(ILD)，然后将ILD图案化以在其中形成槽，然后在所得结构上方和槽内形成导电材料，从而形成重新分布图案。
然而，因为ILD通常非常薄，结果，包封材料和ILD之间的界面会容易受物理冲击或潮气或应力的影响，所以ILD容易与包封材料脱离(delamination)。此外，由于相同的原因，重新分布图案也会容易从包封材料脱离。
另外，可以通过将包封材料图案化以制造能够电连接到外部端的开口来形成多芯片封装(即，包括多个堆叠的半导体芯片或封装的半导体封装)。可以通过利用红外(IR)激光器的激光打孔工艺将包封材料图案化。IR激光具有相对长的波长。因此，在激光打孔工艺期间IR激光器发射的光穿过包封材料时被散射。结果，包封材料中的开口的侧壁会被损坏，这也会导致随后在包封材料中形成的导电图案和包封材料之间的不良的粘结。
这里示例性描述的本发明的实施例解决了这些和其它问题。
发明内容
本发明的一个实施例的示例性特征可以在于为一种半导体封装，所述半导体封装包括：第一绝缘体；第一半导体芯片，具有第一有源表面和与第一有源表面相对的第一后表面，第一半导体芯片置于第一绝缘体内，第一绝缘体暴露第一有源表面，第一绝缘体基本环绕第一后表面；柱，置于第一绝缘体内并与第一半导体芯片的侧部相邻。
本发明的另一实施例的示例性特征可以在于为一种半导体装置，所述半导体装置包括：第一绝缘体，具有上表面和与上表面相对的下表面；第一半导体芯片，包括有源表面、后表面和连接有源表面和后表面的多个外围表面，其中，第一绝缘体基本环绕第一半导体芯片的多个外围表面中的至少一个和后表面；柱，置于第一绝缘体内并与第一半导体芯片的多个外围表面中的一个相邻；第一导电图案，置于第一绝缘体的上表面上并在第一半导体芯片的有源表面上方延伸，其中，第一导电图案连接到第一半导体芯片的上表面，其中，柱包括上表面、下表面和连接上表面和下表面的多个侧表面，第一绝缘体基本环绕柱的下表面和多个侧表面。
本发明的另一实施例的示例性特征可以在于为一种半导体装置，所述半导体装置包括：第一绝缘体；第一半导体芯片，具有有源表面和与有源表面相对的后表面，第一半导体芯片置于第一绝缘体内，第一绝缘体暴露有源表面；柱，置于第一绝缘体内并与第一半导体芯片的侧部相邻，柱具有顶表面、底表面和连接顶表面和底表面的侧表面，其中，第一绝缘体基本环绕柱的底表面和侧表面。
本发明的另一实施例的示例性特征可以在于为一种半导体装置，所述半导体装置包括：第一绝缘体，具有上表面和与上表面相对的下表面；第一半导体芯片，包括有源表面、后表面和连接有源表面和后表面的多个外围表面，其中，第一绝缘体基本环绕第一半导体芯片的多个外围表面中的至少一个和后表面；柱，置于第一绝缘体内并与第一半导体芯片的多个外围表面中的一个相邻；第一导电图案，置于第一绝缘体的上表面上并在第一半导体芯片的有源表面上方延伸，其中，第一导电图案连接到第一半导体芯片的有源表面，第一导电图案的下表面连接到柱；第二半导体芯片，置于第一半导体芯片上方，其中，第二半导体芯片包括形成在第二半导体芯片的下表面上的第一外部端，其中，第一外部端连接到第一导电图案的上表面中的与第一导电图案的下表面的连接到柱的部分正好相对的一部分。
本发明的另一实施例的示例性特征可以在于为一种形成半导体装置的方法，所述方法包括的步骤如下：将第一半导体芯片附着到载体基底的表面；将柱附着到载体基底的表面；在载体基底的表面上方设置绝缘材料，其中，绝缘材料包封第一半导体芯片和柱以形成第一绝缘体；将载体基底与第一半导体芯片、柱和第一绝缘体分离，从而暴露第一半导体芯片的一部分和柱的一部分；在第一绝缘体上方形成第一导电图案，第一导电图案电连接第一半导体芯片的暴露部分和柱的暴露部分。
本发明的另一实施例的示例性特征可以在于为一种系统，所述系统包括：半导体装置，包括：绝缘体；半导体芯片，具有有源表面和与有源表面相对的后表面，半导体芯片置于绝缘体内，绝缘体暴露有源表面，绝缘体基本环绕后表面；柱，置于绝缘体内并与半导体芯片的侧部相邻，柱具有顶表面、底表面和连接顶表面和底表面的侧表面；第一导电图案，置于绝缘体上并在柱的被绝缘体暴露的顶表面上，第一导电图案电连接到半导体芯片；控制器，与半导体装置电通信。
本发明的另一实施例的示例性特征可以在于为一种系统，所述系统包括：半导体装置，包括：绝缘体；半导体芯片，具有有源表面和与有源表面相对的后表面，半导体芯片置于绝缘体内，绝缘体暴露有源表面，绝缘体基本环绕后表面；柱，置于绝缘体内并与半导体芯片的侧部相邻，柱具有顶表面、底表面和连接顶表面和底表面的侧表面；导电图案，置于绝缘体上并在柱的被绝缘体暴露的顶表面上，导电图案电连接到半导体芯片；微处理器；输入/输出装置，电结合到微处理器和半导体装置。
附图说明
下文中，将参照附图来描述本发明的实施例，附图中：
图1A是半导体封装的第一实施例的剖视图；
图1B是根据第一实施例的变形的半导体封装的剖视图；
图2A是半导体封装的第二实施例的剖视图；
图2B是根据第二实施例的变形的半导体封装的剖视图；
图3是半导体封装的第三实施例的剖视图；
图4A是半导体封装的第四实施例的剖视图；
图4B和图4C是根据第四实施例的变形的半导体封装的剖视图；
图5A至图5D是根据一些实施例的置于图4A中示出的半导体封装的“A”区域中的结构的放大剖视图；
图6A至图6C是根据一些其它实施例的置于图4A中示出的半导体封装的“A”区域中的结构的放大剖视图；
图7A至图7F是示出了形成图1A中示出的半导体封装的示例性工艺的剖视图；
图8A至图8E是示出了形成图2A中示出的半导体封装的示例性工艺的剖视图；
图9是包括一个或多个这里描述的半导体封装的卡的示意图；
图10是包括一个或多个这里描述的半导体封装的系统的示意图。
具体实施方式
现在，将参照附图来更充分地在下文中描述本发明的示例性实施例。然而，这些实施例可以以许多不同的形式来实现，并不应该被解释为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将本发明的范围充分地传达给本领域技术人员。在附图中，为了清晰起见，夸大了层和区域的厚度。在整个说明书中，相同的标号表示相同的元件。
图1A是半导体封装的第一实施例的剖视图。图1B是根据第一实施例的变形的半导体封装的剖视图。
参照图1A，例如，半导体封装200可以包括柱104、半导体芯片106(这里也被称为“第一半导体芯片106”)、绝缘体108(这里也被称为“第一绝缘体108”)、导电图案110(这里也被称为“第一导电图案110”或第一重新分布图案)和外部端112。如所示出的，半导体封装200是扇出型半导体封装。然而，应该理解的是，如果半导体封装200被包含在多芯片封装中，则半导体封装200还可以被设置为扇入/扇出型半导体封装(即，其中的额外端(未示出)位于半导体芯片106的正上方的半导体封装)或被设置为扇入型半导体封装(即，其中的外部端112位于半导体芯片106的正上方的半导体封装)。
在一个实施例中，绝缘体108可以包括包封材料(诸如环氧树脂或本领域技术人员公知的其它合适的包封材料)。绝缘体108的特征可以在于具有上表面和与上表面相对的下表面。
在一个实施例中，半导体芯片106的特征可以在于具有有源表面(这里也被称为“第一有源表面”)、与有源表面相对的后表面(这里也被称为“第一后表面”)和连接有源表面和后表面的外围表面或侧表面。半导体芯片106可以置于绝缘体108内，使得绝缘体108暴露有源表面。在一个实施例中，半导体芯片106的有源表面可以与绝缘体108的上表面基本共面。
在一个实施例中，绝缘体108可以基本环绕半导体芯片106的后表面。在另一实施例中，绝缘体108可以基本环绕半导体芯片106的后表面和侧表面。
在一个实施例中，柱104可以包含导电材料(例如，Cu、Fe、Ag、Au、Al、导电聚合物等或它们的组合)。在另一实施例中，基本所有的柱104可以由导电材料组成。在一个实施例中，柱104可以包含电绝缘材料(例如，介电材料)。在另一实施例中，基本所有的柱104可以由电绝缘材料组成。
柱104可以置于绝缘体108内并在邻近半导体芯片106的侧部的位置处。每个柱104的特征可以在于具有顶表面、底表面和连接顶表面和底表面的侧表面。在一个实施例中，绝缘体108可以暴露每个柱104的顶表面，每个柱104的底表面可以置于半导体芯片106的有源表面和后表面之间的中间区域处。
柱104的特征可以在于具有厚度(即，柱104的顶表面和底表面之间的距离)和宽度(即，相邻的侧表面之间的距离)。在一个实施例中，每个柱104的厚度可以小于其宽度。
在一个实施例中，绝缘体108可以环绕每个柱104的底表面。在另一实施例中，绝缘体108可以环绕每个柱104的底表面和侧表面。在这种情况下，柱104不延伸穿过绝缘体108。换句话说，柱104的底表面位于半导体芯片106的第一有源表面和第一后表面之间的中间。
在一个实施例中，导电图案110可以置于绝缘体108上并在柱104的顶表面上。导电图案110可以连接(例如，电连接)到半导体芯片106。在一个实施例中，导电图案110的底表面的特征可以在于位于与半导体芯片106的有源表面基本相同的平面内。因此，导电图案110的底表面可以直接接触半导体芯片106的有源表面的至少一部分。虽然图1A中没有示出，但是图案化绝缘层(见例如图5A至图5D和图6A至图6C中的第一图案化绝缘层144C)可以置于导电图案110和绝缘体108之间。
在一个实施例中，导电图案110中的每个的特征可以在于从半导体芯片106的有源表面的边缘一直延伸到对应的柱104(例如，延伸到对应的柱104的顶表面)。在另一实施例中，导电图案110中的每个的下表面可以连接到(例如，直接连接到)对应的柱104。
在一个实施例中，柱104和导电图案110可以为整体(integral body)。在另一实施例中，柱104和导电图案110可以为分开的体。因此，柱104和导电图案110可以包含相同的材料或基本相同的材料。可选择地，柱104和导电图案110可以包含不同的材料。
在一个实施例中，外部端112可以被设置为诸如连接(例如，电连接)到对应的导电图案110的焊料球的导电球或导电凸点(bump)。在一个实施例中，外部端112可以连接到对应的导电图案110的上表面(或上表面的一部分)。
如示例性示出的，外部端112中的每个置于柱104上方。在一个实施例中，外部端112中的每个可以垂直对准对应的柱104。因此，布置外部端112和柱104，使得每个外部端112的至少一部分和对应的柱104的至少一部分置于基本相同的垂直平面内。因此，在一个实施例中，外部端112的特征可以在于位于对应的柱104的正上方。类似地，在另一实施例中，外部端112的特征可以在于连接到导电图案110的上表面的一部分，所述导电图案110的上表面的一部分与导电图案110的下表面的连接到柱104的部分正好相对。
如以上背景技术中所述，导电图案110或重新分布图案可以这样形成，例如，在第一绝缘体108(例如，包封材料)上方形成具有槽的图案化绝缘层或图案化层间电介质(ILD)(例如，图5B的144C)，然后在所得结构上方和槽内形成导电材料，从而形成导电图案110(例如，重新分布图案)。然而，因为绝缘体108和ILD或导电图案110之间的界面容易收到物理冲击或潮气或应力的影响，所以ILD或导电图案110容易与绝缘体108脱离。
然而，因为与背景技术中描述的结构相比，半导体封装200中的柱104和绝缘体108之间的接触面积更宽，所以柱104与前述的图案化绝缘层(例如，图5B的114C)和第一绝缘体108的粘结强于前述的图案化绝缘层与第一绝缘体108的粘结。此外，导电图案110可以牢固地键合到柱104。
因此，可以消除或显著地减小关于绝缘体108和前述的图案化绝缘层之间脱离的问题。结果，相对于传统的半导体封装，可以增强半导体封装200的可靠性。
参照图1B，半导体封装202可以被设置为与上面关于图1A中示出的半导体封装200的描述类似，但是半导体封装202还可以包括通孔114和辅助布线图案116。
如示例性示出的，通孔114延伸穿过绝缘体108，从而每个通孔114的上部接触柱104中对应的一个的一部分(例如，对应的柱104的底表面)，并使得绝缘层108的下表面暴露每个通孔114的下部。
在一个实施例中，通孔114包含导电材料。在另一实施例中，辅助布线图案116包括导电材料。外部端112还可以电连接到对应的辅助布线图案116。因此，在一些实施例中，接触柱104的穿过芯片的通孔(through-chip via)114(例如，穿过硅的通孔(through-silicon via))的结构可以使辅助布线图案116电连接到导电图案110。结果，在半导体封装202的相对侧上的外部端112可以彼此电连接。如上面示例性描述所构成的，半导体封装202的特征可以在于为层叠封装型(POP型)半导体封装。
图2A是半导体封装的第二实施例的剖视图。图2B是根据第二实施例的变形的半导体封装的剖视图。
参照图2A，半导体封装204可以被设置为与上面关于图1A中示出的半导体封装200的描述类似，但是半导体封装204还可以包括半导体芯片118(这里也被称为“第二半导体芯片118”)、粘结层120(这里也被称为“第一粘结层120”)、绝缘体122(这里也被称为“第二绝缘体122”)和导电图案126(这里也被称为“第二导电图案126”或第二重新分布图案)。
在一个实施例中，第二绝缘体122布置在第一绝缘体108上方。第二绝缘体122可以包含包封材料。第二绝缘体122还可以包括从第二绝缘体122的上表面延伸到第二绝缘体122的下表面的第一空腔124。在一个实施例中，每个第一空腔124在第二绝缘体122内的位置与对应的柱104在第一绝缘体108内的位置基本对应。因此，第一空腔124可以置于对应的柱104的正上方的位置处。
在一个实施例中，第二半导体芯片118置于第一半导体芯片106上方。在另一实施例中，第二半导体芯片118可以置于第二绝缘体122内。第二绝缘体122的下表面可以暴露第二半导体芯片118的一部分。在一个实施例中，第二半导体芯片118的尺寸与第一半导体芯片106的尺寸基本相同。然而，应该理解的是，第二半导体芯片118可以小于或大于第一半导体芯片106。
在一些实施例中，第二导电图案126将第二半导体芯片118和第一导电图案110电连接。在另一实施例中，对应的第二导电图案126和对应的第一导电图案110通过对应的第一空腔124彼此电连接。
在一个实施例中，粘结层120(例如，粘结剂)置于第一半导体芯片106和第二半导体芯片118之间，以将第一半导体芯片106粘结到第二半导体芯片118。如示例性示出的，粘结层120还可以置于第二半导体芯片118和导电图案110之间。
参照图2B，半导体封装206可以被设置为与上面关于图2A中示出的半导体封装204的描述类似，但是半导体封装206还可以包括通孔114和辅助布线图案116，如前面关于图1B的描述。
图3是半导体封装的第三实施例的剖视图。
参照图3，半导体封装208可以被设置为与上面关于图2A中示出的半导体封装204的描述类似，但是半导体封装208可以包括半导体芯片118a(这里也被称为“第二半导体芯片118a”)、穿过芯片的通孔114a(这里也被称为“第二导电图案114a”)、第一芯片焊盘115a、第二芯片焊盘115b、粘结层120(这里也被称为“第一粘结层120”)、绝缘体122(这里也被称为“第二绝缘体122”)。
在一个实施例中，第二绝缘体122置于第一绝缘体108上方。第二绝缘体122可以包含本领域技术人员所公知的诸如环氧树脂的包封材料。
在一个实施例中，第二半导体芯片118a置于第一半导体芯片106上方。在另一实施例中，第二半导体芯片118a可以置于第二绝缘体122内。第二绝缘体122的下表面可以暴露第二半导体芯片118a的一部分。在一个实施例中，第二半导体芯片118大于第一半导体芯片106。
在另一实施例中，第二半导体芯片118的特征可以在于具有有源表面(也被称为“第二有源表面”)和与第二有源表面相对的后表面(也被称为“第二后表面”)。第一芯片焊盘115a置于第二后表面上，第二芯片焊盘115b置于第二有源表面上。
可选择地，与上面描述的实施例相反，第二半导体芯片118a的面对第一半导体芯片106的第一有源表面的表面可以为第二有源表面。在这种情况下，第一芯片焊盘115a置于第二有源表面上，第二芯片焊盘115b置于第二后表面上。第一芯片焊盘115a和第二芯片焊盘115b可以通过穿过芯片的通孔114a彼此电连接。
在一个实施例中，每个穿过芯片的通孔114a在第二绝缘体122内的位置与对应的柱104在第一绝缘体108内的位置基本对应。因此，穿过芯片的通孔114a可以置于对应的柱104的正上方的位置。
第一导电图案110可以电连接到对应的第一芯片焊盘115a，外部端112可以电连接到对应的第二芯片焊盘115b。
在一个实施例中，粘结层120(例如，粘结剂)置于第一半导体芯片106和第二半导体芯片118a之间，以将第一半导体芯片106粘结到第二半导体芯片118a。如示例性示出的，粘结层120还可以置于第二半导体芯片118a和导电图案110之间。
在一个实施例中，粘结层120可以被设置为各向异性导电膜(ACF)。例如，图3中示出的半导体封装208可以这样形成，即，通过在第一半导体芯片106上方和第一导电图案110的一部分上方设置ACF粘结层120来形成，然后，第二半导体芯片118a或包括第二半导体芯片118a的第二绝缘体122可以置于ACF粘结层120上并被压在ACF粘结层120上，使得第一芯片焊盘115a电连接到对应的第一导电图案110，但没有详细地示出。如果首先形成第二半导体芯片118a，则可以形成第二绝缘体122以覆盖第二半导体芯片118a和ACF粘结层120。第二半导体芯片118a可以通过ACF粘结层120电连接到第一半导体芯片106。可以穿过第二半导体芯片118a形成开口，且可以用导电材料填充开口，以形成使第一芯片焊盘115a和第二芯片焊盘115b相互连接的穿过芯片的通孔114a。最后，可以使用传统的方法在第二芯片焊盘115b上形成诸如焊料球的外部端112。例如，将第二绝缘体122的一部分去除以暴露第二芯片焊盘115b的一部分。然后，外部端112形成在第二芯片焊盘115b的暴露部分上。
图4A是半导体封装的第四实施例的剖视图。图4B和图4C是根据第四实施例的变形的半导体封装的剖视图。
参照图4A，半导体封装210可以被设置为与上面关于图2A中示出的半导体封装204的描述类似，但是半导体封装210还可以包括附加的半导体芯片(例如，半导体芯片128和半导体芯片136，这里也被分别称为“第三半导体芯片128”和“第四半导体芯片136”)、附加粘结层(例如，粘结层130和粘结层138，这里也被分别称为“第二粘结层130”和“第三粘结层138”)、附加绝缘体(例如，绝缘体132和绝缘体140，这里也被分别称为“第三绝缘体132”和“第四绝缘体140”)和附加导电图案(例如，导电图案134和导电图案142，这里也被分别称为“第三导电图案134”和“第四导电图案142”)。
根据一些实施例，可以按照与上面关于图2A描述的第二半导体芯片118、第一粘结层120、第二绝缘体122、第二导电图案126的方式类似的方式来设置附加半导体芯片、附加粘结层、附加绝缘体和附加导电图案。
例如，第三绝缘体132可以置于第二绝缘体122上方，并包括从第三绝缘体132的上表面延伸到第三绝缘体132的下表面的第二空腔133。第三半导体芯片128可以置于第三绝缘体132内，第三导电图案134可以电连接到第三半导体芯片128。第二粘结层130置于第二半导体芯片118和第三半导体芯片128之间，以将第二半导体芯片118粘结到第三半导体芯片128。此外，对应的第三导电图案134和对应的第二导电图案126可以通过对应的第二空腔133彼此电连接。
类似地，第四绝缘体140可以位于第三绝缘体132上方，并包括从第四绝缘体140的上表面延伸到第四绝缘体140的下表面的第三空腔141。第四半导体芯片136可以置于第四绝缘体140内，第四导电图案142可以电连接到第四半导体芯片136。第三粘结层138置于第三半导体芯片128和第四半导体芯片136之间，以将第三半导体芯片128粘结到第四半导体芯片136。此外，对应的第四导电图案142和对应的第三导电图案134可以通过对应的第三空腔141彼此电连接。
然而，在图4A中示出的半导体封装210中，外部端112连接到对应的第四导电图案142，而非第二导电图案126。然而，应该理解的是，可以省略第四半导体芯片136、第三粘结层138、第四绝缘体140和第四导电图案142。因此，外部端112可以连接到对应的第三导电图案134，而非第四导电图案142。
参照图4B，半导体封装210′可以被设置为与上面关于图4A中示出的半导体封装210的描述类似，但是半导体封装210′还可以包括置于第二绝缘体122内的柱104′。在一个实施例中，半导体封装210′还可以包括置于第三绝缘体132内的柱104＂。根据一些实施例，柱104′和柱104＂的组成和尺寸可以类似于前面讨论的柱104的组成和尺寸。根据一些实施例，柱104′和柱104＂分别相对于第二半导体芯片118和第三半导体芯片128的尺寸可以类似于前面讨论的柱104相对于第一半导体芯片106的尺寸。根据一些实施例，柱104′和柱104＂分别相对于第二绝缘体122和第三绝缘体132的尺寸可以类似于前面讨论的柱104相对于第一绝缘体108的尺寸。
在一个实施例中，柱104′可以置于第二绝缘体122内并在横向上置于第一空腔124和第二半导体芯片118的侧部之间的位置处。在另一实施例中，柱104′可以置于第二绝缘体122内并在与第一空腔124相邻的位置处，使得第一空腔124在横向上置于柱104′和第二半导体芯片118的侧部之间。
在一个实施例中，柱104＂可以置于第三绝缘体132内并在与第二空腔133相邻的位置处，使得第二空腔133在横向上置于柱104＂和第三半导体芯片128的侧部之间。在另一实施例中，柱104＂可以置于第三绝缘体132内并在横向上置于第二空腔133和第三半导体芯片128的侧部之间的位置处。
根据一些实施例，柱104′和柱104＂可以这样形成，即，例如，在对应的第二绝缘体122和第三绝缘体132的上表面内分别形成凹陷，然后用导电或绝缘材料填充凹陷。然而，本发明不限于这种形成柱104′和柱104＂的具体方法，在本发明的精神和范围内可以使用其它适合的方法来代替。
参照图4C，半导体封装212可以被设置为与上面关于图4A中示出的半导体封装210的描述类似，但是半导体封装212还可以包括通孔114和辅助布线图案116，如前面关于图1B描述的。
图5A至图5D是根据一些实施例的置于图4A中示出的半导体封装的“A”区域中的结构的放大剖视图。
如上所述，图案化绝缘层可以插入第一导电图案110和第一绝缘体108之间。这样的图案化绝缘层(这里也被称为“第一图案化绝缘层”)在图5A至图5D中以144C来表示。与第一图案化绝缘层144C类似，第二图案化绝缘层144B可以插入第二导电图案126和第二绝缘体122之间。第三图案化绝缘层144A也被示例性示出为插入第三导电图案134和第三绝缘体132之间。第一图案化绝缘层(即，ILD层)144C、第二图案化绝缘层(即，ILD层)144B和第三图案化绝缘层(即，ILD层)144A可以分别包含诸如多孔介电材料、聚合物、树脂、环氧树脂等或它们的组合的材料。第一图案化绝缘层144C、第二图案化绝缘层144B和第三图案化绝缘层144A可以分别由诸如旋涂等任何适合的工艺形成。
参照图5A中示例性示出的实施例，第一空腔124在第二绝缘体122内的位置可以与柱104在第一绝缘体108内的位置基本对应。因此，第一空腔124可以置于对应的柱104的正上方的位置处。
在一个实施例中，第二导电图案126可以置于第二图案化绝缘层144B上方、沿着第二绝缘体122的限定第一空腔124的侧壁的边缘并在对应的第一导电图案110的一部分(例如，顶表面)上。因此，第一空腔124的特征可以在于使用导电材料作衬里(line)。类似地，第三导电图案134可以置于第三图案化绝缘层144A上方、沿着第三绝缘体132的限定第二空腔133的边缘并在对应的第二导电图案126的一部分(例如，顶表面)上。因此，第二空腔133的特征可以在于使用导电材料作衬里。
在另一实施例中，第四绝缘体140形成在第二空腔133内。因此，第二空腔133还的特征可以在于填充有绝缘材料。
在又一实施例中，第三绝缘体132的一部分置于第一空腔124内，第二空腔133在第三绝缘体132内的位置与第一空腔124在第二绝缘体122内的位置基本对应。因此，第二空腔133在第三绝缘体132内的位置可以与柱104在第一绝缘体108内的位置基本对应。因此，第二空腔133可以置于对应的柱104的正上方的位置处。
在再一实施例中，第三导电图案134电接触对应的第二导电图案126的置于第一空腔124内的一部分(例如，顶表面)。因此，第三导电图案134的特征可以在于置于对应的第一空腔124内。
参照图5B中示例性示出的实施例，置于图4A中示出的半导体封装的“A”区域中的结构类似于关于图5A描述的结构。然而，图5B中示例性示出的结构不同于图5A中示出的结构是因为与图5A中示出的实施例相比，第二空腔133在第三绝缘体132内的位置不与第一空腔124在第二绝缘体122内的位置对应。第一空腔124的特征可以在于填充有绝缘材料(即，第三绝缘体132)。
在一个实施例中，第三导电图案134电接触对应的第二导电图案126的置于第一空腔124外部的一部分(例如，顶表面)。因此，第三导电图案134可以电接触对应的第二导电图案126的覆盖第二图案化绝缘层144B的部分。
参照图5C中示例性示出的实施例，置于图4A中示出的半导体封装的“A”区域中的结构类似于参照图5B描述的结构。然而，图5C中示例性示出的结构与图5B中示出的结构不同在于前述的柱104′置于第二绝缘体122内并在与第三空腔133在第三绝缘体132内的位置基本对应的位置处。因此，柱104′可以置于对应的空腔133的正下方的位置处。因此，图5C中示例性示出的结构与图4B中示例性示出的半导体封装210′的“B”区域对应。
参照图5D，其中示例性示出的结构不同于图5A中示出的结构是因为导电塞146形成在第一空腔124内。因此，第一空腔124的特征可以在于填充有导电材料。在一个实施例中，导电塞146的上表面可以与第二导电图案126的上表面基本共面。
由于导电塞146的存在，第三绝缘体132的一部分置于第一空腔124的正上方，而非第一空腔124内。另外，第三导电图案134电接触置于第一空腔124内的对应的导电塞146的一部分(例如，顶表面)。
图6A-图6C是根据一些其它实施例的置于图4A中示出的半导体封装的“A”区域中的结构的放大剖视图。
参照图6A中示例性示出的实施例，第一空腔124在第二绝缘体122内的位置可以与柱104在第一绝缘体108内的位置基本对应。因此，第一空腔124可以置于对应的柱104的正上方的位置处。
在一个实施例中，第二空腔133在第三绝缘体132内的位置与第一空腔124在第二绝缘体122内的位置基本对应。因此，第二空腔133在第三绝缘体132内的位置可以与柱104在第一绝缘体108内的位置基本对应。因此，第二空腔133可以置于对应的柱104的正上方的位置处。
在一方面中，第二导电图案126可以置于第二图案化绝缘层144B上方，但不沿着第二绝缘体122的限定第一空腔124的侧壁的边缘或在对应的第一导电图案110的一部分(例如，顶表面)上。在又一方面中，第二导电图案126可以被设置为线型图案，远离第二半导体芯片118主要沿着单方向延伸。
第三绝缘体132可以置于第二绝缘体122上方，但不在第一空腔124内。
在一个实施例中，可以在单个图案化工艺中形成第一空腔124和第二空腔133。例如，在形成第二绝缘体122、第二图案化绝缘层144B、第二导电图案126、第三绝缘体132和第三图案化绝缘层144A之后，所得结构可以经过连续地在第三绝缘体132内形成第二空腔133和在第二绝缘体122内形成第一空腔124的图案化工艺。因此，第一空腔124和第二空腔133的特征可以在于连续地延伸穿过第二绝缘体122和第三绝缘体132的单个空腔。在一个实施例中，图案化工艺可以为使用UV激光器来执行的激光打孔工艺。因此，第一空腔124和第二空腔133的侧壁可以基本垂直。
如在背景技术中描述的，传统的激光打孔工艺采用IR激光器，IR激光器可以产生具有侧壁的开口，这样与随后形成的导电图案产生粘结问题。然而，由UV激光器发射的光具有相对短的波长。因此，UV激光穿过包封材料时的散射较小。因此，UV激光打孔工艺可以制造具有基本较小损坏的侧壁的空腔124。结果，可以显著改善图6A的第一绝缘体108(或包封材料)和导电塞148之间的粘结(将在下面进一步说明)。
此外，在高功率UV激光打孔工艺期间，因为柱104置于空腔124的位置之下作为缓冲器，所以即使UV激光损坏或刺破第一导电图案110，柱104也保持在第一导电图案110之下。
因此，可以保证在半导体芯片(例如，118)和外部端112之间的电信号连接，从而改善所得电子产品的可靠性。换句话说，由于柱104的存在，因此现在可以使用UV激光打孔工艺以替代具有上面描述的许多可靠性问题的传统的IR激光工艺。
此外，UV激光打孔工艺可以用于制造具有基本垂直侧壁的空腔124。通过形成具有基本垂直侧壁的空腔124，可以减小相邻的外部端112之间的距离(即，间距)。因此，可以在相同的面积内设置更多的外部端，从而增加半导体封装的信号密度和设计余量(design margin)。
在另一实施例中，第三导电图案134可以置于第三图案化绝缘层144A上方、沿着第三绝缘体132的限定第二空腔133的侧壁的边缘、沿着第二导电图案126的置于第一空腔124外部的边缘、沿着第二绝缘体122的限定第一空腔124的侧壁的边缘并且在对应的第一导电图案110的置于第一空腔124下方的一部分(例如，顶表面)上。因此，第三导电图案134的特征可以在于设置在对应的第一空腔124和第二空腔133内。
在又一实施例中，导电塞148可以形成在第三导电图案134上，从而分别延伸穿过第二空腔133和第一空腔124。因此，第一空腔124和第二空腔133可以填充有导电材料。在一个实施例中，导电塞148的上表面可以与第三导电图案134的上表面基本共面。
参照图6B，其中示例性示出的结构不同于图6A中示出的结构是因为在第三图案化绝缘层144A上形成第三导电图案134之后分别形成第一空腔124和第二空腔133。因此，第三导电图案134可以置于第三图案化绝缘层144A上方，但不沿着第三绝缘体132的限定第二空腔133的侧壁的边缘或在对应的第一导电图案110的一部分(例如，顶表面)上。在一个实施例中，第三导电图案134可以被设置为线型图案，远离第三半导体芯片128主要沿着单方向延伸。
参照图6C中示例性示出的实施例，第一空腔124在第二绝缘体122内的位置可以与柱104在第一绝缘体108内的位置基本对应。因此，第一空腔124可以置于对应的柱104的正上方的位置处。
在一个实施例中，第二空腔133在第三绝缘体132内的位置与第一空腔124在第二绝缘体122内的位置基本对应。因此，第二空腔133在第三绝缘体132内的位置可以与柱104在第一绝缘体108内的位置基本对应。因此，第二空腔133可以置于对应的柱104的正上方的位置处。
在一个实施例中，导电塞146形成在第一空腔124内。因此，第一空腔124的特征可以在于填充有导电材料。在一个实施例中，导电塞146的上表面可以与第二图案化绝缘层144B的上表面基本共面。
在一个实施例中，第二导电图案126形成在导电塞146上方。
在另一实施例中，第三绝缘体132置于第二导电图案126上方，从而至少与第二绝缘体122的一部分和导电塞146的一部分重叠。第三图案化绝缘层144A形成在第三绝缘体132上方。然后，第三导电图案134可以置于第三图案化绝缘层144A上方、沿着第三绝缘体132的限定第二空腔133的侧壁的边缘并在对应的第二导电图案126的一部分(例如，顶表面)上。因此，第二空腔133的特征可以在于使用导电材料作衬里。第三导电图案134可以置于对应的导电塞146的一部分上。
在一个实施例中，第一空腔124和第二空腔133可以以不同的图案化工艺来形成。例如，在形成第二绝缘体122和第二图案化绝缘层144B之后，所得结构可以经过在第二绝缘体122内形成第一空腔124的第一图案工艺。然后，在形成导电塞146、第二导电图案126、第三绝缘体132和第三图案化绝缘层144A之后，所得结构可以经历在第三绝缘体132内形成第二空腔133的第二图案化工艺。因此，第一空腔124和第二空腔133的特征可以在于分别延伸穿过第二绝缘体122和第三绝缘体132的多个空腔。在一个实施例中，第一图案化工艺和第二图案化工艺可以为任意合适的工艺。
在一些实施例中，第一空腔124和第二空腔133的侧壁可以为倾斜的。此外，导电塞146的上表面可以高于第二绝缘体122的上表面。
图7A至图7F是示出了根据本发明的一个实施例的形成图1A中示出的半导体封装的示例性工艺的剖视图。
参照图7A，可以将半导体芯片106附着到载体基底100的表面。另外，可以将柱104附着到载体基底100的表面。
在一个实施例中，可以将半导体芯片106的有源表面附着到载体基底100的表面。因此，半导体芯片106的有源表面面向载体基底100，同时半导体芯片106的与半导体芯片106的有源表面相对的后表面背向载体基底100。
在另一实施例中，通过在载体基底100的表面上设置牺牲材料102，然后将半导体芯片106结合到牺牲材料102，可以将半导体芯片106附着到载体基底100的表面。类似地，通过将柱104结合到牺牲材料102，从而可以将柱104附着到载体基底100的表面。
在一个实施例中，牺牲材料102可以被设置为粘结材料。在另一实施例中，牺牲材料102是对于热和光中的至少一种敏感的粘结材料。即，由于暴露于热和光中的至少一种，因此牺牲材料的粘结特性变得劣化。
在一个实施例中，通过在载体基底100的表面上方形成材料层然后图案化所述材料层，可以将柱104附着到载体基底100的表面。在另一实施例中，柱104可以在被附着到载体基底100的表面之前预先形成(例如，形成为引线架的引线)。应该理解的是，柱104可以在半导体芯片106被附着到载体基底100之前或之后被附着到载体基底100。在一个实施例中，柱104可以由导电材料(例如，Cu、Fe、Ag、Au、Al、与牺牲材料102的粘结强度高的导电聚合物等或它们的组合)或绝缘材料(例如，电介质)形成。
在一个实施例中，载体基底100可以包含透过用于使牺牲材料102的粘结特性劣化的光的材料。在另一实施例中，载体基底100可以包含适合传导用于使牺牲材料102的粘结特性劣化的热的材料。用于载体基底100的示例性材料包括金属或聚酰亚胺。
参照图7B，可以在载体基底100的表面上方设置绝缘材料，从而包封半导体芯片106和柱104。在包封半导体芯片106和柱104时，绝缘材料形成绝缘体108或包封剂。
参照图7C，将载体基底100与半导体芯片106、柱104和绝缘体108分开。
在一个实施例中，通过将牺牲材料102暴露于光和热中的至少一种来将载体基底100与半导体芯片106、柱104和绝缘体108分开。在将牺牲材料102暴露于光和热中的至少一种时，使牺牲材料102的粘结特性劣化，从而有助于将载体基底100与半导体芯片106和柱104分开。
在将载体基底100与半导体芯片106和柱104分开之后，可以执行平坦化工艺(例如，回蚀工艺)以去除牺牲材料102和绝缘体108的突出在半导体芯片的有源表面和柱104的顶表面之上的部分。因此，绝缘体108可以暴露半导体芯片106的例如芯片焊盘区域(未示出)的一部分(即，有源表面)和柱104的一部分(即，顶表面)。
参照图7D，可以在绝缘体108上方形成导电图案110。在一个实施例中，导电图案110可以电连接半导体芯片106的暴露部分(即，有源表面)和柱104的暴露部分(即，顶表面)。
在一个实施例中，可以在形成导电图案110之前形成图案化绝缘层(见例如图5A至图5C和图6A至图6C中的图案化绝缘层144C)。因此，可以在半导体芯片106的有源表面、柱104的顶表面和绝缘体108上方形成图案化绝缘层，并暴露半导体芯片106的有源表面中的芯片焊盘区域和柱104的顶表面。在一个实施例中，通过在半导体芯片106的有源表面、柱104的顶表面和绝缘体108上方形成材料层，然后将所述材料层图案化以暴露半导体芯片106的有源表面中的芯片焊盘区域和柱104的顶表面，可以形成图案化绝缘层。
在形成如上面段落中描述的图案化绝缘层之后，可以形成导电图案110。在一个实施例中，通过在半导体芯片106的有源表面上(例如，在有源表面中的芯片焊盘区域上)以及在柱104的顶表面上(例如，通过溅射)形成种子层，然后在所述种子层上形成导电层，可以形成导电图案110。可以通过电镀、化学镀等或它们的组合来形成所述导电层。应该理解的是，在本发明的精神和范围内，其它的已知方法可以被用于形成导电图案110。例如，使用化学气相沉积(CVD)在半导体芯片106上方沉积导电层并将导电层图案化以形成导电图案110。
参照图7E，可以在导电图案110上形成外部端112，半导体芯片106和柱104的组可以被分开以形成包括例如半导体芯片106和柱104的单独的半导体封装。在一个实施例中，外部端112可以设置为诸如焊料球的导电球或导电凸点。
在图7F中示例性示出的实施例中，可以形成牺牲层102，从而在载体基底100的表面上方连续地形成牺牲层102，以代替如图7A中所示的在载体基底100的表面上方不连续地形成牺牲层102。
由于导电图案110和柱104的存在，因此即使当半导体芯片106的有源表面中相邻的芯片焊盘区域之间的间距小时也可以有效地封装半导体芯片106。
图8A至图8E是示出了形成图2A中示出的半导体封装的示例性工艺的剖视图。
在一个实施例中，可以通过首先执行关于图7A至图7D描述的工艺来执行形成图2A中示出的半导体封装204的工艺。然后，参照图8A，可以在第一半导体芯片106上方设置第二半导体芯片118。在一个实施例中，通过在第一半导体芯片106的暴露部分(即，有源表面)上设置粘结层120并将第二半导体芯片118结合到粘结层120，可以在对应的第一半导体芯片106的上方设置第二半导体芯片118。
在一个实施例中，第二半导体芯片118的后表面面向第一半导体芯片106的有源表面，第二半导体芯片118的有源表面背向第一半导体芯片106的有源表面。
参照图8B，在第一绝缘体108上方形成第二绝缘体122。在一个实施例中，通过在第一绝缘体108和第一导电图案110上方设置绝缘材料并形成空腔124以延伸穿过所述绝缘材料来形成第二绝缘体122。在一个实施例中，空腔124在第二绝缘体122内的位置与对应的柱104在第一绝缘体108内的位置基本对应。即，在对应的柱104的正上方的区域中形成空腔124，使得在形成空腔124期间柱104用做缓冲层。
在一个实施例中，通过使第二绝缘体122经过激光打孔工艺、干蚀刻工艺、湿蚀刻工艺等或它们的组合，可以在第二绝缘体122中形成空腔124。在一个实施例中，激光打孔工艺包括将第二绝缘体122暴露于从紫外(UV)激光器发射的光的工艺。在这个意义上，激光打孔工艺的特征可以在于为UV激光打孔工艺。
因为柱104可以位于连接到外部端112的第二导电图案126之下，所以可以改善外部端112和第二导电图案126之间的连接可靠性。此外，在柱104导电的实施例中，即使当第一空腔124延伸在第二绝缘体122之下时，如上面所讨论的，也可以在第二导电图案126和第一半导体芯片106之间保持可靠的电连接。另外，可以降低信号线之间的噪声并可以使电源或接地稳定，从而改善电子装置的可靠性。
参照图8C，然后，在第二绝缘体122上方并在空腔124的内部形成第二导电图案126，从而接触对应的第一导电图案110的一部分(例如，顶表面)。因此，对应的第二导电图案126和第一导电图案110通过空腔124彼此电连接。
可以根据与前面关于第一导电图案110的形成的描述类似的工艺来形成第二导电图案126。例如，通过首先在第二半导体芯片118的有源表面和第二绝缘体122上方形成第二图案化绝缘层(见例如图5A至图5C和图6A至图6C中的图案化绝缘层144B)，然后在第二图案化绝缘层上形成第二导电图案126，可以形成第二导电图案126。在一个实施例中，通过在第二半导体芯片118的有源表面和第二绝缘体122上方形成材料层，然后将所述材料层图案化以暴露第二半导体芯片118的有源表面中的芯片焊盘区域以及第二绝缘体122的区域，可以形成第二图案化绝缘层。然后，可以在第二半导体芯片118的有源表面上(例如，在有源表面中的芯片焊盘区域上)以及在第二绝缘体122的区域上(例如，通过溅射)形成种子层。然后，可以在所述种子层上通过电镀、化学镀等或它们的组合来形成导电层。
参照图8D，可以在第二导电图案126上形成外部端112。在一个实施例中，外部端112可以被设置为焊料球或导电球。
参照图8E，执行分开工艺(singulation process)以将堆叠的半导体封装彼此分开。
由于导电图案110和柱104的存在，所以即使当在第二半导体芯片118的有源表面中的相邻的芯片焊盘区域之间的间距小时也可以有效地封装第二半导体芯片118。
图9是包括一个或多个上面描述的半导体封装的卡系统的示意图。
参照图9，例如，包括一个或多个上面描述的半导体封装的卡系统700可以包括与半导体装置720电通信的控制器710。在一些实施例中，形成半导体装置720以将控制器710包括在其中。
在一个实施例中，半导体装置720可以包括上面示例性描述的任意半导体封装。因此，例如，半导体装置的特征可以在于包括：绝缘体；半导体芯片，具有有源表面和与有源表面相对的后表面，半导体芯片置于绝缘体内，绝缘体暴露有源表面，绝缘体基本环绕后表面；柱，置于绝缘体内并与半导体芯片的侧部相邻；导电图案，置于绝缘体上并在柱的被绝缘体暴露的顶表面上，导电图案电连接到半导体芯片。
在一个实施例中，卡系统700可以被设置为多媒体卡或安全数字卡。
图10是包括一个或多个上面描述的半导体封装的系统的示意图。
参照图10，例如，包括一个或多个上面描述的半导体封装的系统800可以包括微处理器810、半导体装置820、输入/输出装置830和总线840。输入/输出装置830可以(例如，通过总线840)电结合到微处理器810和半导体装置820。
在一个实施例中，半导体装置820可以包括如上面示例性描述的任意半导体封装。因此，半导体装置820的特征可以在于例如包括：绝缘体；半导体芯片，具有有源表面和与有源表面相对的后表面，半导体芯片置于绝缘体内，绝缘体暴露有源表面，绝缘体基本环绕后表面；柱，置于绝缘体内并与半导体芯片的侧部相邻；导电图案，置于绝缘体上并在柱的被绝缘体暴露的顶表面上，导电图案电连接到半导体芯片。
在一个实施例中，半导体装置可以被设置为例如DRAM、PRAM、MRAM、非易失性存储器等或它们的组合。
在一个实施例中，系统800可以被设置为移动电话、MP3、导航器、固态盘(SSD)、家用电器等。通过在系统800中包括根据本发明的上面描述的实施例的半导体封装，所得电子装置更加机械稳定，并可以显著地改善其可靠性。
整个说明书中的“一个实施例”表示关于该实施例描述的特定的特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书的各个位置中出现的“在一个实施例中”不需要均指同一实施例。此外，在一个或多个实施例中可以以任意合适的方式结合特定的特征、结构或特性。
将以最有助于理解本发明的方式将各操作描述为多个离散执行的步骤。然而，描述步骤的顺序不表示所述操作依赖于顺序或步骤执行的顺序必需是步骤出现的顺序。
虽然已经在上面具体地示出和描述了本发明的实施例，但是本领域普通技术人员应该理解的是，在不脱离本发明由权利要求限定的精神和范围的情况下，可以在本发明中做出形式和细节上的各种改变。

Claims (54)

1、一种半导体装置，包括：
第一绝缘体；
第一半导体芯片，具有第一有源表面和与第一有源表面相对的第一后表面，第一半导体芯片置于第一绝缘体内，第一绝缘体暴露第一有源表面，第一绝缘体基本环绕第一后表面；
柱，置于第一绝缘体内并与第一半导体芯片的侧部相邻，柱具有顶表面、底表面和连接顶表面和底表面的侧表面。
2、如权利要求1所述的半导体装置，还包括第一导电图案，第一导电图案置于第一绝缘体上并在柱的被第一绝缘体暴露的顶表面上，第一导电图案电连接到第一半导体芯片。
3、如权利要求2所述的半导体装置，其中，第一导电图案的底表面与第一半导体芯片的第一有源表面基本位于同一平面上。
4、如权利要求2所述的半导体装置，其中，第一导电图案从第一半导体芯片的第一有源表面的边缘一直延伸到柱。
5、如权利要求2所述的半导体装置，其中，柱和第一导电图案包含基本相同的材料。
6、如权利要求2所述的半导体装置，还包括：
第二半导体芯片，置于第一半导体芯片上方；
第二导电图案，电连接到第二半导体芯片和第一导电图案。
7、如权利要求6所述的半导体装置，其中，第二半导体芯片具有第二后表面和与第二后表面相对的第二有源表面，第二半导体芯片包括形成在第二后表面上的第一芯片焊盘和形成在第二有源表面上的第二芯片焊盘，第一芯片焊盘和第二芯片焊盘通过第二导电图案彼此电连接。
8、如权利要求7所述的半导体装置，其中，第二导电图案包括穿过芯片的通孔。
9、如权利要求8所述的半导体装置，其中，穿过芯片的通孔置于柱的正上方的位置处。
10、如权利要求7所述的半导体装置，其中，第一芯片焊盘电连接到第一导电图案。
11、如权利要求7所述的半导体装置，还包括各向异性导电膜，各向异性导电膜置于第一半导体芯片和第二半导体芯片之间，其中，第二半导体芯片通过各向异性导电膜电连接到第一半导体芯片。
12、如权利要求6所述的半导体装置，还包括：
第二绝缘体，置于第一绝缘体上方，第二绝缘体包括从第二绝缘体的上表面延伸到第二绝缘体的下表面的第一空腔，其中，
第二半导体芯片置于第二绝缘体内，
第二导电图案和第一导电图案通过第一空腔彼此电连接，
第一空腔在第二绝缘体内的位置与柱在第一绝缘体内的位置基本对应。
13、如权利要求12所述的半导体装置，其中，第二绝缘体的下表面暴露第二半导体芯片的一部分，所述半导体装置还包括：
粘结层，置于第一半导体芯片和第二半导体芯片之间。
14、如权利要求13所述的半导体装置，还包括：
第三绝缘体，置于第二绝缘体上方，第三绝缘体包括从第三绝缘体的上表面延伸到第三绝缘体的下表面的第二空腔；
第三半导体芯片，置于第三绝缘体内；
第三导电图案，电连接到第三半导体芯片，其中，第三导电图案和第二导电图案通过第二空腔彼此电连接。
15、如权利要求14所述的半导体装置，其中，第二空腔在第三绝缘体内的位置与柱在第一绝缘体内的位置基本对应。
16、如权利要求14所述的半导体装置，还包括导电材料，导电材料填充第一空腔和第二空腔中的至少一个。
17、如权利要求14所述的半导体装置，还包括绝缘材料，绝缘材料填充第一空腔和第二空腔中的至少一个。
18、如权利要求14所述的半导体装置，其中，第二导电图案和第三导电图案中的至少一个置于第一空腔内。
19、如权利要求14所述的半导体装置，其中，第二空腔在第三绝缘体中的位置与第一空腔在第二绝缘体中的位置基本对应，
第二导电图案置于第一空腔外部，
第三导电图案置于第三绝缘体上方、沿着第二空腔的侧壁、沿着第一空腔的侧壁并在第一导电图案的一部分上，
第三导电图案接触第二导电图案的边缘，
所述半导体装置还包括在第三导电图案上的导电塞，导电塞延伸穿过第一空腔和第二空腔。
20、如权利要求19所述的半导体装置，其中，第一空腔和第二空腔的侧壁基本垂直。
21、如权利要求19所述的半导体装置，其中，导电塞的上表面与第三导电图案的上表面基本共面。
22、如权利要求14所述的半导体装置，其中，
第二空腔在第三绝缘体中的位置与第一空腔在第二绝缘体中的位置基本对应，
第二导电图案置于第一空腔的外部，
第三导电图案置于第三绝缘体上方并在第二空腔外部，
半导体装置还包括延伸穿过第一空腔和第二空腔并接触第一导电图案和第二导电图案的边缘的导电塞。
23、如权利要求22所述的半导体装置，其中，第一空腔和第二空腔的侧壁基本垂直。
24、如权利要求22所述的半导体装置，其中，导电塞的上表面与第三导电图案的上表面基本共面。
25、如权利要求14所述的半导体装置，还包括导电塞，导电塞填充第一空腔并置于第一导电图案的一部分上，其中，
第二空腔在第三绝缘体中的位置与第一空腔在第二绝缘体中的位置基本对应，
第二导电图案置于导电塞上方，
第三导电图案置于第三绝缘体上方、沿着第二空腔的侧壁并在第二导电图案的一部分上。
26、如权利要求25所述的半导体装置，其中，第一空腔和第二空腔的侧壁倾斜。
27、如权利要求25所述的半导体装置，其中，导电塞的上表面高于第二绝缘体的上表面。
28、如权利要求14所述的半导体装置，还包括另一柱，另一柱置于第二绝缘体内，其中，另一柱置于第二空腔之下。
29、如权利要求1所述的半导体装置，其中，第一绝缘体环绕柱的底表面和侧表面。
30、如权利要求1所述的半导体装置，其中，柱的底表面在第一半导体芯片的第一有源表面和第一后表面之间的中间。
31、如权利要求1所述的半导体装置，还包括外部端，外部端垂直对准柱。
32、如权利要求1所述的半导体装置，其中，柱包含导电材料或绝缘材料。
33、一种半导体装置，包括：
第一绝缘体，具有上表面和与上表面相对的下表面；
第一半导体芯片，包括有源表面、后表面和连接有源表面和后表面的多个外围表面，其中，第一绝缘体基本环绕第一半导体芯片的多个外围表面中的至少一个和后表面；
柱，置于第一绝缘体内并与第一半导体芯片的多个外围表面中的一个相邻；
第一导电图案，置于第一绝缘体的上表面上并在第一半导体芯片的有源表面上方延伸，其中，第一导电图案连接到第一半导体芯片的上表面，
其中，柱包括上表面、下表面和连接上表面和下表面的多个侧表面，第一绝缘体基本环绕柱的下表面和多个侧表面。
34、如权利要求33所述的半导体装置，其中，第一绝缘体的上表面和第一半导体芯片的有源表面基本共面。
35、如权利要求33所述的半导体装置，还包括：
外部端，连接到第一导电图案的上表面，
其中，柱连接到第一导电图案的下表面，外部端在柱的正上方。
36、如权利要求33所述的半导体装置，还包括：
外部端，连接到第一导电图案的上表面的一部分，
其中，柱连接到第一导电图案的下表面中的与第一导电图案的上表面的连接到外部端的部分正好相对的一部分。
37、一种半导体装置，包括：
第一绝缘体；
第一半导体芯片，具有有源表面和与有源表面相对的后表面，第一半导体芯片置于第一绝缘体内，第一绝缘体暴露有源表面；
柱，置于第一绝缘体内并与第一半导体芯片的侧部相邻，柱具有顶表面、底表面和连接顶表面和底表面的侧表面，
其中，第一绝缘体基本环绕柱的底表面和侧表面。
38、一种半导体装置，包括：
第一绝缘体，具有上表面和与上表面相对的下表面；
第一半导体芯片，包括有源表面、后表面和连接有源表面和后表面的多个外围表面，其中，第一绝缘体基本环绕第一半导体芯片的多个外围表面中的至少一个和后表面；
柱，置于第一绝缘体内并与第一半导体芯片的多个外围表面中的一个相邻；
第一导电图案，置于第一绝缘体的上表面上并在第一半导体芯片的有源表面上方延伸，其中，第一导电图案连接到第一半导体芯片的有源表面，第一导电图案的下表面连接到柱；
第二半导体芯片，置于第一半导体芯片上方，其中，第二半导体芯片包括形成在第二半导体芯片的下表面上的第一外部端，
其中，第一外部端连接到第一导电图案的上表面中的与第一导电图案的下表面的连接到柱的部分正好相对的一部分。
39、如权利要求38所述的半导体装置，其中，第二半导体芯片大于第一半导体芯片。
40、如权利要求38所述的半导体装置，其中，第二半导体芯片还包括：
另一外部端，形成在第二半导体芯片的上表面上；
导电芯片通孔，电连接第一外部端和第二外部端。
41、一种形成半导体装置的方法，所述方法包括的步骤如下：
将第一半导体芯片附着到载体基底的表面；
将柱附着到载体基底的表面；
在载体基底的表面上方设置绝缘材料，其中，绝缘材料包封第一半导体芯片和柱以形成第一绝缘体；
将载体基底与第一半导体芯片、柱和第一绝缘体分离，从而暴露第一半导体芯片的一部分和柱的一部分；
在第一绝缘体上方形成第一导电图案，第一导电图案电连接第一半导体芯片的暴露部分和柱的暴露部分。
42、如权利要求41所述的方法，其中，附着第一半导体芯片和柱中的至少一个的步骤包括：
在载体基底的表面上设置牺牲材料；
将第一半导体芯片和柱中的至少一个结合到牺牲材料。
43、如权利要求42所述的方法，其中，牺牲材料对热和光中的至少一种敏感，其中，将载体基底与第一半导体芯片、柱和第一绝缘体分离的步骤包括通过将牺牲材料暴露于光和热中的至少一种使牺牲材料的粘结特性劣化。
44、如权利要求41所述的方法，还包括：
在第一半导体芯片上方设置第二半导体芯片；
在第一绝缘体上方形成第二绝缘体，第二绝缘体包括延伸穿过第二绝缘体的空腔；
形成电连接到第二半导体芯片的第二导电图案，其中，第二导电图案和第一导电图案通过空腔彼此电连接，
其中，空腔在第二绝缘体内的位置与柱在第一绝缘体内的位置基本对应。
45、如权利要求44所述的方法，其中，在第一半导体芯片上方设置第二半导体芯片的步骤包括：
在第一半导体芯片的暴露部分上设置粘结层；
将第二半导体芯片结合到粘结层。
46、如权利要求44所述的方法，其中，第二半导体芯片的后表面面对第一半导体芯片的有源表面。
47、如权利要求44所述的方法，其中，形成第二绝缘体的步骤包括：
在第一绝缘体和第一导电图案上方设置绝缘材料；
形成穿过绝缘材料的空腔。
48、如权利要求47所述的方法，其中，形成空腔的步骤包括使绝缘材料经过干蚀刻工艺、湿蚀刻工艺、激光打孔工艺或它们的组合。
49、如权利要求48所述的方法，其中，激光打孔工艺是UV激光打孔工艺。
50、如权利要求48所述的方法，其中，在柱的正上方区域中形成空腔，使得在柱上方形成空腔的过程中柱作为缓冲层。
51、一种系统，包括：
半导体装置，包括：
绝缘体；
半导体芯片，具有有源表面和与有源表面相对的后表面，半导体芯片置于绝缘体内，绝缘体暴露有源表面，绝缘体基本环绕后表面；
柱，置于绝缘体内并与半导体芯片的侧部相邻，柱具有顶表面、底表面和连接顶表面和底表面的侧表面；
第一导电图案，置于绝缘体上并在柱的被绝缘体暴露的顶表面上，第一导电图案电连接到半导体芯片；
控制器，与半导体装置电通信。
52、如权利要求51所述的系统，其中，所述系统是多媒体卡或安全数字卡。
53、一种系统，包括：
半导体装置，包括：
绝缘体；
半导体芯片，具有有源表面和与有源表面相对的后表面，半导体芯片置于绝缘体内，绝缘体暴露有源表面，绝缘体基本环绕后表面；
柱，置于绝缘体内并与半导体芯片的侧部相邻，柱具有顶表面、底表面和连接顶表面和底表面的侧表面；
导电图案，置于绝缘体上并在柱的被绝缘体暴露的顶表面上，导电图案电连接到半导体芯片；
微处理器；
输入/输出装置，电结合到微处理器和半导体装置。
54、如权利要求53所述的系统，其中，半导体装置是DRAM、PRAM、MRAM或非易失性存储器。
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