CN101317271B - 宽能带隙半导体横向沟槽场效应晶体管及制造方法 - Google Patents

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Abstract

描述了一种结型场效应晶体管。该晶体管由宽能带隙半导体材料制成。该器件包括源极、沟道、漂移和漏极半导体层，以及p型注入的或肖特基栅极区。源极、沟道、漂移和漏极层可以外延生长。与源极、栅极和漏极区之间的欧姆触点可以形成在晶片的同一侧。该器件根据垂直沟道宽度可以具有不同的阈值电压，并且对相同的沟道掺杂可以实现为既用于耗尽模式操作又用于增强模式操作。该器件可用于数字、模拟和单片微波集成电路。还描述了制造包含该器件的晶体管和集成电路的方法。

Description

宽能带隙半导体横向沟槽场效应晶体管及制造方法
本申请与2004年7月8日提交的美国专利申请60/585,881以及2004年12月1日提交的、题为“Normally-Off Integrated JFET PowerSwitches in Wide Bandgap Semiconductors and Methods ofMaking(宽能带隙半导体的常关集成JFET功率开关以及制造方法)”的美国专利申请11/000,222相关。通过引用将上述每个申请都完全合并于此。 
技术领域
本发明总的涉及具有垂直沟道的横向场效应晶体管(FET)，具体地说，涉及宽能带隙半导体材料中形成的这种晶体管。本发明还涉及包含这种晶体管的单片集成电路。
背景技术
宽能带隙半导体材料(EG＞2eV)如碳化硅(SiC)或第III族氮化物化合物半导体(例如氮化镓GaN)对于用在高功率、高温度和/或抗辐射电子设备中是非常有吸引力的。SiC电力整流器和RF晶体管目前可在市场上购买到，SiC功率开关以及GaN微波晶体管预计在不久的将来就会在市场上出现。
由于材料特性和处理技术的本质区别，传统的Si或GaAs集成电路(IC)技术如互补金属-氧化物-半导体(CMOS)或直接耦合FET逻辑电路(DCFL)在大多数情况下不能容易地转用于宽能带隙半导体工业。在过去十来年中已经报告了对制造SiC NMOS和CMOS数字和模拟IC的若干尝试(例如[1]，[2])。SiC的单片CMOS集成器件和制造该集成器件的方法已在2002年中授予了专利[3]。此外，SiC横向 DMOS场效应晶体管(LDMOSFET)的最新进展(例如[4]，[5])理论上使得能够在智能功率电子设备中使用基于MOSFET的控制电路和功率开关的单片集成。但是，一些问题限制了基于MOSFET的SiC集成电路在需要高温和/或能耐受辐射的应用中的使用。第一个问题是由于SiC至SiO2的导带偏移远比硅的导带偏移小而导致的开(on)状态绝缘体可靠性[6]、[7]。这个问题在高温和过度辐射环境中变得更为显著。其它问题包括：由于SiC/SiO2界面的高界面状态密度和绝缘体中的高固定电荷密度而导致的低反向沟道迁移率；以及由于界面状态的离子化而导致阈值电压随着温度而明显漂移。
用于SiC IC的另一个候选晶体管是金属半导体场效应晶体管(MESFET)。尽管SiC MESFET单片微波集成电路(MMICS)在过去十来年受到了密切关注(例如[8])，但是几乎没有公布对建立SiCMESFET逻辑电路和模拟电路的尝试(例如[9])。
MOSFET和MESFET方案的替换方案是使用基于横向JFET的IC。采用凹陷式栅极结构的垂直沟道JFET的例子可以在美国专利4587712[10]中见到。SiC中形成的横向JFET的例子可以在美国专利5264713[11]中见到。还报告了具有电阻负载的增强模式JFET数字IC[12]。基于JFET的IC也可以用互补形式(如美国专利6503782[13]中公开的n型和p型沟道)或者增强耗尽(n型沟道)形式来实施。已经证明SiC JFET能耐受辐射，同时表明阈值电压随着温度的漂移很不明显[14]。这种方案的主要缺陷是难以实现用于智能功率电子设备的低电压控制电路与功率开关的单片集成。
发明内容
根据第一实施例，提供了一种结型场效应晶体管，其包括：
具有相反的第一和第二主表面的衬底；
在衬底的第一主表面上的n型半导体材料的漏极层；
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延(non-coextensive)，从而使漏极层的部分暴露，该漂移层的电导率低于 漏极层的电导率；
在漏极层上相互间隔开的一个或多个分立凸起区域，每个凸起区域包括漂移层上的n型半导体材料的沟道区以及沟道区上的n型半导体材料的源极区，源极区的材料的电导率高于沟道区的材料的电导率；
在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的栅极区，其与漂移层和沟道区的n型材料形成整流结；以及
在栅极区和源极区上以及在漏极层的暴露部分上的欧姆触点。
根据该实施例，源极区可以与沟道区同延。
根据第二实施例，提供了一种半导体器件，其包括：
具有相反的第一和第二主表面的衬底；以及
分别在衬底的第一主表面上的分立位置处的第一和第二结型场效应晶体管，每个结型场效应晶体管包括：
n型半导体材料的漏极层，其在衬底的第一表面上，且与衬底的第一表面不同延，从而使衬底的围绕该漏极层的部分暴露；
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；
在漂移层上相互间隔开的一个或多个分立凸起区域，每个凸起区域包括漂移层上的n型半导体材料的沟道区以及沟道区上的n型半导体材料的源极区，源极区的材料的电导率高于沟道区的材料的电导率；
在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的栅极区，其与漂移层和沟道区的n型材料形成整流结；以及
在栅极区和源极区上以及在漏极层的暴露部分上的欧姆触点。
该第一结型场效应晶体管可以具有第一阈值电压，第二结型场效应晶体管可以具有不同于第一阈值电压的第二阈值电压。
根据第三实施例，提供了一种结型场效应晶体管，其包括：
具有相反的第一和第二主表面的衬底；
在衬底的第一主表面上的n型半导体材料的漏极层；
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；
在漂移层上相互间隔开的一个或多个分立凸起区域，每个凸起区域包括漂移层上的n型半导体材料的沟道区以及沟道区上的n型半导体材料的源极区，源极区的n型半导体材料的电导率高于沟道区的n型半导体材料的电导率；
在漂移层上邻近所述一个或多个凸起区域的金属层，其与漂移层和沟道区形成金属半导体整流结；
在源极区上以及在漏极层的暴露表面上的欧姆触点。根据该实施例，源极区可以与沟道区同延。
根据上述任何一个实施例的场效应晶体管都可以包括多个凸起区域。该凸起区域可以延长，具有大尺寸(major dimension)和小尺寸(minor dimension)。凸起区域的方向可以设置为使得凸起区域的大尺寸彼此平行。该多个凸起的源极区还可以在小尺寸的方向上以规则的间距彼此间隔开。栅极区可以包括多个在相邻凸起区域之间延伸的指。
根据第四实施例，提供了一种结型场效应晶体管，其包括：
具有相反的第一和第二主表面的衬底；
在衬底的第一主表面上的n型半导体材料的漏极层；以及
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；
在漂移层中形成的p型半导体材料的栅极区；
在漂移层上的n型半导体材料的沟道区，其与栅极区形成整流结；
在沟道区上的n型半导体材料的源极区，源极区的半导体材料的电导率高于沟道区的半导体材料的电导率；以及
在源极区上以及在漏极层的暴露部分上的欧姆触点。根据该实施例，源极、沟道和漂移区可以同延。此外，栅极区可以包括多个指。
在根据上述每一个实施例的场效应晶体管中，用于漏极层、漂移层、栅极区、沟道区和源极区的半导体材料可以具有至少为2eV的EG(例如SiC或第III族氮化物化合物半导体材料如GaN)。
在根据上述任何实施例的场效应晶体管中，衬底可以选自：半绝 缘；p型；或者其上具有p型缓冲层的n型，其中p型缓冲层形成衬底的第一表面。
根据另一个实施例，提供了一种包括设置在公共衬底上的多个根据上述任何一个实施例提出的场效应晶体管的集成电路。该集成电路可以包括具有第一阈值电压的第一场效应晶体管和具有不同于第一阈值电压的第二阈值电压的第二场效应晶体管。
根据另一个实施例，提供了一种制造场效应晶体管的方法，包括选择性地蚀刻多层结构。根据该实施例，该多层结构包括：具有相反的第一和第二表面的衬底；在衬底的第一表面上的n型半导体材料的漏极层；在漏极层上的n型半导体材料的漂移层，该漂移层的电导率低于漏极层的电导率；在漂移层上位于相邻栅极区之间并且与该栅极区接触的n型半导体材料的沟道层；以及在沟道区上的n型半导体材料的源极层，该源极层的电导率高于沟道层的电导率。根据该实施例的方法包括选择性地蚀刻穿透源极层并部分穿透沟道层，以形成至少一个凸起区域；选择性地在与所述至少一个凸起区域相邻的沟道层的暴露部分中注入p型掺杂剂的离子；选择性地蚀刻穿透被注入的沟道层的暴露部分以及下面的漂移层，以暴露下面的漏极层；以及选择性地蚀刻穿透漏极层的暴露部分以暴露下面的衬底，从而形成蚀刻结构。
根据另一个实施例，提供了一种制造场效应晶体管的方法，包括选择性地在多层结构上注入p型掺杂剂。根据该实施例，所述多层结构包括：具有相反的第一和第二主表面的衬底；在衬底的第一主表面上的n型半导体材料的漏极层；在漏极层上的n型半导体材料的漂移层，该漂移层的电导率低于漏极层的电导率。根据该实施例的方法包括选择性地在漂移层中注入p型掺杂剂以形成栅极区；在漂移层的注入表面上沉积或生长n型半导体材料的沟道层；以及在沟道层上沉积或生长n型半导体材料的源极层，该源极层的电导率高于沟道层的电导率；选择性地蚀刻穿透源极层、沟道层和被注入的漂移层以暴露下面的漏极层，由此形成凸起区域；以及选择性地蚀刻穿透漏极层的暴露的部分以暴露下面的衬底，由此形成蚀刻结构。
根据另一个实施例，提供了一种制造场效应晶体管的方法，包括选择性地蚀刻多层结构。根据该实施例，该多层结构包括：具有相反的第一和第二主表面的衬底；在衬底的第一主表面上的n型半导体材料的漏极层；在漏极层上的n型半导体材料的漂移层，该漂移层的电导率低于漏极层的电导率；在漂移层上的n型半导体材料的沟道层；以及沟道区上的n型半导体材料的源极层，该源极层的电导率高于沟道层的电导率。根据该实施例的方法包括选择性地蚀刻穿透源极和沟道层以暴露下面的漂移层，由此形成至少一个凸起区域；选择性地蚀刻穿透漂移层的暴露部分以暴露下面的漏极层；选择性地蚀刻穿透漏极层的暴露部分以暴露下面的衬底，由此形成蚀刻结构；沉积肖特基金属，以与漂移层的暴露部分接触。
根据上述任何一个实施例的方法还可以包括在注入p型掺杂剂之后的退火处理，以激活掺杂剂。
根据上述任何一个实施例的方法还可以包括在蚀刻结构的暴露表面上生长或沉积电介质材料层；各向异性地蚀刻该电介质材料以暴露下面的漏极、栅极和/或源极区的平行于衬底的第一表面的部分；以及在漏极、栅极和源极区的暴露部分上沉积金属。
在根据上述任何一个实施例的方法中，半导体材料可以是SiC。当所述半导体材料是SiC时，该方法还可以包括在漏极、栅极和/或源极区的暴露部分上沉积金属之后进行退火，使得金属/半导体材料界面的金属发生反应以形成金属硅化物；以及去除未反应的金属。未反应的金属可以利用酸性蚀刻来去除。
在根据上述任何一个实施例的方法中，可以形成多个凸起区域。该多个凸起区域可以延长，并且可以具有大尺寸和小尺寸。凸起区域的方向可以设置为使得凸起的源极区的大尺寸彼此平行。该多个凸起的源极区可以在小尺寸的方向上以规则间距彼此间隔开。
在根据上述任何一个实施例的方法中，可以在单个衬底上形成多个蚀刻结构，其中通过蚀刻穿透漏极层隔离每个蚀刻结构。
附图说明
图1是多指(finger)横向沟槽JFET的示意三维图。
图2是示出单指横向沟槽JFET的制造过程的示意图。
图3A是在p型衬底上制造的单指横向沟槽JFET的示意截面图。
图3B是在具有p型缓冲层的n型衬底上制造的单指横向沟槽JFET的示意截面图。
图4A是具有过度生长的源极区的单沟道横向JFET的示意截面图。
图4B是具有肖特基栅极的单指横向沟槽JFET的示意截面图。
图5A是在半绝缘衬底上制造的单指横向沟槽JFET的示意截面图以及电连接的示意表示。
图5B是在半绝缘衬底上制造的多指横向沟槽JFET的示意截面图以及电连接的示意表示。
图6A是在同一个管芯上制造的具有不同阈值电压的两个单指横向沟槽JFET的示意截面图。
图6B是在同一个管芯上制造的具有不同阈值电压的两个单指横向沟槽JFET的示意截面图，包括用于形成单片式反相器电路的电连接。
图7A示出所测量的用于增强模式操作的分立垂直沟道功率VJFET的I-V特性，其中所示漏电流的值标准化为栅极外围的1μm。
图7B示出所测量的用于耗尽模式操作的分立垂直沟道功率VJFET的I-V特性，其中所示漏电流的值标准化为栅极外围的1μm。
图8A-8C示出利用分立垂直沟道功率VJFET建立在铝衬底上的混合逻辑非门的照片(图8A)、测量的波形(图8B)以及逻辑特性(图8C)。
附图标记
附图中使用的附图标记定义如下。
1.衬底
2.N型漏极层(例如N++)
3.N型漂移区域
4.N型沟道层
5.N型源极层(例如N++)
6.蚀刻/注入掩模
7.注入了P+的栅极区
8.电介质
9.欧姆触点
10.P型缓冲层
11.源极互连
12.漏极互连
13.栅极互连
具体实施方式
提供了一种垂直沟道结型场效应晶体管(JFET)，可以使其与在同一管芯上制造的其它器件电隔离，并且其可以按照在同一管芯上制造的器件具有不同阈值电压的方式来实现。还提供了包括上述器件的单片集成电路以及制造该器件和包含该器件的集成电路的方法。
本发明总的涉及具有垂直沟道的结型场效应晶体管(JFET)和采用这种器件制成的单片集成电路。具体地说，本发明涉及宽能带隙半导体材料中形成的这种晶体管和电路。
本器件可以建立在宽能带隙(即EG＞2eV)半导体衬底上，该衬底可以是半绝缘的、p型衬底或者是具有p型缓冲层的n型衬底。该器件可以包括源极、沟道、漂移和漏极外延生长n型层，以及p型注入的栅极区。该器件结构可以利用等离子体蚀刻和离子注入来限定，而且可以在晶片的同一侧上形成与源极、栅极和漏极区接触的欧姆触点。
根据垂直沟道的宽度，JFET可以具有不同的阈值电压，而且对于相同的沟道掺杂既可以用于耗尽模式操作又可以用于增强模式操作。在制造在相同的晶片或管芯上之后，具有不同阈值电压的器件既 可以用于数字集成电路又可以用于模拟集成电路。此外，上述器件可以用在单片微波集成电路(MMIC)中。
下面参照附图和照片详细描述本发明，其中以碳化硅(SiC)半导体作为例子描述本发明的优选实施例。碳化硅按照很多(即超过200)种不同变型(多型)结晶。最重要的多型是：3C-SiC(立方晶胞，闪锌矿)；2H-SiC；4H-SiC；6H-SiC(六方晶胞，纤维锌矿)；15R-SiC(菱形晶胞)。但是4H多型由于其更高的电子迁移率而对功率器件来说更有吸引力。尽管4H-SiC是优选的，但是应当理解，本发明可用于在此所述的用其它宽能带隙半导体材料如氮化镓以及碳化硅的其它多型制成的器件和集成电路。
参照图1，示出了称为横向沟槽结型场效应晶体管(LTJFET)的半导体器件的示意性三维图。所述器件建立在宽能带隙半导体衬底(1)上，该衬底可以是半绝缘的、p型衬底或者是具有p型缓冲层的n型衬底。如图1所示，该器件包括源极、沟道、漂移(3)和漏极(2)外延生长的n型层，以及p型注入栅极区(7)。图1所示的器件结构可以利用等离子体蚀刻和离子注入来限定，而且可以在晶片的同一侧上形成与源极、栅极和漏极区接触的欧姆触点(9)。源极互连(11)、漏极互连(12)和栅极互连(13)也在图1中示出。
图2是表示建立在半绝缘衬底上的单指LTJFET的示例性制造方法的示意图。如图2所示，在制造步骤A中在半绝缘衬底上生长外延叠层。在制造步骤B中，在外延顶层的表面上形成蚀刻/注入掩模(6)。在步骤C中，通过穿透层(5)且部分穿透层(4)的顺序等离子体蚀刻步骤，随后掺入Al+或B+离子以形成p型栅极区(7)，来限定源极区和沟道区。在高温的注入后退火之后，在制造步骤D中，使用顺序等离子体蚀刻步骤，通过蚀刻穿透栅极区(7)和漂移层(3)来暴露重掺杂的漏极层(2)，并通过蚀刻穿透层(2)而进入半绝缘衬底(1)来形成台面隔离。在步骤E中，在由上述制造步骤产生的表面上生长或者沉积薄电介质层(8)。然后，在制造步骤F中执行各向异性的等离子体蚀刻，以通过蚀刻穿透薄电介质层而暴露在该器件的水平区域上的半导体材料。该蚀 刻步骤之后可以接着执行金属沉积和高温欧姆触点退火，以便在金属接触半导体材料的区域中形成金属硅化物。在硅化物形成之后，可以去除未反应的金属(例如使用酸蚀刻)。
图3A和3B是在导电衬底上制造并且通过p-n结与在同一管芯上制造的其它器件隔离的LTJFET的示意截面表示。图3A示出利用图2所示的制造过程在p型衬底上制造的单指LTJFET的示意截面图。如图3B所示，LTJFET还可以制造在n型半导体上。如图3B所示，该器件包括附加的p型外延生长层以提供p-n结隔离。
尽管在图1、2、3A和3B中示出示例性的实施例，本发明还可以采用其它替换方式。例如，可以在碳化硅、蓝宝石或硅衬底上生长GaN n型外延层，以形成用于制造该器件结构的起始材料叠层。可替换地，可以使用包括具有半绝缘外延生长缓冲层的导电SiC衬底的衬底材料。这种器件已在2002年1月3日提交的美国专利申请10/033785描述，其美国专利公开号为2002-0149021[15]，通过引用将该申请完全合并于此。
可替换地，可以用具有高热传导性的不同类型的陶瓷作为衬底材料(例如AIN，Al2O3，BeO等)。
尽管上面描述了形成具有凹进的、注入了离子的栅极的沟道的JFET结构，但是还可以采用具有不同沟道结构的场效应晶体管(FET)。图4A和4B是在半绝缘衬底上制造的FET的示意截面图，该FET具有垂直沟道的替换结构。图4A示出单沟道JFET的示意截面，其中沟道区通过p型注入随后进行n型层的外延生长来限定。以垂直JFET结构来形成过度生长的源极区的方式的例子可以在美国专利5610085[16]中见到。
如图4B所示，还可以制造实现肖特基栅极而不是离子注入式的p型栅极的横向沟槽FET。以沟槽结构形成肖特基栅极的方式的例子可以在美国专利6156611和5945701[17]、[18]中见到。
图5A和5B是在半绝缘衬底上制造的单指和多指横向沟槽JFET的示意截面表示，包括与源极端子、漏极端子和栅极端子的电连接的 示意性图示。
如上所述，制造在同一管芯上的LTJFET可以具有不同宽度(即源极指的宽度)的垂直沟道，这会导致不同的阈值电压。通过布局设计限定器件阈值电压的可能性为设计单片集成电路提供了额外的灵活性。例如，在同一个芯片上具有多个阈值电压使得RF设计能够更为灵活并且集成度更高。这种灵活性在具有横向沟道的器件如MOSFET或横向JFET的情况下很难达到。
具体地说，通过选择源极指的合适宽度，在同一管芯上制造的本器件可以实现为既用于增强模式操作又用于耗尽模式操作。图6A提供在同一管芯上制造的具有不同垂直沟道宽度的两个单指横向沟槽JFET的示意截面。图6B示意性示出采用图6A所示器件的单片反相器电路。
制造采用横向沟槽JFET的集成电路的可行性已经利用在同一晶片上制造并且实现为既用于增强模式操作又用于耗尽模式操作的分立功率垂直沟道VJFET给出。对分立垂直沟道功率VJFET测量的漏极I-V特性以及标准化为栅极外围的单位长度的漏极I-V特性分别在图7A和7B中示出。采用这些器件在铝衬底上建立的混合逻辑非门，以及该器件的测量波形和逻辑特性在图8A、8B、8C中示出。
SiC层可以通过采用公知技术向这些层掺以施主或受主材料来形成。示例性施主材料包括氮和磷。氮是优选的施主材料。用于掺杂SiC的示例性受主材料包括硼和铝。铝是优选的受主材料。但是上述材料只是示例性的，可以掺入碳化硅的任何受主和施主材料都可以使用。在此所述的横向沟槽JFET的各个层的掺杂水平和厚度可以不同，从而为特定应用产生具有期望特性的器件。类似地，该器件的各种特征的尺寸也可以不同，从而为特定应用产生具有期望特性的器件。
SiC层可以通过在合适的衬底上外延生长来形成。可以在外延生长期间对这些层进行掺杂。
除非另有说明，否则在本发明的上下文中，重掺杂(++)对应于1018原子·cm-3或更大的掺杂剂浓度，轻掺杂(-)对应于5×1016原子 ·cm-3或更低的掺杂剂浓度，中度掺杂(+)对应于5×1016原子·cm-3和1018原子·cm-3之间的掺杂剂浓度。
尽管上述说明书利用以说明为目的提供的例子讲授了本发明的原理，但是通过阅读该公开内容，本领域的技术人员可以理解，在不脱离本发明真实范围的情况下，可以进行形式和细节上的各种修改。
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Claims (24)

1.一种结型场效应晶体管，包括：
具有相反的第一和第二主表面的衬底；
在衬底的第一主表面上的n型半导体材料的漏极层；
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；
在漂移层上相互间隔开的一个或多个分立凸起区域，每个凸起区域包括漂移层的凸起部分、漂移层的凸起部分上的n型半导体材料的沟道区、以及沟道区上的n型半导体材料的源极区，源极区的材料的电导率高于沟道区的材料的电导率；
在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的栅极区，其与漂移层和沟道区的n型材料形成整流结；以及
在栅极区和源极区上以及在漏极层的暴露部分上的欧姆触点；
其中所述漏极层、漂移层、栅极区、沟道区和源极区的半导体材料具有至少为2eV的EG。
2.根据权利要求1的结型场效应晶体管，其中所述源极区与所述沟道区同延。
3.根据权利要求1的结型场效应晶体管，包括多个凸起区域，其中每个凸起区域具有长度方向上的尺寸和比长度方向上的尺寸短的宽度方向上的尺寸，其中凸起区域的长度方向上的尺寸的方向彼此平行。
4.根据权利要求3的结型场效应晶体管，其中所述栅极区包括多个在相邻凸起区域之间延伸的指。
5.根据权利要求1的结型场效应晶体管，其中所述衬底选自：半绝缘衬底；p型衬底；或者其上具有p型缓冲层的n型衬底，其中所述p型缓冲层形成衬底的第一主表面。
6.根据权利要求1的结型场效应晶体管，其中所述漏极层、漂移层、栅极区、沟道区和源极区中每一个的半导体材料都是SiC。
7.根据权利要求1的结型场效应晶体管，其中所述漏极层、漂移层、栅极区、沟道区和源极区中每一个的半导体材料都是第III族氮化物化合物半导体材料。
8.一种半导体器件，包括：
具有相反的第一和第二主表面的衬底；以及
分别在衬底的第一主表面上的分立位置处的第一和第二结型场效应晶体管，每个结型场效应晶体管包括：
n型半导体材料的漏极层，其在衬底的第一表面上，且与衬底的第一表面不同延，从而使衬底的围绕该漏极层的部分暴露；
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；
在漂移层上相互间隔开的一个或多个分立凸起区域，每个凸起区域包括漂移层的凸起部分、漂移层的凸起部分上的n型半导体材料的沟道区、以及沟道区上的n型半导体材料的源极区，源极区的材料的电导率高于沟道区的材料的电导率；
在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的栅极区，其与漂移层和沟道区的n型材料形成整流结；以及
在栅极区和源极区上以及在漏极层的暴露部分上的欧姆触点；
其中所述漏极层、漂移层、栅极区、沟道区和源极区的半导体材料具有至少为2eV的EG。
9.根据权利要求8的半导体器件，其中所述第一结型场效应晶体管具有第一阈值电压，第二结型场效应晶体管具有不同于第一阈值电压的第二阈值电压。
10.一种制造结型场效应晶体管的方法，包括：
选择性地蚀刻多层结构，该多层结构包括：
具有相反的第一和第二主表面的衬底；
在衬底的第一主表面上的n型半导体材料的漏极层；
在漏极层上的n型半导体材料的漂移层，该漂移层的电导率低于漏极层的电导率；
在漂移层上的n型半导体材料的沟道层；以及
在沟道区上的n型半导体材料的源极层，该源极层的电导率高于沟道层的电导率；
其中选择性地蚀刻多层结构包括选择性地蚀刻穿透源极层并部分穿透沟道层，以形成至少一个凸起的源极区；
选择性地在与所述凸起的源极区相邻的漂移层的暴露部分中注入p型掺杂剂的离子，以形成沟道区域；
选择性地蚀刻穿透被注入的沟道层的暴露部分以及下面的漂移层，以暴露下面的漏极层；以及
选择性地蚀刻穿透漏极层的暴露部分以暴露下面的衬底；
其中所述漏极层、漂移层、栅极区、沟道区和源极区的半导体材料具有至少为2eV的EG。
11.根据权利要求10的方法，还包括在选择性注入p型掺杂剂的离子之后进行退火，以激活该掺杂剂。
12.根据权利要求10的方法，还包括：
在由选择性地蚀刻所述多层结构所得到的结构的暴露表面上生长或沉积电介质材料层；
各向异性地蚀刻该电介质材料以暴露下面的漏极、栅极和源极区的平行于衬底的第一表面的部分；以及
在漏极、栅极和源极区的暴露部分上沉积金属。
13.根据权利要求12的方法，其中所述半导体材料是SiC，该方法还包括：
在漏极、栅极和源极区的暴露部分上沉积金属之后进行退火，使得金属/半导体材料界面上的金属发生反应以形成金属硅化物；以及
去除未反应的金属。
14.根据权利要求13的方法，其中利用酸性蚀刻来去除未反应的金属。
15.根据权利要求10的方法，其中形成多个凸起的源极区。
16.根据权利要求15的方法，其中所述多个凸起的源极区具有长度方向上的尺寸和比长度方向上的尺寸短的宽度方向上的尺寸，其中凸起的源极区的长度方向上的尺寸的方向彼此平行。
17.根据权利要求10的方法，其中在单个衬底上形成由选择性地蚀刻所述多层结构所得到的多个结构，并且其中通过蚀刻穿透漏极层隔离每个由选择性地蚀刻所述多层结构所得到的结构。
18.一种制造场效应晶体管的方法，包括：
在具有第一表面和相反的第二表面的衬底的第一表面上形成n型半导体材料的漏极层；
在漏极层上形成n型半导体材料的漂移层，该漂移层的电导率低于漏极层的电导率；
其中选择性地在漂移层中注入p型掺杂剂以形成栅极区；
在漂移层的注入表面上沉积或生长n型半导体材料的沟道层；以及
在沟道层上沉积或生长n型半导体材料的源极层，该源极层的电导率高于沟道层的电导率；
选择性地蚀刻穿透源极层、沟道层和被注入的漂移层以暴露下面的漏极层，由此形成凸起的源极/栅极区；以及
选择性地蚀刻穿透漏极层的暴露的部分以暴露下面的衬底；
其中所述漏极层、漂移层、栅极区、沟道区和源极区的半导体材料具有至少为2eV的EG。
19.一种制造场效应晶体管的方法，包括：
选择性地蚀刻多层结构，该多层结构包括：
具有相反的第一和第二表面的衬底；
在衬底的第一表面上的n型半导体材料的漏极层；
在漏极层上的n型半导体材料的漂移层，该漂移层的电导率低于漏极层的电导率；
在漂移层上的n型半导体材料的沟道层；以及
在沟道区上的n型半导体材料的源极层，该源极层的电导率高于沟道层的电导率，
其中选择性地蚀刻多层结构包括选择性地蚀刻穿透源极和沟道层以暴露下面的漂移层，由此形成至少一个凸起的源极区；
选择性地蚀刻穿透漂移层的暴露部分以暴露下面的漏极层；
选择性地蚀刻穿透漏极层的暴露部分以暴露下面衬底；以及
选择性地沉积肖特基金属，以与漂移层的暴露部分接触；
其中所述漏极层、漂移层、栅极区、沟道区和源极区的半导体材料具有至少为2eV的EG。
20.一种场效应晶体管，包括：
具有相反的第一和第二主表面的衬底；
在衬底的第一主表面上的n型半导体材料的漏极层；
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；
在漂移层上相互间隔开的一个或多个分立凸起区域，每个凸起区域包括漂移层的凸起部分、漂移层的凸起部分上的n型半导体材料的沟道区、以及沟道区上的n型半导体材料的源极区，源极区的n型半导体材料的电导率高于沟道区的n型半导体材料的电导率；
在漂移层上邻近所述一个或多个凸起区域的金属层，其与漂移层和沟道区形成金属半导体整流结；
在源极区上以及在漏极层的暴露表面上的欧姆触点；
其中所述漏极层、漂移层、栅极区、沟道区和源极区的半导体材料具有至少为2eV的EG。
21.根据权利要求20的场效应晶体管，其中所述源极区与沟道区同延。
22.一种场效应晶体管，包括：
具有相反的第一和第二主表面的衬底；
在衬底的第一主表面上的n型半导体材料的漏极层；以及
n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；
在漂移层中形成的p型半导体材料的栅极区；
在漂移层上的n型半导体材料的沟道区，其与栅极区相邻，并与栅极区形成整流结；
在沟道区上的n型半导体材料的源极区，源极区的半导体材料的电导率高于沟道区的半导体材料的电导率；以及
在源极区上以及在漏极层的暴露部分上的欧姆触点；
其中所述漏极层、漂移层、栅极区、沟道区和源极区的半导体材料具有至少为2eV的EG。
23.根据权利要求22的场效应晶体管，其中所述源极和沟道区与漂移层同延。
24.根据权利要求22的场效应晶体管，其中所述栅极区包括多个指。
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