CN101315903A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及本半导体装置的制造方法，其中，在被处理膜上形成具有多个接触图案的图案开口并且具有以中间细的状态连接相邻的图案开口的连接开口的掩模材料膜。接着，通过在掩模材料膜的各个开口的侧壁上形成侧壁膜，减小图案开口的直径，并且分离相邻的图案开口。然后，通过以掩模材料膜和侧壁膜作为掩模并有选择地蚀刻被处理膜，形成接触孔。

Description

半导体装置的制造方法
相关申请的交叉引用
本申请基于2007年6月1日提交的在先日本专利申请No.2007-147108，并要求其优先权，在此引用该日本专利申请的全部内容作为参考。
技术领域
本发明涉及具有在被处理膜上形成接触孔的工序的半导体装置的制造方法，特别是涉及谋求形成小直径的接触孔的工序的改善的半导体装置的制造方法。
背景技术
近年来，随着LSI图案的微细化，接触孔的直径也变得越来越小，进而接触孔间的间距也变得狭窄。为了形成这样的接触孔的图案(接触图案)，必须使用极高分辨率的曝光装置，这成为导致图案形成成本增大的主要因素。
于是，最近提出了使用非高分辨的曝光装置形成比本来的直径更大的直径的接触孔、并在接触孔的侧壁上形成图案厚度厚化材料等的方法(例如，参照特开2006-276865号公报)。
但是，在该方法中，由于相邻的接触图案之间的距离变近，因此，存在相邻的接触图案短路的问题。另一方面，为了防止短路，也存在锯齿状配置接触图案的方法，但是，这导致元件面积增大。
如上所述，以往如果要以狭窄的间距周期性地形成微小的接触图案，则必须使用极高分辨率(一般地，开口率NA高)的曝光装置，存在图案形成成本增大的问题。此外，在通过对接触图案的配置下功夫而无需高分辨率的曝光装置的方法中，存在芯片面积增大的问题。
发明内容
本发明的一个方面的半导体装置的制造方法，包括：在被处理膜上形成具有多个接触图案的图案开口并且具有连接相邻的图案开口的连接开口的掩模材料膜；通过在上述掩模材料膜的各个开口的侧壁上形成侧壁膜，减小上述图案开口的直径并且分离相邻的图案开口；以及通过以上述掩模材料膜和侧壁膜作为掩模并有选择地蚀刻上述被处理膜，形成接触孔。
本发明的另一个方面的半导体装置的制造方法，包括：在被处理膜上形成掩模用薄膜；在上述掩模用薄膜上形成抗蚀剂膜；通过在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，形成相邻的接触图案以中间细的状态连接的抗蚀剂图案；通过以上述抗蚀剂图案作为掩模并有选择地蚀刻上述掩模用薄膜，在上述掩模用薄膜上形成连接与上述接触图案对应的图案开口和相邻的图案开口的连接开口；通过在上述掩模用薄膜的各个开口的侧壁上形成间隔膜，减小上述图案开口的直径，并且分离相邻的图案开口；通过以上述掩模用薄膜和间隔膜作为掩模并有选择地蚀刻上述被处理膜，形成接触孔。
本发明的再一个方面的半导体装置的制造方法，包括：在被处理膜上形成掩模用薄膜；在上述掩模用薄膜上形成抗蚀剂膜；通过在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，形成相邻的接触图案以中间细的状态连接的抗蚀剂图案；通过在上述抗蚀剂图案的开口的侧壁上形成辅助抗蚀剂膜，减小与上述接触图案对应的图案开口的直径，并且分离相邻的图案开口；以上述抗蚀剂膜和辅助抗蚀剂膜作为掩模，有选择地蚀刻上述掩模用薄膜；通过以上述掩模用薄膜作为掩模并有选择地蚀刻上述被处理膜，形成接触孔。
附图说明
图1A～1D是用于说明本发明的基本思想的模式图；
图2A、2B是示出第1实施方式的接触孔形成工序的平面图和剖面图；
图3A、3B是示出第1实施方式的接触孔形成工序的平面图和剖面图；
图4A、4B是示出第1实施方式的接触孔形成工序的平面图和剖面图；
图5A、5B是示出第1实施方式的接触孔形成工序的平面图和剖面图；
图6A～6D是示出第1～第6实施方式所使用的掩模图案的例子的平面图；
图7A、7B是示出第2实施方式的接触孔形成工序的平面图和剖面图；
图8A、8B是示出第2实施方式的接触孔形成工序的平面图和剖面图；
图9A、9B是示出第2实施方式的接触孔形成工序的平面图和剖面图；
图10A、10B是示出第2实施方式的接触孔形成工序的平面图和剖面图；
图11A、11B是示出第3实施方式的接触孔形成工序的平面图和剖面图；
图12A、12B是示出第3实施方式的接触孔形成工序的平面图和剖面图；
图13A、13B是示出第3实施方式的接触孔形成工序的平面图和剖面图；
图14A、14B是示出第3实施方式的接触孔形成工序的平面图和剖面图；
图15A、15B是示出第4实施方式的接触孔形成工序的平面图和剖面图；
图16A、16B是示出第4实施方式的接触孔形成工序的平面图和剖面图；
图17A、17B是示出第4实施方式的接触孔形成工序的平面图和剖面图；
图18A、18B是示出第5实施方式的接触孔形成工序的平面图和剖面图；
图19A、19B是示出第5实施方式的接触孔形成工序的平面图和剖面图；
图20A、20B是示出第5实施方式的接触孔形成工序的平面图和剖面图；
图21A、21B是示出第5实施方式的接触孔形成工序的平面图和剖面图；
图22A、22B是示出第6实施方式的接触孔形成工序的平面图和剖面图；
图23A、23B是示出第6实施方式的接触孔形成工序的平面图和剖面图；
图24A、24B是示出第6实施方式的接触孔形成工序的平面图和剖面图；
图25A、25B是示出第6实施方式的接触孔形成工序的平面图和剖面图；
图26A～26D是用于说明本发明的变形例的平面图。
具体实施方式
在说明本发明的实施方式之前，先对本发明的基本思想进行说明。
如图1A所示，考虑将图案的最小间距设为F(例如，32nm)，并以2F间距配置直径F的接触图案11。为了实现这样的形状，需要NA高的高分辨率的曝光装置，图案形成所需要的成本增大。
作为降低图案形成成本的方法，有如下的方法。即，使用并不那么高分辨的曝光装置，如图1B所示，对于抗蚀剂进行大直径的孤立的接触图案12的曝光。接着，在将抗蚀剂显影后，通过对显影后的抗蚀剂或基于该抗蚀剂进行了蚀刻的掩模材料的侧壁进行侧壁残留技术等，最终减小接触直径。但是，在该方法中，为了进行大直径的图案的曝光，相邻的图案间的距离L(L＜F)变短，担心彼此相邻的接触图案12短路。
作为短路对策，如图1C所示，存在通过锯齿状配置接触图案12来扩大相邻的图案间的间隔L的方法。进一步地，如图1D所示，存在使用椭圆形的接触图案13缓和长径方向的设计的方法。但是，在这些对策中都存在芯片尺寸变大的问题。
因此，在本实施方式中，并不是防止相邻的接触图案的短路，而是积极地利用短路，从而不需要高性能的曝光装置，实现芯片尺寸的缩小化。由于可以无视曝光中的短路，因此，可以进一步减小图1C的间隔L，图1D的长径方向的设计的缓和也不需要，可以进一步减小芯片面积。
以下，通过图示的实施方式说明本发明的详情。
(第1实施方式)
图2A、2B～图5A、5B是用于说明本发明的第1实施方式的半导体装置的制造工序，特别是接触孔形成工序的图。图2A～图5A是平面图，图2B～图5B是图2A～图5A的X-X’剖面图。
首先，如图2A、2B所示，在形成元件的Si等底层基板20上形成的氧化膜等层间绝缘膜(被处理膜)21的上面，依次形成由SiN等构成的掩模用薄膜(第1掩模材料膜)22和抗蚀剂膜(第2掩模材料膜)23。在此，层间绝缘膜21并不限于氧化膜，也可以用TEOS、SiN、BPSG或其层叠膜等形成。掩模用薄膜22并不限于SiN，也可以使用TEOS、多晶硅或其层叠膜等形成。但是，掩模用薄膜22必须采用与层间绝缘膜21不同的材料(蚀刻选择比大的材料)。抗蚀剂膜23只要能被所使用的曝光装置的曝光光感光即可。
接着，使用光曝光装置，对抗蚀剂膜23曝光进行了锯齿状配置的接触图案24，然后，执行必要的显影处理。作为曝光装置，可以使用各种方式的曝光装置，但是，可以使用与最终形成的图案相比分辨率低的曝光装置。例如，可以使用KrF准分子激光的曝光装置或者液浸曝光装置。此时，进行曝光以使相邻的接触的角部短路，形成相邻的接触以中间细的方式连接的接触图案24。此外，对于使相邻的接触的角部短路而曝光，只要调整例如曝光装置的照明条件即可。
在此，在接触的曝光中使用的掩模，如图6A所示，是将矩形开口进行锯齿状配置的掩模。另外，图中的31示出掩模的遮光部，32示出本身为掩模的透光部(开口)的矩形图案。在使用该掩模进行曝光时，相邻的开口的最近的部分通过两方的开口曝光，作为其结果，如图中用虚线33所示的，变为相邻的开口以中间细的状态进行连接。另外，为了确实地连接相邻的开口，如图6B所示，也可以在相邻的开口间设置小于等于分辨界限的微细辅助图案(SRAF)34。
下面，如图3A、3B所示，将抗蚀剂膜用作掩模，用RIE(反应性离子蚀刻)法对掩模用薄膜22进行选择蚀刻。这样，在掩模用薄膜22上，与相当于接触图案的图案开口一起，形成以中间细的状态连接相邻的图案开口的连接开口。
接着，如图4A、4B所示，在掩模用薄膜22的开口的侧壁上，将例如TEOS、SiN、BSG、多晶硅等形成为间隔膜25。具体地，在用CVD法等在掩模用薄膜22上和开口内形成了间隔膜25后，用RIE法等对间隔膜25进行整面蚀刻，直到掩模用薄膜22的表面露出为止。这样，仅仅在掩模用薄膜22的侧壁上剩有间隔膜25。即，可以在掩模用薄膜22的侧壁上以自对准的方式形成间隔膜25。因此，通过形成间隔膜25，图案开口的直径变小，同时连接开口用间隔膜25填满，相邻的图案开口被分离。
在此，由于间隔膜25的形成，因此，必须用间隔膜25完全地填满相邻的开口间的连接部，分离相邻的开口部。为此，在将相邻的开口间的连接部的最小宽度设为2S时，只要将间隔膜25的膜厚设为大于等于S即可。
接着，如图5A、5B所示，将掩模用薄膜22和间隔膜25用作掩模，用RIE法对层间绝缘膜21进行选择蚀刻。这样，可以形成微细的接触孔。
如上所述，如果使用本实施方式，则通过积极地利用相邻的接触图案的短路而不是防止短路，可以将迄今为止作为曝光时的短路对策而扩大了的接触间的间隔变窄。因此，可以减小芯片尺寸。此外，如果将芯片尺寸设为相同，则可以将迄今为止尽可能减小的接触的设计增大以使接触在曝光时短路。由于不需要高性能NA的曝光装置，因此，可以抑制制品成本。
具体地，如果与上述图1C的例子比较，则可以得到如下的效果。在图1C的例子中，为了避免相邻的接触短路，在接触之间需要与图案最小间距F相同程度的间隔L。相对于此，在本实施方式中，由于积极地使相邻的接触短路，因此，可以将该间隔L设为比F短。因此，可以使相邻的接触更加靠近，实现芯片面积的缩小化。
即，即使使用相同的曝光装置，也可以减小接触间间隔L，实现芯片面积的缩小化。此外，如果以接触间间隔L相同的图案配置使芯片面积相同，则作为曝光装置，可以使用分辨率更低的曝光装置，实现图案形成成本的降低。
(第2实施方式)
图7A、7B～图10A、10B是用于说明本发明的第2实施方式的半导体装置的制造工序，特别是接触孔形成工序的图。图7A～图10A是平面图，图7B～图10B是图7A～图10A的X-X’剖面图。另外，对于与图2A、2B～图5A、5B相同的部分赋予相同的标号，并省略其详细的说明。
本实施方式与前面说明的第1实施方式的不同之处在于，代替在掩模用薄膜的开口侧壁上形成间隔膜，而采用在抗蚀剂膜的开口侧壁上形成有机系的辅助抗蚀剂膜。
首先，如图7A、7B所示，与前面的第1实施方式相同，在抗蚀剂膜23上曝光锯齿状配置的接触图案。此时，进行曝光以使相邻的接触的角部短路，形成相邻的接触以中间细的方式连接的抗蚀剂图案24。
接着，如图8A、8B所示，在抗蚀剂膜23的开口侧壁上以自对准的方式形成有机系的抗蚀剂辅助膜26。作为该抗蚀剂辅助膜26的形成方法，可以使用所谓的RELACS法。在该RELACS法中，在将专用的加工辅助材料涂敷在抗蚀剂膜23的表面后执行热处理。通过该热处理，扩散抗蚀剂膜23内的酸并与加工辅助材料产生架桥(交联)反应，从而在原来的图案的内侧形成热硬化了的树脂层(抗蚀剂辅助膜26)。
通过形成这样的抗蚀剂辅助膜26，可以减小图案开口的直径，同时由抗蚀剂辅助膜26填满连接开口，因此，可以分离相邻的图案开口。
接着，如图9A、9B所示，将抗蚀剂膜23和抗蚀剂辅助膜26用作掩模，用RIE法对掩模用薄膜22进行选择蚀刻。此时，掩模用薄膜22的开口以已被分离的状态形成。
接着，如图10A、10B所示，通过将掩模用薄膜22用作掩模，并用RIE法对层间绝缘膜21进行选择蚀刻，可以形成微细的接触孔。
如上所述，如果采用本实施方式，则通过在抗蚀剂膜23上曝光接触图案以使相邻的图案被连接之后，在抗蚀剂膜23的开口侧壁上形成辅助抗蚀剂膜26，可以以狭窄的间距形成微小的接触孔。因此，得到与第1实施方式相同的效果。此外，由于并不在掩模用薄膜22的开口侧壁上形成间隔膜25，而是在抗蚀剂膜23的开口侧壁上形成辅助抗蚀剂膜26，因此，还具有不需要采用CVD法的沉积膜形成或采用RIE法的整面蚀刻的工序，简化处理的优点。
(第3实施方式)
图11A、11B～图14A、14B是用于说明本发明的第3实施方式的半导体装置的制造工序，特别是接触孔形成工序的图。图11A～图14A是平面图，图11B～图14B是图11A～图14A的X-X’剖面图。另外，对于与图2A、2B～图5A、5B相同的部分赋予相同的标号，并省略其详细的说明。
本实施方式是组合前面说明的第1实施方式和第2实施方式的方法。即，是使用间隔膜25和抗蚀剂辅助膜26这两者的方法。
首先，与第1、2实施方式相同，在抗蚀剂膜23上曝光锯齿状配置的接触图案。此时，进行曝光以使相邻的接触的角部短路，形成相邻的接触以中间细的方式连接的抗蚀剂图案24。
其次，如图11A、11B所示，通过在第2实施方式中说明的方法，在抗蚀剂膜23的开口侧壁上以自对准方式形成辅助抗蚀剂膜26。这时，并不是用抗蚀剂辅助膜26完全地填满相邻的开口的连接部，而是相邻的开口变为宽度更窄地连接的状态。
接着，如图12A、12B所示，将抗蚀剂膜23和抗蚀剂辅助膜26用作掩模，用RIE法对掩模用薄膜22进行选择蚀刻。这样，在掩模用薄膜22上，与相当于接触图案的图案开口一起，形成以中间细的状态连接相邻的图案开口的连接开口。
接着，如图13A、13B所示，通过使用在第1实施方式中说明的侧壁残留的技术，在掩模用薄膜22的开口侧壁上形成间隔膜25。这样，掩模用薄膜22的图案开口的直径变小，并且由于开口的连接部用间隔膜25填满，因此，相邻的图案开口被分离。
接着，如图14A、14B所示，将掩模用薄膜22和间隔膜25用作掩模，用RIE对层间绝缘膜21进行选择蚀刻。这样，可以形成微细的接触孔。
即使是这样的工序，也可以与前面的第1和第2实施方式一样，以狭窄的间距形成微小的接触孔。因此，在这种情况下，由于用抗蚀剂辅助膜26和间隔膜25填满连接图案开口的连接开口，因此，具有即使在连接开口的宽度比较大的情况下也可以通过填满该连接开口而确实地分离图案开口的优点。
(第4实施方式)
图15A、15B～图17A、17B是用于说明本发明的第4实施方式的半导体装置的制造工序，特别是接触孔形成工序的图。图15A～图17A是平面图，图15B～图17B是图15A～图17A的X-X’剖面图。另外，对于与图7A、7B～图10A、10B相同的部分赋予相同的标号，并省略其详细的说明。
本实施方式与前面说明的第2实施方式的不同之处在于省略了氮化膜等掩模用薄膜22。
即，在本实施方式中，如图15A、15B所示，在层间绝缘膜21上不形成掩模用薄膜22，而是在层间绝缘膜21上形成了作为掩模材料膜的抗蚀剂膜23。对于该抗蚀剂膜23，与第1～第3实施方式相同地，曝光锯齿状配置的接触图案。
接着，如图16A、16B所示，使用在第2实施方式中说明的RELACS法，在抗蚀剂膜23的开口侧壁上形成抗蚀剂辅助膜(侧壁膜)26。这样，减小图案开口的直径，并且通过用抗蚀剂辅助膜26填满连接开口来分离相邻的图案开口。
接着，如图17A、17B所示，将抗蚀剂膜23和抗蚀剂辅助膜26用作掩模，通过用RIE对层间绝缘膜21进行选择蚀刻，形成接触孔。
如上所述，在本实施方式中，只要能够以充分的选择比对抗蚀剂膜23、抗蚀剂辅助膜26等有机膜和氧化膜等层间绝缘膜21进行蚀刻，就可以省略掩模用薄膜22。因此，当然能够得到与第1实施方式相同的效果，实现处理的简化。
另外，省略掩模用薄膜22的思想并不仅仅适用于第2实施方式，也可以适用于第3实施方式。即，在抗蚀剂膜23的开口侧壁上，不仅有用RELACS法形成的抗蚀剂辅助膜26，而且可以用侧壁残留技术形成间隔膜25。具体地，也可以在已形成了抗蚀剂图案24的基板上形成可在低温下成膜的氧化膜或氮化膜等间隔膜(侧壁膜)之后，通过回蚀而仅仅在抗蚀剂膜23的开口侧壁上剩下间隔膜。
(第5实施方式)
图18A、18B～图21A、21B是用于说明本发明的第5实施方式的半导体装置的制造工序，特别是接触孔形成工序的图。图18A～图21A是平面图，图18B～图21B是图18A～图21A的X-X’剖面图。另外，对于与图2A、2B～图5A、5B相同的部分赋予相同的标号，并省略其详细的说明。
本实施方式与前面说明的第2实施方式的不同之处在于代替锯齿状配置圆形接触，而是沿着一个方向配置椭圆形的接触。
如图18A、18B所示，对于抗蚀剂膜23，将椭圆形的接触图案沿着一个方向并使长轴和与该方向垂直相交的方向一致地进行曝光。这时，进行曝光以使相邻的接触的角部短路，形成相邻的接触以中间细的方式连接的抗蚀剂图案44。
在此，在接触的曝光中使用的掩模，如图6C所示，是沿着一个方向配置长方形的开口35的掩模。在使用这样的掩模进行曝光时，由于在中央部比在图案的角部的曝光量更大，因此，相邻的开口以中间细的状态进行连接。另外，为了确实地连接相邻的开口，也可以在相邻的开口间设置小于等于分辨界限的微细的辅助图案(SRAF)。
接着，如图19A、19B所示，将抗蚀剂膜23用作掩模，用RIE法对掩模用薄膜22进行选择蚀刻。这样，在掩模用薄膜22上，与相当于接触图案的图案开口一起，形成相邻的图案开口以中间细的状态连接的连接开口。
接着，如图20A、20B所示，在掩模用薄膜22的开口的侧壁上，将例如TEOS、SiN、BSG、多晶硅等形成为间隔膜25。具体地，在用CVD法等在掩模用薄膜22上和开口内形成了间隔膜25后，用RIE法对间隔膜25进行整面蚀刻，直到掩模用薄膜22的表面露出为止。这样，仅仅在掩模用薄膜22的侧壁上剩下间隔膜25。因此，通过形成间隔膜25，图案开口的直径变小，并且相邻的图案开口被分离。
在此，由于间隔膜25的形成，因此必须将相邻的开口间的连接部用间隔膜25完全地填满，分离相邻的开口部。因此，当将相邻的开口间的连接部的最小宽度设为2S时，只要将间隔膜25的膜厚设为大于等于S即可。
接着，如图21A、21B所示，将掩模用薄膜22和间隔膜25用作掩模，并用RIE法对层间绝缘膜21进行选择蚀刻。这样，可以形成微细的接触孔。
如上所述，如果采用本实施方式，则在以相邻的图案被连接的状态曝光椭圆形的接触图案后，通过侧壁残留技术，填满连接部的开口，同时减小图案开口，从而得到与第1实施方式同样的效果。
具体地，如果与上述图1D的例子比较，则得到如下的效果。在图1D的例子中，为了避免相邻的接触短路，在接触间需要大于等于一定值的间隔。在本实施方式中，由于积极地使相邻的接触短路，因此，可以缩短该间隔。因此，可以使相邻的接触更加靠近，实现芯片面积的缩小化。即，如果将曝光装置的分辨率设为相同，则可以实现芯片面积的缩小化。此外，如果将芯片面积设为相同，则作为曝光装置，可以使用分辨率更低的曝光装置，实现成本的降低。
另外，使用该椭圆形的接触的方法，并不限于与第1实施方式的侧壁残留技术并用，也可以适用于第2～第4实施方式2。即，在各个实施方式中，作为接触图案，也可以代替锯齿状配置的圆形图案，而使用直线配置的椭圆形图案。
(第6实施方式)
图22A、22B～图25A、25B是用于说明本发明的第6实施方式的半导体装置的制造工序，特别是接触孔形成工序的图。图22A～图25A是平面图，图22B～图25B是图22A～图25A的X-X’剖面图。另外，对于与图2A、2B～图5A、5B相同的部分赋予相同的标号，并省略其详细的说明。
本实施方式与前面说明的第1实施方式的不同之处在于，代替锯齿状配置圆形接触，而是在直线上配置圆形接触。此外，与第5实施方式的不同之处在于，将接触的形状从椭圆变成圆形。
如图22A、22B所示，对于抗蚀剂膜23，以沿着一个方向相邻配置圆形接触图案的状态进行曝光。此时，进行曝光以使相邻的接触的角部短路，形成相邻的接触以中间细的方式连接的抗蚀剂图案54。
在此，在接触的曝光中使用的掩模，如图6D所示，是沿着一个方向配置长方形的开口32的掩模。在使用这样的掩模进行曝光时，由于在中央部比在图案的角部的曝光量更大，因此，相邻的开口以中间细的状态进行连接。另外，为了确实地连接相邻的开口，也可以在相邻的开口间设置小于等于分辨界限的微细辅助图案(SRAF)。
接着，如图23A、23B所示，将抗蚀剂膜23用作掩模，并用RIE法对掩模用薄膜22进行选择蚀刻。这样，在掩模用薄膜22上，与相当于接触图案的图案开口一起，形成相邻的图案开口以中间细的状态连接的连接开口。
接着，如图24A、24B所示，在掩模用薄膜22的开口的侧壁上，将例如TEOS、SiN、BSG、多晶硅等形成为间隔膜25。具体地，在用CVD法等在掩模用薄膜22上和开口内形成了间隔膜25后，用RIE法对间隔膜25进行整面蚀刻，直到掩模用薄膜22的表面露出为止。这样，仅仅在掩模用薄膜22的侧壁上剩下间隔膜25。因此，通过形成间隔膜25，图案开口的直径变小，同时相邻的图案开口被分离。
在此，由于间隔膜25的形成，因此必须将相邻的开口间的连接部用间隔膜25完全地填满，分离相邻的开口部。因此，当将相邻的开口间的连接部的最小宽度设为2S时，只要将间隔膜25的膜厚设为大于等于S即可。
接着，如图25A、25B所示，将掩模用薄膜22和间隔膜25用作掩模，并用RIE法对层间绝缘膜21进行选择蚀刻。这样，可以形成微细的接触孔。
如上所述，如果采用本实施方式，则在以连接相邻的图案的状态曝光圆形接触图案后，通过侧壁残留技术，填满连接部的开口，同时减小图案开口，从而得到与第1实施方式同样的效果。
具体地，如果与上述图1B的例子比较，则可以得到如下的效果。在图1B的例子中，如果以2F间距配置直径比F大的接触，则相邻间隔变得比F小，由于发生邻接短路，因此，被认为不能形成图案。相对于此，在本实施方式中，由于允许邻接短路，因此，即使是如图1B所示的配置，也可以形成接触图案。因此，尽管使用分辨率并不那么高的曝光装置，但也可以形成与使用高分辨率的曝光装置时相同的接触图案，实现图案形成所需要的成本的降低。此外，在本实施方式的情况下，与使用锯齿状配置的图案的例子或使用椭圆接触的例子相比，可以进一步缩小芯片面积。
另外，使用该圆形接触的方法，并不限于与第1实施方式的侧壁残留技术并用，也可以适用于第2～第4实施方式。即，在各个实施方式中，作为接触图案，也可以代替使用锯齿状配置的圆形图案，而使用直线配置的圆形图案。
(变形例)
另外，本发明并不限于上述的各个实施方式。在实施方式中，虽然对周期排列所有的接触的例子进行了说明，但是，并不是必须周期排列所有的接触，也可以相邻地配置一部分接触。
例如，如图26A所示，也可以是相邻配置圆形接触61、62、而分离地配置圆形接触63那样的图案。进而，如图26B所示，也可以是接触61、62相邻配置、接触63、64相邻配置、接触61、62和接触63、64之间充分分离那样的图案。
此外，如图26C所示，也可以是相邻配置椭圆形接触71、72、而分离地配置椭圆形接触73那样的图案。进而，如图26D所示，也可以是接触71、72相邻配置、接触73、74、75相邻配置、接触71、72和接触73、74、75之间充分分离那样的图案。总之，只要是至少一部分相邻配置接触那样的图案即可。
此外，掩模用薄膜的材料并不限于氮化膜，可以使用在实施方式中所说明的各种材料。进一步地，并不限于这些材料，只要可以将抗蚀剂选择蚀刻成掩模，并且与被加工膜取得充分的蚀刻选择比即可。此外，间隔膜和抗蚀剂辅助膜的材料也可根据技术规格适宜地变更。
其它的优点和修改对于本领域的普通技术人员来说容易想到。因此，本发明并不限于这里所给出和说明的特定详情和典型的实施方式。因此，在不偏离由所附的权利要求及其等效内容所限定的总的发明构思的精神或范围的情况下，可以进行各种的变形。

Claims (20)

1.一种半导体装置的制造方法，包括：
在被处理膜上形成具有多个接触图案的图案开口并且具有连接相邻的图案开口的连接开口的掩模材料膜；
通过在上述掩模材料膜的各个开口的侧壁上形成侧壁膜，减小上述图案开口的直径，并且分离相邻的图案开口；以及
通过以上述掩模材料膜和侧壁膜作为掩模并有选择地蚀刻上述被处理膜，形成接触孔。
2.根据权利要求1所述的半导体装置的制造方法，其中，
当在上述掩模材料膜上形成的连接开口的最小宽度为2S时，将上述侧壁膜的厚度设为大于等于S。
3.根据权利要求1所述的半导体装置的制造方法，其中，
为了形成具有上述图案开口和连接开口的掩模材料膜，使用比形成上述图案开口所需要的分辨率低的分辨率的曝光装置。
4.根据权利要求3所述的半导体装置的制造方法，其中，
通过由上述曝光装置曝光上述图案开口，连接相邻的图案开口。
5.根据权利要求1所述的半导体装置的制造方法，其中，
为了分离上述图案开口，当在包含上述图案开口的整个面上沉积了侧壁材料膜后，通过回蚀该侧壁材料膜而仅仅在上述图案开口的侧壁上剩下上述侧壁材料膜。
6.一种半导体装置的制造方法，包括：
在被处理膜上形成掩模用薄膜；
在上述掩模用薄膜上形成抗蚀剂膜；
通过在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，形成相邻的接触图案以中间细的状态连接的抗蚀剂图案；
通过以上述抗蚀剂图案作为掩模并有选择地蚀刻上述掩模用薄膜，在上述掩模用薄膜上形成连接与上述接触图案对应的图案开口和相邻的图案开口的连接开口；
通过在上述掩模用薄膜的各个开口的侧壁上形成间隔膜，减小上述图案开口的直径，并且分离相邻的图案开口；以及
通过以上述掩模用薄膜和间隔膜作为掩模并有选择地蚀刻上述被处理膜，形成接触孔。
7.根据权利要求6所述的半导体装置的制造方法，其中，
为了在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，使用矩形开口被周期配置的曝光用掩模，并通过该曝光装置将该掩模的图案复制到上述抗蚀剂膜。
8.根据权利要求6所述的半导体装置的制造方法，其中，
为了在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，使用矩形开口被周期配置、并且在相邻的矩形开口之间配置小于等于分辨界限的微细辅助图案的曝光用掩模，并通过该曝光装置将该掩模的图案复制到上述抗蚀剂膜。
9.根据权利要求6所述的半导体装置的制造方法，其中，
当在上述掩模用薄膜上形成的连接开口的最小宽度为2S时，将上述间隔膜的厚度设为大于等于S。
10.根据权利要求6所述的半导体装置的制造方法，其中，
作为曝光上述抗蚀剂膜的曝光装置，使用比形成上述图案开口所需要的分辨率低的分辨率的曝光装置。
11.根据权利要求10所述的半导体装置的制造方法，其中，
通过由上述曝光装置在上述抗蚀剂膜上曝光上述图案开口，在上述抗蚀剂膜上形成相邻的接触图案以中间细的状态连接的抗蚀剂图案。
12.根据权利要求6所述的半导体装置的制造方法，其中，
为了分离上述掩模用薄膜的图案开口，当在包含上述图案开口的整个面上沉积了间隔膜后，通过回蚀该间隔膜而仅仅在上述图案开口的侧壁上剩下上述间隔膜。
13.根据权利要求6所述的半导体装置的制造方法，其中，
在将上述抗蚀剂图案作为掩模并有选择地蚀刻上述掩模用薄膜之前，通过在上述抗蚀剂图案的开口的侧壁上形成辅助抗蚀剂膜，减小开口的直径。
14.一种半导体装置的制造方法，包括：
在被处理膜上形成掩模用薄膜；
在上述掩模用薄膜上形成抗蚀剂膜；
通过在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，形成相邻的接触图案以中间细的状态连接的抗蚀剂图案；
通过在上述抗蚀剂图案的开口的侧壁上形成辅助抗蚀剂膜，减小与上述接触图案对应的图案开口的直径，并且分离相邻的图案开口；
以上述抗蚀剂膜和辅助抗蚀剂膜作为掩模，有选择地蚀刻上述掩模用薄膜；以及
通过以上述掩模用薄膜作为掩模并有选择地蚀刻上述被处理膜，形成接触孔。
15.根据权利要求14所述的半导体装置的制造方法，其中，
为了在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，使用矩形开口被周期配置的曝光用掩模，并通过该曝光装置将该掩模的图案复制到上述抗蚀剂膜。
16.根据权利要14所述的半导体装置的制造方法，其中，
为了在上述抗蚀剂膜上以邻近配置多个接触图案的状态进行曝光，使用矩形开口被周期配置、并且在相邻的矩形开口之间配置了小于等于分辨界限的微细辅助图案的曝光用掩模，并通过该曝光装置将该掩模的图案复制到上述抗蚀剂膜。
17.根据权利要求14所述的半导体装置的制造方法，其中，
当上述抗蚀剂图案的中间细的部分的最小宽度为2S时，将上述辅助抗蚀剂膜的厚度设为大于等于S。
18.根据权利要求14所述的半导体装置的制造方法，其中，
作为曝光上述抗蚀剂膜的曝光装置，使用比形成上述图案开口所需要的分辨率低的分辨率的曝光装置。
19.根据权利要求18所述的半导体装置的制造方法，其中，
通过由上述曝光装置在上述抗蚀剂膜上曝光上述图案开口，连接相邻的图案开口。
20.根据权利要求14所述的半导体装置的制造方法，其中，
为了分离上述抗蚀剂膜的图案开口，通过在将加工辅助材料涂敷在上述抗蚀剂膜的表面后执行热处理，扩散上述抗蚀剂膜内的酸并与加工辅助材料产生架桥反应，在上述图案开口的内侧形成热硬化了的抗蚀剂辅助膜。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473635A (zh) * 2010-02-19 2012-05-23 东京毅力科创株式会社 半导体装置的制造方法
CN103972054A (zh) * 2013-01-24 2014-08-06 华邦电子股份有限公司 图案化工艺
CN107164726A (zh) * 2017-07-13 2017-09-15 京东方科技集团股份有限公司 一种oled蒸镀用掩膜板及制备方法
CN109390285A (zh) * 2017-08-08 2019-02-26 联华电子股份有限公司 接触结构及其制作方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
KR101828492B1 (ko) * 2010-10-13 2018-03-29 삼성전자 주식회사 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체
US8895445B2 (en) * 2010-12-13 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming via holes
JP5738786B2 (ja) * 2012-02-22 2015-06-24 株式会社東芝 半導体装置および半導体装置の製造方法
US9184058B2 (en) * 2013-12-23 2015-11-10 Micron Technology, Inc. Methods of forming patterns by using a brush layer and masks
US9368349B2 (en) 2014-01-14 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut last self-aligned litho-etch patterning
US9425049B2 (en) 2014-01-14 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9406511B2 (en) 2014-07-10 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
US10175575B2 (en) 2016-06-01 2019-01-08 Jsr Corporation Pattern-forming method and composition
US10274817B2 (en) * 2017-03-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mask and photolithography system
CN111902934A (zh) * 2019-03-06 2020-11-06 深圳市汇顶科技股份有限公司 半导体结构及其制作方法
JP2021048372A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US20210265166A1 (en) * 2020-02-20 2021-08-26 International Business Machines Corporation Via-via spacing reduction without additional cut mask
KR20230002297A (ko) * 2020-04-23 2023-01-05 엘지이노텍 주식회사 Oled 화소 증착을 위한 금속 재질의 증착용 마스크 및 증착용 마스크의 제조방법

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0630052A3 (en) * 1991-05-20 1995-03-15 Matsushita Electronics Corp Semiconductor device of the MIS type and method of manufacturing such a semiconductor device.
JP2787646B2 (ja) * 1992-11-27 1998-08-20 三菱電機株式会社 半導体装置の製造方法
JPH0831575B2 (ja) * 1993-02-12 1996-03-27 日本電気株式会社 半導体記憶装置
JPH07245343A (ja) * 1994-03-03 1995-09-19 Toshiba Corp 半導体装置及びその製造方法
JP3859764B2 (ja) * 1995-06-27 2006-12-20 株式会社ルネサステクノロジ 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク
JP4086926B2 (ja) * 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
US6107119A (en) * 1998-07-06 2000-08-22 Micron Technology, Inc. Method for fabricating semiconductor components
US6518180B1 (en) * 1998-10-23 2003-02-11 Hitachi, Ltd. Method for fabricating semiconductor device and method for forming mask suitable therefor
JP3367460B2 (ja) * 1999-04-09 2003-01-14 日本電気株式会社 半導体装置の製造方法およびこれに用いるフォトマスク
JP2002151665A (ja) * 2000-11-14 2002-05-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6753954B2 (en) * 2000-12-06 2004-06-22 Asml Masktools B.V. Method and apparatus for detecting aberrations in a projection lens utilized for projection optics
JP4410951B2 (ja) * 2001-02-27 2010-02-10 Ｎｅｃ液晶テクノロジー株式会社 パターン形成方法および液晶表示装置の製造方法
JP2002280463A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
US6873720B2 (en) * 2001-03-20 2005-03-29 Synopsys, Inc. System and method of providing mask defect printability analysis
CN1146034C (zh) * 2001-05-14 2004-04-14 世界先进积体电路股份有限公司 下埋式微细金属连线的制造方法
JP2003249572A (ja) * 2001-12-19 2003-09-05 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2003249437A (ja) * 2002-02-26 2003-09-05 Sony Corp パターン形成方法および半導体装置の製造方法
DE10230532B4 (de) * 2002-07-05 2007-03-08 Infineon Technologies Ag Verfahren zum Bestimmen des Aufbaus einer Maske zum Mikrostrukturieren von Halbleitersubstraten mittels Fotolithographie
JP3895269B2 (ja) * 2002-12-09 2007-03-22 富士通株式会社 レジストパターンの形成方法並びに半導体装置及びその製造方法
KR100476690B1 (ko) * 2003-01-17 2005-03-18 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100539272B1 (ko) * 2003-02-24 2005-12-27 삼성전자주식회사 반도체 장치 및 그 제조방법
US7056828B2 (en) * 2003-03-31 2006-06-06 Samsung Electronics Co., Ltd Sidewall spacer structure for self-aligned contact and method for forming the same
US20050088895A1 (en) * 2003-07-25 2005-04-28 Infineon Technologies Ag DRAM cell array having vertical memory cells and methods for fabricating a DRAM cell array and a DRAM
JP2005150222A (ja) * 2003-11-12 2005-06-09 Semiconductor Leading Edge Technologies Inc パターン形成方法
JP4150660B2 (ja) * 2003-12-16 2008-09-17 松下電器産業株式会社 パターン形成方法
US7585731B2 (en) * 2004-02-20 2009-09-08 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
US7755162B2 (en) * 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US7266800B2 (en) * 2004-06-04 2007-09-04 Invarium, Inc. Method and system for designing manufacturable patterns that account for the pattern- and position-dependent nature of patterning processes
US7309653B2 (en) * 2005-02-24 2007-12-18 International Business Machines Corporation Method of forming damascene filament wires and the structure so formed
JP2006245198A (ja) * 2005-03-02 2006-09-14 Nec Electronics Corp 半導体装置の製造方法
US20060202341A1 (en) * 2005-03-10 2006-09-14 Nec Electronics Corporation Semiconductor device, and method of manufacturing the same
JP2006276655A (ja) 2005-03-30 2006-10-12 Teijin Chem Ltd プラスティックミラー用成形材料
US7575992B2 (en) * 2005-09-14 2009-08-18 Hynix Semiconductor Inc. Method of forming micro patterns in semiconductor devices
JP4409524B2 (ja) 2006-03-28 2010-02-03 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの製造方法、及び半導体装置の製造方法
US7605081B2 (en) * 2006-06-19 2009-10-20 International Business Machines Corporation Sub-lithographic feature patterning using self-aligned self-assembly polymers
US7709367B2 (en) * 2006-06-30 2010-05-04 Hynix Semiconductor Inc. Method for fabricating storage node contact in semiconductor device
US7553760B2 (en) * 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
GB0620955D0 (en) * 2006-10-20 2006-11-29 Speakman Stuart P Methods and apparatus for the manufacture of microstructures
US7700473B2 (en) * 2007-04-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gated semiconductor device and method of fabricating same
EP2143141A4 (en) * 2007-04-18 2011-04-13 Invisage Technologies Inc MATERIAL SYSTEMS AND METHOD FOR OPTOELECTRONIC ARRANGEMENTS
KR100946022B1 (ko) * 2007-05-07 2010-03-09 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
JP5102653B2 (ja) * 2008-02-29 2012-12-19 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
US8512582B2 (en) * 2008-09-15 2013-08-20 Micron Technology, Inc. Methods of patterning a substrate
KR101095828B1 (ko) * 2009-06-29 2011-12-16 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8492744B2 (en) * 2009-10-29 2013-07-23 The Board Of Trustees Of The University Of Illinois Semiconducting microcavity and microchannel plasma devices
US8547720B2 (en) * 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
US8829589B2 (en) * 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473635A (zh) * 2010-02-19 2012-05-23 东京毅力科创株式会社 半导体装置的制造方法
CN103972054A (zh) * 2013-01-24 2014-08-06 华邦电子股份有限公司 图案化工艺
CN103972054B (zh) * 2013-01-24 2017-03-01 华邦电子股份有限公司 图案化工艺
CN107164726A (zh) * 2017-07-13 2017-09-15 京东方科技集团股份有限公司 一种oled蒸镀用掩膜板及制备方法
CN107164726B (zh) * 2017-07-13 2019-07-09 京东方科技集团股份有限公司 一种oled蒸镀用掩膜板及制备方法
CN109390285A (zh) * 2017-08-08 2019-02-26 联华电子股份有限公司 接触结构及其制作方法
CN109390285B (zh) * 2017-08-08 2021-02-12 联华电子股份有限公司 接触结构及其制作方法
US11018141B2 (en) 2017-08-08 2021-05-25 United Microelectronics Corp. Contacts and method of manufacturing the same
US11653491B2 (en) 2017-08-08 2023-05-16 United Microelectronics Corp. Contacts and method of manufacturing the same

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