CN101262206B - 放大电路 - Google Patents

Abstract

本发明提供一种放大电路，其中在运算放大器(OP)的差动输入端子上分别连接取样电容(C1、C2)。取样电容(C1、C2)对输入信号进行取样。虚拟开关(10、12)的源极端子和漏极端子与连接运算放大器OP和取样电容(C1、C2)的路径相连，通过栅极—漏极间电容来调整与运算放大器(OP)对应的差动输入电压的共模电压。因此可以解决若不使用共模反馈环、则运算放大器的共模电压容易改变的问题。

Description

放大电路

技术领域

本发明涉及用于比较器的输入级等的放大电路。 

背景技术

分别具有两个输入端子和输出端子的全差动型运算放大器用于比较器的输入级等各种电路。全差动型运算放大器与单端(single end)型相比，抗噪性高，抗时钟馈通(clock feed-through)性也高。全差动型的运算放大器为了使两个系统的输出电压的平均值恒定，大多添加了共模反馈(CMFB)电路。 

【专利文献1】特开2005-354172号公报 

但是，若使用CMFB电路，则需要考虑反馈环路的延迟。因此，尤其是在开环中使用运算放大器时，该延迟是妨碍高速化的原因之一。 

发明内容

本发明鉴于这种状况而作出的，其目的是提供一种使输出共模电压稳定，同时可进行高速动作的放大电路。 

为了解决上述问题，本发明的某一方式的放大电路，包括：运算放大器，其具有差动输入端子；取样电容，分别与差动输入端子相连，并对输入信号进行取样；和调整电容，其在取样电容的一端上与取样电容并联连接，并对向运算放大器输入的差动输入电压的共模电压进行调整，所述调整电容包含MOS开关的栅极-沟道间电容，该MOS开关的源极端子和漏极端子与连接所述运算放大器和所述取样电容的路径相连。 

根据该方式，通过调整输入信号的共模电压，可以使输出共模电压稳定。另外，由于不使用共模反馈系统，所以不会有因该系统引起的延迟，可以进行高速动作。 

调整电容可以包含源极端子和漏极端子与连接运算放大器和取样电容的路径相连的MOS开关的栅极—沟道间电容。MOS开关可以是CMOS 开关，也可以是N沟道MOS开关，也可以是P沟道MOS开关。 

MOS开关在该放大电路的放大期间接通而产生栅极—沟道间电容，在该放大电路的取样期间断开而使栅极—沟道间电容消除。由此，可以通过栅极—沟道间电容的产生和消除，抑制与运算放大器对应的差动输入电压的共模电压的改变。 

也可进一步具有短路开关，使运算放大器的输出端子和输入端子短路；MOS开关通过使短路开关断开，从而利用栅极—沟道间电容来抵消向路径释放的电荷，同时调整所述路径的电位。利用栅极—沟道间电容来进行抵消的电荷可以是从短路开关释放的电荷的全部或一部分。由此，还可将为降低短路开关的噪声而设置的MOS开关用于共模电压的改变的抑制。 

调整电容的一端可以与连接运算放大器和取样电容的路径相连，可以在本放大电路的放大期间和取样期间向所述调整电容的另一端输入不同的电压。由此，可以使上述路径的电位稳定。 

取样电容可以在放大期间被输入参考电压。可以对调整电容的另一端在放大期间输入输入信号，在取样期间输入参考电压。由此，向参考电容和调整电容输入了反相的电压，可以抑制共模电压的改变。 

另外，以上构成要素的任意的组合或在方法、装置、系统等之间相互转换本发明的构成要素和表现的情况都作为本发明的形态有效。 

附图说明

图1是表示本发明的实施方式1涉及的放大器的结构的电路图； 

图2是说明实施方式1涉及的放大电路的动作用的定时图； 

图3是表示本发明的实施方式2涉及的放大电路的结构的电路图； 

图4是表示本发明的实施方式3涉及的放大电路的结构的电路图； 

图5是表示本发明的实施方式4涉及的放大电路的结构的电路图； 

图6是说明实施方式4涉及的放大电路的动作用的定时图； 

图7是表示本发明的实施方式5涉及的放大电路的结构的电路图； 

图8是表示本发明的实施方式6涉及的放大电路的结构的电路图； 

图9是表示本发明的实施方式7涉及的放大电路的结构的电路图； 

图10是说明实施方式7涉及的放大电路的动作用的定时图。 

图中：C1—第一取样电容，C2—第二取样电容，C3—第一调整电容，C4—第二调整电容，C5—第三调整电容，C6—第四调整电容，OP—运算放大器，10—第一虚拟开关，11—第三虚拟开关，12—第二虚拟开关，13—第四虚拟开关，14—第一短路开关，16—第二短路开关，100—放大电路。 

具体实施方式

下面，以最佳实施方式为基础并参考附图来说明本发明。设对各附图所示的相同或类似的构成元素、部件、处理添加同一附图标记，并适当省略重复的说明。实施方式不限定发明，仅是示例，实施方式中描述的所有特征及其组合不见得必然是本发明的本质。 

图1是表示本发明的实施方式1涉及的放大电路110的结构的电路图。放大电路110具有全差动型运算放大器OP。运算放大器OP的正相输入端子与第一取样电容C1的一端相连。第一取样电容C1的另一端与第一开关SW1和第二开关SW2的一端并联连接。对第一开关SW1的另一端施加差动输入信号中的正的输入信号Vin+，对第二开关SW2的另一端施加正的参考电压Vref+。 

运算放大器OP的反相输入端子与第二取样电容C2的一端相连。第二取样电容C2的另一端与第三开关SW3和第四开关SW4的一端并联连接。对第三开关SW3的另一端施加负的输入信号Vin-，对第四开关SW4的另一端施加负的参考电压Vref-。 

在运算放大器OP的正相输入端子和第一取样电容C1的一端之间的第一节点A上并联连接第一调整电容C3和第二调整电容C4的一端。第一调整电容C3的另一端与第五开关SW5和第六开关SW6的一端并联连接。对第五开关SW5的另一端施加正的输入信号Vin+，对第六开关SW6的另一端施加正的参考电压Vref+。第二调整电容C4的另一端与第七开关SW7和第八开关SW8的一端并联连接。对第七开关SW7的另一端施加负的输入信号Vin-，对第八开关SW8的另一端施加负的参考电压Vref-。 

在运算放大器OP的反相输入端子和第二取样电容C2的一端之间的第二节点B上并联连接第三调整电容C5和第四调整电容C6的一端。第三调整电容C5的另一端与第五开关SW5和第六开关SW6的一端并联连接。对第五开关SW5的另一端施加正的输入信号Vin+，对第六开关SW6的另一端施加正的参考电压Vref+。第四调整电容C6的另一端与第七开关SW7和第八开关SW8的一端并联连接。对第七开关SW7的另一端施加负的输入信号Vin-，对第八开关SW8的另一端施加负的参考电压Vref-。 

运算放大器OP具有自动调零(auto zero)状态和放大状态。本说明书中，所谓自动调零状态是指输入端子的电压和输出端子的电压实质上相等，运算放大器OP为单位增益缓冲(unity gain buffer)状态。 

第一开关SW1～第八开关SW8采用N沟道MOSFET(Metal OxideSemiconductor Field Effect Transistor金属氧化物半导体场效应晶体管)。设第一取样电容C1和第二取样电容C2的电容值实质上相等，第一调整电容C3和第二调整电容C4的电容值也实质上相等，第三调整电容C5和第四调整电容C6的电容值也实质上相等。 

在第一节点A上并联连接第一取样电容C1、第一调整电容C3和第二调整电容C4。与第一节点A相连的电容值CAv用下述式1来表示。 

CAv＝Cv+2*D*Cv                …(1) 

Cv表示取样电容的电容值。(D*Cv)表示调整电容的电容值。D是第一变量，式1忽略了寄生电容，下面，以取理想值的式子为前提来加以说明。 

第二节点B上并联连接第二取样电容C2、第三调整电容C5和第四调整电容C6。由于分别与第一节点A和第二节点B相连的相互对应的电容的电容值实质上相等，所以与第二节点B相连的电容值CBv与上述式1表示的与第一节点A相连的电容值CAv实质上相等(参考式2)。 

CBv＝CAv                      …(2) 

下面，说明实施方式1的放大电路110的动作。 

图2是说明实施方式1的放大电路110的动作用的定时图。图2中， 上面第一行表示放大电路110的状态，交替重复取样SMP期间和放大AMP期间。 

在取样SMP期间内，运算放大器OP为自动调零AZ状态。将第一开关SW1和第三开关SW3控制为接通(ON)，将第二开关SW2和第四开关SW4控制为断开(OFF)。另外，将第五开关SW5和第七开关SW7控制为断开，将第六开关SW6和第八开关SW8控制为接通。 

取样SMP期间内，第一取样电容C1取样正的输入信号Vin+，而存储{(Vin+)-Vaz}*C1v的电荷。第二取样电容C2取样负的输入信号Vin-，而存储{(Vin-)-Vaz}*C2v的电荷。第一调整电容C3接受正的参考电压Vref+，而存储{(Vref+)-Vaz}*C3v的电荷。第二调整电容C4接受负的参考电压Vref-，而存储{(Vref-)-Vaz}*C4v的电荷。第三调整电容C5接受正的参考电压Vref+，而存储{(Vref+)-Vaz}*C4v的电荷。第四调整电容C6接受负的参考电压Vref-，而存储{(Vref-)-Vaz}*C6v的电荷。 

取样SMP期间内，第一节点A中充电的电荷由下述式3表示。 

{(Vin+)-Vaz}C1v+{(Vref+)-Vaz}*D*C3v+{(Vref-)-Vaz}*D*C4v                            …(式3) 

同样，在取样SMP期间内，第二节点B中充电的电荷由下述式4来表示。 

{(Vin-)-Vaz}C2v+{(Vref+)-Vaz}*D*C5v+{(Vref-)-Vaz}*D*C6v                            …(式4) 

放大AMP期间中，运算放大器OP为放大AMP状态。将第一开关SW1和第三开关SW3控制为断开，将第二开关SW2和第四开关SW4控制为接通。另外，将第五开关SW5和第七开关SW7控制为接通，将第六开关SW6和第八开关SW8控制为断开。 

放大AMP期间中，第一节点A中充电的电荷由下述式5来表示。 

{(Vref+)-VAamp1}C1v+{(Vin+)-VAamp1}*D*C3v+{(Vin-)-VAamp1}*D*C4v                       …(式5) 

VAamp1表示放大AMP期间中的第一节点A的电压。 

同样，放大AMP期间中，第二节点B中充电的电荷由下述式6表示。 

{(Vref-)-VBamp1}C2v+{(Vin+)-VBamp1}*D*C5v+{(Vin-)-VBamp1}*D*C6v                       …(式6) 

VBamp1表示放大AMP期间中的第二节点B的电压。 

下面，进行更具体地说明。放大AMP期间中，第一取样电容C1接受正的参考电压Vref+，第二取样电容C2接受正的参考电压Vref-。第一取样电容C1在第一节点A上充电{(Vref+)-VAamp1}*C1v的电荷。同样，第二取样电容C2在第二节点B上充电{(Vref-)-VBamp1}*C2v的电荷。 

放大AMP期间中，第一调整电容C3取样正的输入信号Vin+，第二调整电容C4取样负的输入信号Vin-，第三调整电容C5取样正的输入信号Vin+，第四调整电容C取样负的输入信号Vin-。第一调整电容C3在第一节点A上充电{(Vin+)-VAamp1}*D*C3v的电荷。第二调整电容C4在第一节点A上充电{(Vin-)-VAamp1}*D*C4v的电荷。第三调整电容C5在第二节点B上充电{(Vin+)-VBamp1}*D*C5v的电荷。第四调整电容C6在第二节点B上充电{(Vin-)-VBamp1}*D*C6v的电荷。 

由于根据电荷存储规则，式3＝式5成立，所以放大AMP期间中的第一节点A的电压VAamp1由下述式7来表示。 

下面，为了简化标记，而将上述式1和式2中的CAv和CBv标记为Cab，将Cv标记为C。 

VAamp1＝Vaz+{(Vref+)-(Vin+)}*C/Cab+{(Vin+)-(Vref+)}*D*C/Cab+{(Vin-)-(Vref-)}*D*C/Cab    …(式7) 

同样，由于根据电荷存储规则，式4＝式6成立，所以放大AMP期间中的第二节点B的电压VBamp1由下述式8表示。 

VBamp1＝Vaz+{(Vref-)-(Vin-)}*C/Cab+{(Vin+)-(Vref+)}*D*C/Cab+{(Vin-)-(Vref-)}*D*C/Cab    …(式8) 

通过上述式7和式8，对实施方式1涉及的运算放大器OP的放大AMP状态时的第一节点A的电压VAamp1和第二节点B的电压VBamp1进行合计后的电压Vsum1由下述表9表示。 

Vsum1＝2Vaz+(1-2D)*C/Cab*{(Vref+)+(Vref-)-(Vin+)-(Vin-)}                           …(式9) 

对上述式9所示的合计后电压Vsum1进行平均化的电压为实施方式1涉及的运算放大器OP的放大AMP状态中的输入共模电压Vcm1。若设自动调零AZ状态的输入共模电压Vcm1的理想值是上述式7～9中的自动调零电压Vaz，则通过将上述式9中的第一变量D设置为1/2，从而可以将放大AMP状态下的输入共模电压Vcm1设置为该自动调零电压Vaz。即，通过将第一变量D设为1/2，则可以使自动调零AZ状态和放大AMP状态的输入共模电压Vcm1实质上相等。第一变量D如上述式1所示，表示调整用电容的电容值相对取样电容的电容值的比值。另外，在想要将输入共模电压Vcm1的值设置为上述自动调零电压Vaz之外的值的情况下，也可以将第一变量D设置为1/2之外的值。 

如上所述，根据实施方式1，可以抑制输入共模电压的变化。更具体的，若正的输入信号Vin+和负的输入信号Vin-的输入共模电压与正的参考电压Vref+和负的参考电压Vref+的输入共模电压大大不同，则有可能输出共模电压变得过大，或变得过小。在这种状况下，运算放大器内的晶体管的动作区域离开饱和区域，这时，不能得到充分的特性。 

对此，根据实施方式1，与取样电容相分离地设置了调整电容，而通过在取样期间和放大期间中将不同的电压输入到第一节点A和第二节点B，从而可以抑制实际输入到取样电容的差动电压的共模电压的改变。通过使该共模电压处于可保证运算放大器内的晶体管在饱和区域内动作的范围内，而可以良好地保证运算放大器的特性。 

由此，即使不使用共模反馈环，也可以使输出共模电压稳定。另外，由于不使用共模反馈环，所以不需要考虑该部分的延迟，可以进行高速动作。 

图3是表示本发明的实施方式2的放大电路120的结构的电路图。实 施方式2的放大电路120与实施方式1的放大电路110的基本结构相同。下面，说明不同点。 

实施方式2的放大电路120与实施方式1的放大电路110相比，为省略了第二调整电容C4、第四调整电容C6、第五开关SW5、第六开关SW6、第七开关SW7和第八开关SW8的结构，并追加了第九开关SW9和第十开关SW10的结构。第一调整电容C3的一端与第一节点A相连，另一端与第九开关SW9和第十开关SW10的一端并联连接。向第九开关SW9的另一端施加第一控制电压V1，向第十开关SW10的另一端施加第二控制电压V2。同样，第三调整电容C5的一端与第二节点B相连，另一端与第九开关SW9和第十开关SW10的一端并联连接。 

第一控制电压V1和第二控制电压V2设置为满足下述式10所示的关系。 

V1-V2＝E*{(Vin+)+(Vin-)-(Vref+)+(Vref-)}                                …(式10) 

E是第二变量。 

第一控制电压V1是在运算放大器OP为自动调零AZ状态时，施加到第一调整电容C3和第三调整电容C5的电压，第二控制电压V2是在运算放大器P为放大AMP状态时，施加到第一调整电容C3和第三调整电容C5的电压。 

本实施方式的放大电路120的动作与图2所示的除第五开关SW5～第八开关SW8的动作之外的定时图所示的动作基本上相同。追加点是在取样SMP期间将第九开关SW9控制为接通，将第十开关SW10控制为断开。在放大AMP期间将第九开关SW9控制为断开，将第十开关SW10控制为接通。 

实施方式2的运算放大器OP在放大AMP状态时的第一节点A的电位VAamp2如下述式11所示。 

VAamp2＝Vaz+{(Vref+)-(Vin+)}*C/Cab+E*{(Vin+)+(Vin-)-(Vref+)+(Vref-)}*D*C/Cab                …(式11) 

同样，实施方式2的运算放大器OP在放大AMP状态时的第二断开B 的电位VBamp2由下述式12来表示。 

VBamp2＝Vaz+{(Vref-)-(Vin-)}*C/Cab+E*{(Vin+)+(Vin-)-(Vref+)+(Vref-)}*D*C/Cab            …(式12) 

根据上述式11和式12，对实施方式2的运算放大器OP在放大AMP状态时的第一节点A的电压VAamp2和第二节点B的电位VBamp2进行合计后的电压Vsum2由下述式13来表示。 

Vsum2＝2Vaz+(1-E*D)*{(Vref+)+(Vref-)-(Vin+)+(Vin-)}*C/Cab                                …(式13) 

对上述式13所示的总计出的电压Vsum2进行平均化后的电压为实施方式2的运算放大器OP在放大AMP状态中的输入共模电压Vcm2。若设自动调零AZ状态的输入共模电压Vcm2的理想值是上述式11～13中的自动调零电压Vaz，则上述式13中，通过设置第一变量D和第二变量E，使得(E*D)＝1，则可以将放大AMP状态中的输入共模电压Vcm2设置为该自动调零电压Vaz。 

另外，在想要将输入共模电压Vcm2的值设置为上述自动调零电压Vaz之外的值的情况下，也可将(E*D)设置为1之外的值。另外，在输入信号Vin+、输入信号Vin-的值预先区分的情况下，可以通过调整第一变量D和第二变量E的至少一个，从而对第一控制电压V1分配电源电压，对第二控制电压V2分配接地电压。此时，不需要设置电平偏移电路等，来生成第一控制电压V1和第二控制电压V2，可以简化电路。 

如上所说明的，根据实施方式2，与实施方式1相同，可以抑制输入共模电压的变化。因此，即使不使用共模反馈环，也可使输出共模电压稳定。还可进行高速动作。另外，与实施方式1的电路结构相比，不需要设置第五开关SW5～第八开关SW8，所以可以简化电路。另外，若将第一控制电压V1和第二控制电压V2的电压差设定得较大，则可以减小调整电容的电容值，而可以缩小电路面积。 

图4是表示本发明的实施方式3的放大电路130的结构的电路图。实施方式3的放大电路130与实施方式2的放大电路120基本结构相同。下面，说明不同点。 

实施方式3的放大电路130是在实施方式2的放大电路120上添加了放大器AP的结构。将第一调整电容C3的一端与第一节点A相连，将另一端与放大器AP的输出端子相连。同样，第三调整电容C5的一端与第二节点B相连，另一端与放大器AP的输出端子相连。放大器AP的输入端子与第九开关SW9和第十开关SW10的一端并联连接。将第一控制电压V1施加到第九开关SW9的另一端，将第二控制电压V2施加到第十开关SW10的另一端。放大器AP的放大率是E倍。该放大率与第二变量E对应。 

实施方式3的放大电路130的动作、第一节点A和第二节点B的电位与实施方式2的放大电路120相同。 

如以上所说明的，根据实施方式3，实现了与实施方式2相同的效果。另外，若很高地设置放大器AP的放大率E，则可以减小调整电容的电容值，可以进一步缩小电路面积。 

图5是表示本发明的实施方式4的放大电路140的结构的电路图。实施方式4的放大电路140与实施方式1的放大电路110基本结构相同。下面，说明不同点。 

实施方式4的放大电路140与实施方式1的放大电路110相比，为省略了第二调整电容C4、第四调整电容C6、第五开关SW5、第六开关SW6、第七开关SW7和第八开关SW8的结构。并且，代替第一调整电容C3而设置了第一虚拟开关10，代替第三调整电容C5而设置了第二虚拟开关12。 

第一虚拟开关10和第二虚拟开关12使用CMOS(ComplementaryMetal Oxide Semiconductor互补性氧化金属半导体)开关。CMOS开关通过组合N沟道MOSFET和P沟道MOSFET来构成。向N沟道MOSFET的栅极端子输入第一时钟信号CLK，向P沟道MOSFET的栅极端子输入反转该第一时钟信号CLK的相位后的第一反相时钟信号CLKb。在CMOS开关的接通状态下，在栅极—沟道之间产生电容。 

第一虚拟开关10的源极端子和漏极端子都与连接第一取样电容C1和运算放大器OP的正相输入端子的信号线相连。同样，第二虚拟开关12的源极端子和漏极端子都与连接第二取样电容C2和运算放大器OP的反相输入端子的信号线相连。 

下面，说明实施方式4的放大电路140的动作。 

图6是说明实施方式4的放大电路140的动作用的定时图。图6中，上面第一行表示放大电路140的状态，交替重复取样SMP期间和放大AMP期间。在下面的说明中，将第一时钟信号CLK和第一反相时钟信号CLKb的高电平设置为电源电压，将低电平设置为接地电压。 

取样SMP期间中，运算放大器OP为自动调零AZ状态。将第一时钟信号CLK控制为低电平Low，将第一反相时钟信号CLKb控制为高电平High。将第一开关SW1和第三开关SW3控制为接通，而将第二开关SW2和第四开关SW4控制为断开。为了向N沟道MOSFET的栅极端子输入低电平Low，向P沟道MOSFET的栅极端子输入高电平High，而将第一虚拟开关10和第二虚拟开关12控制为断开。 

放大AMP期间中，运算放大器OP为放大AMP状态。将第一时钟信号CLK控制为高电平High，将第一反相时钟信号CLKb控制为低电平Low。将第一开关SW1和第三开关SW3控制为断开，将第二开关SW2和第四开关SW4控制为接通。为了向N沟道MOSFET的栅极端子输入高电平High，向P沟道MOSFET的栅极端子输入低电平Low，而将第一虚拟开关10和第二虚拟开关12控制为接通。 

在由CMOS开关构成的第一虚拟开关10和第二虚拟开关12的接通状态下，在CMOS开关的栅极—沟道之间产生电容。因此，受到输入到栅极端子的时钟信号的影响，而从沟道向源极端子和漏极端子传送该影响。例如，在输入到P沟道MOSFET的栅极端子的时钟信号从高电平High转移到低电平Low时，虽然最初没有形成沟道，但是慢慢形成了沟道。这是，随着栅极端子电压降低，源极端子和漏极端子的电压也受到该影响而降低。 

首先，考虑由CMOS开关构成的第一虚拟开关10和第二虚拟开关12接通的情况。在第一节点A和第二节点B的电位较低的情况下，构成第一虚拟开关10和第二虚拟开关12的N沟道MOSFET接通的期间变长。在CMOS开关接通的情况下，由于栅极—沟道之间产生电容，所以受到栅极端子电压的影响，第一节点A和第二节点B的电位升高。 

另一方面，在第一节点A和第二节点B的电位较高的情况下，构成 第一虚拟开关10和第二虚拟开关12的P沟道MOSFET接通的期间变长。在CMOS开关接通的期间，由于栅极—沟道之间产生电容，所以受到栅极端子电压的影响，第一节点A和第二节点B的电位升高。 

接着，考虑由CMOS开关构成的第一虚拟开关10和第二虚拟开关12断开的情况。在第一节点A和第二节点B的电位较低的情况下，构成第一虚拟开关10和第二虚拟开关12的N沟道MOSFET接通的期间变长。在CMOS开关接通的期间，由于在栅极—沟道之间发生电容，所以受到栅极端子电压的影响，第一节点A和第二节点B的电位降低。 

另一方面，第一节点A和第二节点B的电位较高的情况下，构成第一虚拟开关10和第二虚拟开关12的P沟道MOSFET接通的期间变长。在CMOS开关接通的期间，由于在栅极—沟道间产生电容，所以受到栅极端子电压的影响，第一节点A和第二节点B的电位降低。 

另外，在可预测取样SMP期间和放大AMP期间中的第一节点A和第二节点B的电位的情况下，为了补偿输入信号Vin的共模电压和参考电压Vref的共模电压的偏差，需要算出必要的电容值。并且，可以将具有该算出的电容值的电容与第一节点A和第二节点B相连。为了使上述栅极—沟道间电容作为该电容起作用，而调整第一虚拟开关10和第二虚拟开关12的种类、大小和第一时钟信号CLK和第一反相时钟信号CLKb向栅极端子的输入定时的至少一个以上。 

另外，在调整第一虚拟开关10和第二虚拟开关12的大小的情况下，最好通过沟道程度L，而不是通过沟道宽度W来进行调整。若增加沟道宽度W，则边际(fringing)电容增大，容易产生偏差。与此相对，若增大沟道程度L来调整栅极—沟道间电容，则可以形成很难产生偏差的电容。 

如上所说明的，根据实施方式4，通过设置虚拟开关，可以抑制输入共模电压的变化。因此，即使不使用共模反馈环，也可稳定输出共模电压。另外，还可进行高速动作。 

图7是表示本发明的实施方式5的放大电路150的结构的电路图。实施方式5的放大电路150与实施方式4的放大电路140的基本结构相同。下面说明不同点。 

实施方式5的放大电路150是在实施方式4的放大电路140上添加了 第一短路开关14和第二短路开关16的结构。通过使第一短路开关14接通，而可以使运算放大器OP的正相输入端子和正相输出端子短路。通过使第二短路开关16接通，可以使运算放大器OP的反相输入端子和反相输出端子短路。即，若第一短路开关14和第二短路开关16接通，则运算放大器OP变为单位增益缓冲状态，而可产生自动调零AZ状态。 

第一短路开关14和第二短路开关16使用CMOS开关，向构成CMOS开关的P沟道MOSFET的栅极输入第一反相时钟信号CLKb，向N沟道MOSFET的栅极端子输入第一时钟信号CLK。输入到第一短路开关14和第二短路开关16的N沟道MOSFET和P沟道MOSFET的栅极端子的时钟信号和输入到第一虚拟开关10和第二虚拟开关12的N沟道MOSFET和P沟道MOSFET的栅极端子的时钟信号反相。 

实施方式4的放大电路140中，在取样SMP期间，第一短路开关14和第二短路开关16处于接通状态，第一短路开关14和第二短路开关16产生栅极—沟道间电容。为了转移到放大AMP期间，若第一短路开关14和第二短路开关16断开，则产生沟道电荷注入噪声和时钟馈通噪声。 

放大AMP期间中，第一虚拟开关10和第二虚拟开关12变为接通状态，而产生栅极—沟道间电容。因该沟道—栅极间电容的影响，抵消了第一短路开关14和第二短路开关16断开时流出的电荷。相反，若假定从第一短路开关14和第二短路开关16向运算放大器OP的输入端子和输出端子平均释放一半电荷，则流入向第一节点A和第二节点B释放的电荷的一半。若将第一虚拟开关10和第二虚拟开关12的大小设计为第一短路开关14和第二短路开关16的大小的一半，则可以彼此抵消流入到第一节点A和第二节点B的电荷。 

这样，实施方式5的第一虚拟开关10和第二虚拟开关12具有抵消从第一短路开关14和第二短路开关16产生的噪声成分的作用。使该第一短路开关14和第二短路开关16兼有如实施方式4中所说明的抑制输入共模电压的变化用的作用。因此，第一虚拟开关10和第二虚拟开关12的大小可以不是第一短路开关14和第二短路开关16的大小的一半，可设置为与所需的栅极—沟道间电容的大小相对应的值。 

如以上所说明的，根据实施方式5，实现了与实施方式4相同的效果。 另外，由于可以使用抵消从运算放大器的短路开关产生的噪声用的现有的虚拟开关，所以可以有效利用现有的结构。 

图8是表示本发明的实施方式6的放大电路160的结构的电路图。实施方式6的放大电路160是在实施方式4的放大电路140上添加了第三虚拟开关11和第四虚拟开关13的结构。实施方式4中，以存在多种输入到第一取样电容C1和第二取样电容C2的输入信号Vin和参考电压Vref为前提。第三虚拟开关11和第四虚拟开关13也使用CMOS开关。向N沟道MOSFET的栅极端子输入第二时钟信号CLK2，向P沟道MOSFET的栅极端子输入反转该第二时钟信号CLK2的相位的第二反相时钟信号。 

第三虚拟开关11和第四虚拟开关13与第一虚拟开关10和第二虚拟开关12同样连接。即，第三虚拟开关11的源极端子和漏极端子都与连接第一取样电容C1和运算放大器OP的正相输入端子的信号线相连。同样，第四虚拟开关13的源极端子和漏极端子都与连接第二取样电容C2和运算放大器OP的反相输入端子的信号线相连。 

第三虚拟开关11和第四虚拟开关13、第一虚拟开关10和第二虚拟开关12被设计为大小和时钟信号的振幅电平的至少一个不同。因此，可以使第三虚拟开关11和第四虚拟开关13上产生的栅极—沟道间电容的电容值与第一虚拟开关10和第二虚拟开关12上产生的栅极—沟道间电容的电容值不同。可根据输入到第一取样电容C1和第二取样电容C2的输入信号Vin和参考电压Vref的种类，来选择虚拟开关。 

另外，图8中假定两种输入，设置了两种虚拟开关，但是在假定三种以上的输入的情况下，可以设置三种以上的虚拟开关。 

如以上所说明的，根据实施方式6，实现了与实施方式4相同的效果。另外，对于取样电容有多种输入的结构，也可有效对应。 

图9是表示本发明的实施方式7的放大电路170的结构的电路图。实施方式7的放大电路170与实施方式1的放大电路110基本结构相同。下面，说明不同点。 

实施方式7的放大电路170中，第一调整电容C3、第二调整电容C4、第三调整电容C5和第四调整电容C6不与第一取样电容C1和第二取样电容C2的运算放大器OP侧、即输出侧的端子相连，而与输入侧的端子相 连。 

图10是说明实施方式7的放大电路170的动作用的定时图。图10中，上面第一行表示放大电路110的状态，交替重复取样SMP期间和放大AMP期间。但是，将对取样SMP期间的终止定时的瞬间值进行取样后不进行放大而仅仅保持取样值的保持期间插入到取样SMP期间和放大AMP期间之间。 

取样SMP期间中，自动放大器OP为自动调零AZ状态。第一开关SW1和第三开关SW3被控制为接通。第二开关SW2和第四开关SW4被控制为维持从放大AMP期间起的断开状态。另外，将第五开关SW5和第七开关SW7控制为断开，将第六开关SW6和第八开关SW8控制为接通。 

第一取样电容C1对取样SMP期间的终止定时中的正的输入信号Vin+进行取样，而存储C1v{Vaz-(Vin+)}的电荷。第二取样电容C2对取样SMP期间的终止定时中的负的输入信号Vin-进行取样，而存储C2v{Vaz-(Vin-)}的电荷。第一调整电容C3将正的参考电压Vref+施加到输入侧端子，将正的输入信号Vin+施加到第一取样电容C1侧端子，而存储C3v{(Vref+)-(Vref+)}的电荷。第二调整电容C4将负的参考电压Vref-施加到输入侧端子，将负的输入信号Vin-输入到第一取样电容C1侧端子，而存储C4v{(Vin-)-(Vref-)}的电荷。第三调整电容C5将正的参考电压Vref+输入到输入侧端子，将正的输入信号Vin+输入到第二取样电容C2侧端子，而存储C5v{(Vin+)-(Vref+)}的电荷。第四调整电容C6将负的参考电压Vref-施加到输入侧端子，将负的输入信号Vin-施加到第二取样电容C2侧端子，而存储C6v{(Vin-)-(Vref-)}的电荷。 

在从取样SMP期间向放大AMP期间转移之前，转移到保持期间。将第一开关SW1和第三开关SW3控制为断开，将第二开关SW2和第四开关SW4控制为接通。即使取样SMP期间结束，也控制为第五开关SW5和第七开关SW7维持断开状态，第六开关SW6和第八开关SW8维持接通状态。 

第一取样电容C1和第二取样电容C2以保持取样值不变的方式等待放大AMP期间的开始。这时，第一调整电容C3和第二调整电容C4中存储 的电荷流入到第三节点AA，从而调整第一取样电容C1的输入侧端子电压。同样，第三调整电容C5和第四调整电容C6中存储的电荷流入到第四节点BB，从而调整第二取样电容C2的输入侧端子电压。 

放大AMP期间中，运算放大器OP为放大AMP状态。控制为第一开关SW1和第三开关SW3维持断开状态。第二开关SW2和第四开关SW4断开。另外，控制第五开关SW5和第七开关SW7为接通，第六开关SW6和第八开关SW8为断开。第三节点AA和第四节点BB为浮置状态。 

如上所说明的，根据实施方式7，即使不是在取样电容的输出侧，而在输入侧连接调整电容，也可实现与实施方式1相同的效果。 

以上，以实施方式为基础说明了本发明。但是本领域内普通技术人员应理解实施方式仅是示例，这些各构成要素和各处理流程的组合可以有各种变形例，而这种变形例也处于本发明的范围中。 

所有实施方式1～7的放大电路110～170可适用于放大器和比较器的预放大部。进一步，还可适用于取样与保持电路、四则运算电路、微分电路、积分电路、滤波电路等的输入级等。 

另外，实施方式4～6中，作为虚拟开关，说明了使用CMOS开关的例子。在这方面，若第一节点A和第二节点B所假定的电位和时钟信号CLK的振幅电平的关系中，是N沟道MOSFET正常动作的范围，则可以仅使用N沟道MOSFET，而不是CMOS开关。对于P沟道MOSFET也相同，也可仅使用P沟道MOSFET，而不是CMOS开关。这时，可以缩小电路面积。 

Claims (5)

1.一种放大电路，包括：

运算放大器，其具有差动输入端子；

取样电容，分别与所述差动输入端子相连，并对输入信号进行取样；和

调整电容，其在所述取样电容的一端上与所述取样电容并联连接，对向所述运算放大器输入的差动输入电压的共模电压进行调整，

所述调整电容包含MOS开关的栅极-沟道间电容，该MOS开关的源极端子和漏极端子与连接所述运算放大器和所述取样电容的路径相连。

2.根据权利要求1所述的放大电路，其特征在于，

所述MOS开关，在该放大电路的放大期间接通而产生所述栅极-沟道间电容，在该放大电路的取样期间断开而使所述栅极-沟道间电容消除。

3.根据权利要求2所述的放大电路，其特征在于，

还具备短路开关，其使所述运算放大器的输出端子和输入端子短路；

所述MOS开关通过使所述短路开关断开，从而利用所述栅极-沟道间电容来抵消向所述路径释放的电荷，同时调整所述路径的电位。

4.根据权利要求1所述的放大电路，其特征在于，所述调整电容的一端与连接所述运算放大器和所述取样电容的路径相连，在该放大电路的放大期间和取样期间将不同的电压输入到所述调整电容的另一端。

5.根据权利要求4所述的放大电路，其特征在于，

所述取样电容在所述放大期间内被输入参考电压；

对所述调整电容的另一端，在所述放大期间输入所述输入信号，在所述取样期间输入所述参考电压。

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