CN101241890B - 芯片封装结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种芯片封装结构的制作方法，首先，提供一具有一芯片座、多个引脚以及至少一结构加强件的导线架。之后，将芯片配置于芯片座上，并形成用以电性连接于芯片与引脚之间的多条打线导线。接着，于导线架的上下表面形成上胶体及第一下胶体，第一下胶体中具有多个凹部，以暴露出结构加强件。最后，以此第一下胶体为一蚀刻掩膜蚀刻结构加强件，直到结构加强件所连接的芯片座与其中一引脚，或是所连接的相邻的二引脚彼此电性绝缘。

Description

芯片封装结构及其制作方法
技术领域
本发明是有关于一种芯片封装结构，且特别是有关于一种具有导线架的芯片封装结构。 
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。 
在集成电路的封装中，裸芯片系先经由晶圆(wafer)制作、电路设计、光掩膜制作以及切割晶圆等步骤而完成，而每一颗由晶圆切割所形成的裸芯片，经由裸芯片上的焊垫(bonding pad)与封装基材(substrate)电性连接，再以封装胶体(molding compound)将裸芯片加以包覆，其目的在于防止裸芯片受到外界湿度影响及杂尘污染，并提供裸芯片与外部电路之间电性连接的媒介，以构成一芯片封装(Chip Package)结构。 
请同时参考图1A及1B，其分别为现有的一种芯片封装结构的俯视图及剖面图。芯片封装体100包括一导线架110、一芯片120、多条焊线(bonding wire)130与一封装胶体140。导线架110包括一芯片座(die pad)112以及多条引脚114，而引脚114配置于芯片座112的外围。 
芯片120具有彼此相对的一有源面122以及一背面124。芯片120配置于芯片座112上，并且背面124朝向芯片座112。有源面122具有多个接点126，而焊线130将接点126电性连接于引脚114。封装胶体140将芯片座112、引脚114、芯片120、焊线130包覆于其内，用以防止芯片120受到外界的湿气、热量及杂讯等影响，并可保护焊线130免于外力的破坏。 
现有的芯片封装制程在形成上述的封装胶体时，是先提供一高温且为半融熔状态的封胶材料，如环氧树脂(epoxy resin)等，再经过压模与冷却等步骤，以 于导线架上形成封装胶体，并使封装胶体覆盖芯片。然而，在灌注封胶材料时，由于引脚可能会受到封胶材料的冲击而发生晃动或是偏移的情形，使得相邻引脚之间容易短路，进而影响到芯片封装制程的良率。 
发明内容
本发明提供一种芯片封装结构及其制作方法主要是在封装过程当中，利用结构加强件以固定导线架的引脚与引脚之间，及引脚与芯片座之间的距离，以减少在现有芯片封装制程的灌胶作业中，导线架的芯片座或是其引脚因为封胶材料的冲击而发生晃动或是偏移的情形，进而提升芯片封装结构的制作良率。 
本发明提出一种芯片封装结构，包括一芯片、一导线架、多条打线导线、一上胶体以及一第一下胶体。芯片具有一有源面、一背面与多个芯片焊垫，其中芯片焊垫配置于有源面上。导线架具有一上表面以及与其相对应的一下表面，而导线架包括一芯片座以及多个引脚。芯片的背面是固着于芯片座上，而引脚环绕芯片座。打线导线分别电性连接芯片焊垫与引脚。上胶体包覆住芯片、打线导线及导线架的上表面。第一下胶体包覆住导线架的下表面，其中第一下胶体具有至少一凹部，以暴露出对应于芯片座与其中一引脚之间的上胶体或是对应于相邻的二引脚之间的上胶体。 
在本发明一实施例中，上述芯片封装结构还包括一第二下胶体，填充于第一下胶体的凹部内。 
一种芯片封装结构，包括一芯片、一导线架、多条打线导线、一上胶体以及一下胶体。芯片具有一有源面、一背面与多个芯片焊垫，其中芯片焊垫配置于有源面上。导线架具有一上表面以及与其相对应的一下表面，而导线架包括一芯片座以及多个引脚。芯片的背面是固着于芯片座上，而引脚环绕芯片座。打线导线分别电性连接芯片焊垫与引脚。上胶体包覆住芯片、打线导线及导线架的上表面。下胶体填充于芯片座与引脚之间。 
在本发明一实施例中，上述芯片封装结构还包含一蚀刻掩膜，位于导线架的下表面。 
在本发明一实施例中，上述芯片封装结构还包括一下胶体，填充于芯片座与蚀刻掩膜之间。 
在本发明一实施例中，上述下胶体还包覆蚀刻掩膜。 
在本发明一实施例中，上述芯片封装结构还包含一蚀刻掩膜，位于引脚的下表面。 
在本发明一实施例中，上述芯片封装结构还包括一下胶体，填充于芯片座与引脚之间，且暴露出芯片座的下表面。 
在本发明一实施例中，上述芯片封装结构还包含一蚀刻掩膜，位于芯片座的下表面。 
在本发明一实施例中，上述芯片封装结构还包括一下胶体，填充于芯片座与引脚之间，且暴露出引脚的下表面。 
本发明另提出一种芯片封装结构，包括一芯片、一导线架、多条打线导线、一上胶体以及一下胶体。芯片具有一有源面、一背面与多个芯片焊垫，其中芯片焊垫配置于有源面上。导线架具有一上表面以及与其相对应的一下表面，而导线架包括一芯片座以及多个引脚。芯片背面是固着于芯片座上，而引脚环绕芯片座。打线导线分别电性连接芯片焊垫与引脚。上胶体包覆住芯片、打线导线及导线架的上表面。下胶体填充于芯片座与引脚之间，且包覆导线架的下表面。 
本发明另提出一种芯片封装结构的制作方法，其包括以下步骤。首先，提供一导线架，具有一上表面以及一下表面，其中导线架包括一芯片座、多个环绕芯片座的引脚以及至少一结构加强件，结构加强件是连接于芯片座与其中一引脚之间，或是连接于相邻的二引脚之间。再来，提供一芯片，芯片具有一有源面、一背面与多个芯片焊垫，其中芯片焊垫配置于有源面上。接着，将芯片背面固着于芯片座上。接下来，形成多条打线导线，以分别电性连接芯片焊垫与引脚。然后，形成一上胶体以及一下胶体，其中上胶体包覆住导线架的上表面、芯片以及打线导线，下胶体包覆住导线架的下表面，且具有至少一凹部，以暴露出结构加强件。之后，以下胶体为一蚀刻掩膜蚀刻结构加强件，直到结构加强件所连接的芯片座与其中一引脚，或是所连接的相邻的二引脚彼此电性绝缘。 
在本发明一实施例中，上述芯片封装结构的制造方法还包括填充一胶体于下胶体的凹部内。 
本发明另提出一种芯片封装结构的制作方法，其包括以下步骤。首先，提供一导线架，具有一上表面以及一下表面，其中导线架包括一芯片座、多个环绕芯片 座之引脚以及至少一结构加强件，结构加强件是连接于芯片座与其中一引脚之间，或是连接于相邻的二引脚之间。再来，提供一芯片，芯片具有一有源面、一背面与多个芯片焊垫，其中芯片焊垫配置于有源面上。接着，将芯片背面固着于芯片座上。接下来，形成多条打线导线，以分别电性连接芯片焊垫与引脚。然后，形成一上胶体，其中上胶体包覆住导线架的上表面、芯片以及打线导线。之后，于导线架的下表面上形成一蚀刻掩膜，以暴露出结构加强件。最后，蚀刻未被蚀刻掩膜所覆盖的导线架，直到结构加强件所连接的芯片座与其中一引脚，或是所连接的相邻的二引脚彼此电性绝缘。 
在本发明一实施例中，于上述蚀刻未被蚀刻掩膜所覆盖的导线架的步骤后，还包括形成一下胶体，下胶体填充于芯片座与引脚之间。 
在本发明一实施例中，上述下胶体与蚀刻掩膜为共平面。 
在本发明一实施例中，上述下胶体还包覆蚀刻掩膜。 
本发明所揭示的芯片封装结构的制作方法，是先将芯片配置于具有结构加强件的导线架，再于芯片及导线架上形成所需的焊线以及封装胶体。最后，蚀刻掉结构加强件，即可完成芯片的封装。由于在封装过程当中，利用结构加强件以固定导线架的引脚与引脚之间，及引脚与芯片座之间的距离，因此可减少在现有芯片封装制程的灌胶作业中，导线架的芯片座或是其引脚因为封胶材料的冲击而发生晃动或是偏移的情形，进而提升芯片封装结构的制作良率。 
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明如下。 
附图说明
图1为现有的芯片封装体的上视示意图。 
图2为图1芯片封装体的剖面示意图。 
图3A～3F为根据本发明第一实施例的一种芯片封装结构的制作流程剖面示意图。 
图4A～4C为本发明第二实施例的一种芯片封装结构的部分制作流程剖面示意图。 
图5为根据本发明另一实施例的一种芯片封装结构的剖面示意图。 
图6为根据本发明又一实施例的一种芯片封装结构的剖面示意图。 
图7为根据本发明第三实施例的一种芯片封装结构的剖面示意图。 
图8为根据本发明第四实施例的一种芯片封装结构的剖面示意图。 
图9为根据本发明再一实施例的一种芯片封装结构的剖面示意图。 
具体实施方式
第一实施例
图3A～3F为本发明第一实施例的一种芯片封装结构的制作流程剖面示意图。 
首先，请参考图3A，提供一导线架210，其具有一上表面210a以及一下表面210b。此导线架210具有一芯片座212、多个引脚214以及一结构加强件216，其中结构加强件216是连接于芯片座212与引脚214之间，以加强整个导线架210的结构强度，使芯片座212或引脚214于灌胶作业时不致发生偏移或晃动的情形。芯片座212约位于导线架210的中央部分，而引脚214是环绕于芯片座212的外侧。在此实施例中，导线架210可由铜箔所组成，且芯片座212、引脚214以及结构加强件216可为一体成形。此外，此实施例中，仅绘示出一位于引脚214与芯片座212之间的结构加强件216以作说明。然而，使用者也可根据不同的使用需求而于导线架的芯片座与其他引脚之间，或是于相邻的引脚之间设置多个结构加强件，以加强导线架210的结构强度，本发明对于结构加强件216的位置及其数目不作任何限制。 
之后，请参考图3B，提供一芯片220，此芯片220具有一有源面220a、一背面220b以及多个芯片焊垫222，其中，有源面220a是相对于背面220b，且芯片焊垫222是配置于芯片220的有源面220a上。此芯片220的背面220b是固着于导线架210的芯片座212上。举例而言，芯片220可通过一黏着胶材而固定于芯片座212上。接下来，请参考图3C，形成多条打线导线230，其中这些打线导线230分别连接于芯片焊垫222与引脚214之间，使芯片220可通过打线导线230与导线架210电性连接。而这些打线导线230可由打线接合技术所形成。 
之后，请参考图3D，于导线架210的上表面210a及下表面210b上形成一上胶体240以及一第一下胶体250。其中，上胶体240包覆住导线架210的部分上表面210a、芯片220以及打线导线230。第一下胶体250包覆住导线架210的下表面 210b，且其具有一凹部252，此凹部252是对应于结构加强件216的位置，以暴露出导线架210上的结构加强件216。此第一下胶体250的凹部252可以是通过形成第一下胶体250时所需的模具270上相对应的模具凸部272而形成。由于本发明的导线架210具有连接于芯片座212与引脚214之间的结构加强件216，因此可减少在形成上胶体240以及第一下胶体250时，导线架210的芯片座212或是其引脚214因为封胶材料的冲击而发生晃动或是偏移的情形，进而提升芯片封装结构200的制作良率。 
最后，请参考图3E，以第一下胶体250为一蚀刻掩膜蚀刻此导线架210的结构加强件216，直到芯片座212与引脚214彼此电性绝缘。若结构加强件216是配置在相邻的两引脚214之间，则蚀刻结构加强件216直到结构加强件216所连接的两引脚214之间彼此电性绝缘。至此，即完成芯片封装结构200基本的制作流程。 
由于本实施例的芯片封装结构200的导线架210是于两相邻的引脚214之间及/或引脚214与芯片座212间设置结构加强件216，因此，在形成上胶体240以及第一下胶体250时较不易使导线架210产生形变，而发生短路的情形，进而提高制程良率。 
为防止图3E中的芯片座212以及引脚214因暴露于空气中而易发生氧化的问题，请参考图3F所示，可于完成图3E中所示的步骤后，形成一第二下胶体260于第一下胶体250的凹部252中，以防止图3E的芯片座212以及引脚214因暴露于空气中而发生氧化的问题。 
第二实施例
首先，进行图3A～3C中所示的步骤，由于这些步骤已于第一实施例中说明，所以，在此不再重述。而进行完图3C的步骤后，请参考图4A，于导线架210的上表面210a上形成一上胶体240，并于其下表面210b形成一蚀刻掩膜280。其中，上胶体240包覆住导线架210的部分上表面210a、芯片220以及打线导线230，而蚀刻掩膜280暴露出结构加强件216。此蚀刻掩膜280可由一图案化的光阻层所组成。 
接下来，请参考图4B，蚀刻此导线架210的结构加强件216，直到芯片座212与引脚214之间彼此电性绝缘。若结构加强件216是配置在相邻的两引脚214之间，则蚀刻结构加强件216直到结构加强件216所连接的两引脚214之间彼此电性绝 缘。 
同样地，为防止芯片座212以及引脚214因暴露于空气中而易发生氧化的问题，请参考图4C所示，可于芯片座212以及引脚214之间填充一下胶体250a，如此，即完成芯片封装结构200a的制作，其中，下胶体250a与蚀刻掩膜280可为共平面。 
图5为根据本发明另一实施例的一种芯片封装结构的剖面示意图。请参照图5，在本实施例中，芯片封装结构200b的下胶体250b不仅填充于芯片座212以及引脚214之间，还包覆住导线架210的下表面210b以及蚀刻掩膜280。 
图6为根据本发明又一实施例的一种芯片封装结构的剖面示意图。请参照图6，在制作芯片封装结构200c时，于蚀刻金属薄板210的步骤之后，也可先移除蚀刻掩膜280，之后再形成下胶体250c，并使下胶体250c包覆住导线架210的下表面210b。其中，移除掉蚀刻掩膜280的方法例如为使用有机溶剂溶解蚀刻掩膜280，以将蚀刻掩膜280移除。 
第三实施例
请参照图7，第三实施例与第二实施例不同之处在于：在芯片封装结构200d中，导线架210的引脚214为沉置设计。也就是说，引脚214的上表面较芯片座212的上表面低，以达成更佳的模流平衡。除此之外，本领域的技术人员也可使芯片座212为沉置设计，本发明并不对此加以限制。 
第四实施例
图8为根据本发明第四实施例的一种芯片封装结构的剖面示意图。请参照图8，第三实施例与第一实施例不同之处在于，此在芯片封装结构200e大致上与图4C中所示的芯片封装结构200a相同，不过引脚214的下表面210b形成有蚀刻掩膜280，并使芯片座212e的下表面210b直接与外界接触，以有效地提升芯片封装结构200e的散热效率。 
另外，也可使蚀刻掩膜与下胶体暴露出引脚的下表面。图9为根据本发明再一实施例的一种芯片封装结构的剖面示意图。请参照图9，在芯片封装结构200f的导线架210中，蚀刻掩膜280与下胶体250a暴露出引脚214f的下表面210f。如此，可将芯片封装结构200f应用于无引脚封装结构中，例如将芯片封装结构200f应用于四方扁平无引脚封装结构。除此之外，本领域的技术人员也可使蚀刻掩膜与 下胶体暴露出导线架其他部分的下表面，例如可使蚀刻掩膜与下胶体同时暴露出引脚的下表面以及芯片座的下表面，本发明并不对此加以限制。 
综上所述，本发明的芯片封装结构由于在封装过程当中，利用结构加强件以固定导线架的引脚与引脚之间，及引脚与芯片座之间的距离，因此可减少在现有芯片封装制程的灌胶作业中，导线架的芯片座或是其引脚因为封胶材料的冲击而发生晃动或是偏移的情形，进而提升芯片封装结构的制作良率。 
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。 

Claims (17)

1.一种芯片封装结构，包括：
一芯片，具有一有源面、一背面与多个芯片焊垫，其中该些芯片焊垫配置于该有源面上；
一导线架，具有一上表面以及与其相对应的一下表面，该导线架包括：
一芯片座，该芯片的该背面是固着于该芯片座上；以及
多个引脚，环绕该芯片座；
多条打线导线，分别电性连接该些芯片焊垫与该些引脚；
一上胶体，包覆住该芯片、该些打线导线及该导线架的该上表面；以及
一第一下胶体，包覆住该导线架的该下表面，其中该第一下胶体具有至少一凹部，以暴露出对应于该芯片座与其中一该引脚之间的该上胶体或是对应于相邻的二该引脚之间的该上胶体。
2.如权利要求1所述的芯片封装结构，其特征在于，还包括一第二下胶体，填充于该第一下胶体的该凹部内。
3.一种芯片封装结构，包括：
一芯片，具有一有源面、一背面与多个芯片焊垫，其中该些芯片焊垫配置于该有源面上；
一导线架，具有一上表面以及与其相对应的一下表面，该导线架包括：
一芯片座，该芯片的该背面是固着于该芯片座上；以及
多个引脚，环绕该芯片座；
多条打线导线，分别电性连接该些芯片焊垫与该些引脚；
一上胶体，包覆住该芯片、该些打线导线及该导线架的该上表面；以及
一蚀刻掩膜，位于该导线架的该下表面。
4.如权利要求3所述的芯片封装结构，其特征在于，该蚀刻掩膜位于该芯片座与该些引脚的下表面。
5.如权利要求4所述的芯片封装结构，其特征在于，还包括一下胶体，填充于该芯片座与该蚀刻掩膜之间。
6.如权利要求5所述的芯片封装结构，其特征在于，该下胶体还包覆该蚀刻掩膜。
7.如权利要求3所述的芯片封装结构，其特征在于，该蚀刻掩膜位于该些引脚的下表面。
8.如权利要求7所述的芯片封装结构，其特征在于，还包括一下胶体，填充于该芯片座与该些引脚之间，且暴露出该芯片座的下表面。
9.如权利要求3所述的芯片封装结构，其特征在于，该蚀刻掩膜位于该芯片座的下表面。
10.一种芯片封装结构，包括：
一芯片，具有一有源面、一背面与多个芯片焊垫，其中该些芯片焊垫配置于该有源面上；
一导线架，具有一上表面以及与其相对应的一下表面，该导线架包括：
一芯片座，该芯片的该背面是固着于该芯片座上；以及
多个引脚，环绕该芯片座；
多条打线导线，分别电性连接该些芯片焊垫与该些引脚；
一上胶体，包覆住该芯片、该些打线导线及该导线架的该上表面；以及
一下胶体，填充于该芯片座与该些引脚之间，且暴露出该些引脚的下表面。
11.一种芯片封装结构，包括：
一芯片，具有一有源面、一背面与多个芯片焊垫，其中该些芯片焊垫配置于该有源面上；
一导线架，具有一上表面以及与其相对应的一下表面，该导线架包括：
一芯片座，该芯片的该背面是固着于该芯片座上；以及
多个引脚，环绕该芯片座；
多条打线导线，分别电性连接该些芯片焊垫与该些引脚；
一上胶体，包覆住该芯片、该些打线导线及该导线架的该上表面；以及
一下胶体，填充于该芯片座与该些引脚之间，且包覆该导线架的该下表面。
12.一种芯片封装结构的制作方法，包括：
提供一导线架，具有一上表面以及一下表面，其中该导线架包括一芯片座、多个环绕该芯片座的引脚以及至少一结构加强件，该结构加强件是连接于该芯片座与其中一该引脚之间，或是连接于相邻的二该引脚之间；
提供一芯片，该芯片具有一有源面、一背面与多个芯片焊垫，其中该些芯片焊垫配置于该有源面上；
将该芯片的该背面固着于该芯片座上；
形成多条打线导线，以分别电性连接该些芯片焊垫与该些引脚；
形成一上胶体以及一下胶体，其中该上胶体包覆住该导线架的该上表面、该芯片以及该些打线导线，该下胶体包覆住该导线架的该下表面，且具有至少一凹部，以暴露出该结构加强件；以及
以该下胶体为一蚀刻掩膜蚀刻该结构加强件，直到该结构加强件所连接的该芯片座与其中一该引脚，或是所连接的相邻的二该引脚彼此电性绝缘。
13.如权利要求12所述的芯片封装结构的制造方法，其特征在于，还包括填充一胶体于该下胶体的该凹部内。
14.一种芯片封装结构的制作方法，包括：
提供一导线架，具有一上表面以及一下表面，其中该导线架包括一芯片座、多个环绕该芯片座的引脚以及至少一结构加强件，该结构加强件是连接于该芯片座与其中一该引脚之间，或是连接于相邻的二该引脚之间；
提供一芯片，该芯片具有一有源面、一背面与多个芯片焊垫，其中该些芯片焊垫配置于该有源面上；
将该芯片的该背面固着于该芯片座上；
形成多条打线导线，以分别电性连接该些芯片焊垫与该些引脚；
形成一上胶体，其中该上胶体是包覆住该导线架的该上表面、该芯片以及该些打线导线；
于该导线架的该下表面上形成一蚀刻掩膜，以暴露出该结构加强件；以及
蚀刻未被该蚀刻掩膜所覆盖的该导线架，直到该结构加强件所连接的该芯片座与其中一该引脚，或是所连接的相邻的二该引脚彼此电性绝缘。
15.如权利要求14所述的芯片封装结构的制作方法，其特征在于，于蚀刻未被该蚀刻掩膜所覆盖的该导线架的步骤后，还包括形成一下胶体，该下胶体填充于该芯片座与该些引脚之间。
16.如权利要求15所述的芯片封装结构的制作方法，其特征在于，该下胶体与该蚀刻掩膜为共平面。
17.如权利要求15所述的芯片封装结构的制作方法，其特征在于，该下胶体还包覆该蚀刻掩膜。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211883A (zh) * 2006-12-29 2008-07-02 百慕达南茂科技股份有限公司 芯片封装结构
TWI378518B (en) * 2007-11-21 2012-12-01 Chipmos Technologies Inc Leadframe for leadless package and package structure thereof
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
CN102157660A (zh) * 2010-02-11 2011-08-17 福华电子股份有限公司 半导体封装结构
CN102074517B (zh) * 2010-12-03 2013-01-02 日月光封装测试(上海)有限公司 球栅阵列封装构造
CN102386150A (zh) * 2011-09-30 2012-03-21 常熟市华海电子有限公司 一种微型芯片封装结构
KR101333001B1 (ko) 2011-10-10 2013-12-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법
CN108022889B (zh) * 2014-08-26 2021-05-07 日月光半导体制造股份有限公司 元件嵌入式封装结构、其半导体装置及其制造方法
EP3285289A4 (en) * 2015-04-15 2018-11-07 Mitsubishi Electric Corporation Semiconductor device
EP3428962B1 (en) * 2016-03-07 2022-03-30 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722423A (zh) * 2004-07-16 2006-01-18 矽品精密工业股份有限公司 提高封装可靠性的导线架及其封装结构
CN1753174A (zh) * 2004-09-22 2006-03-29 日月光半导体制造股份有限公司 无外引脚封装结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257546A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5192995A (en) * 1988-08-26 1993-03-09 Semiconductor Energy Laboratory Co., Ltd. Electric device utilizing antioxidation film between base pad for semiconductor chip and organic encapsulating material
KR100298692B1 (ko) * 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP3733114B2 (ja) * 2000-07-25 2006-01-11 株式会社メヂアナ電子 プラスチックパッケージベース及びエアキャビティ型パッケージ
FR2854495B1 (fr) * 2003-04-29 2005-12-02 St Microelectronics Sa Procede de fabrication d'un boitier semi-conducteur et boitier semi-conducteur a grille.
US7087461B2 (en) * 2004-08-11 2006-08-08 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages
US7169651B2 (en) * 2004-08-11 2007-01-30 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages
TWI304238B (en) * 2004-09-07 2008-12-11 Advanced Semiconductor Eng Wire-bonding method for connecting wire-bond pads and chip and the structure formed thereby
US7087462B1 (en) * 2005-06-07 2006-08-08 Advanced Semiconductor Engineering, Inc. Method for forming leadless semiconductor packages
TWI285415B (en) * 2005-08-01 2007-08-11 Advanced Semiconductor Eng Package structure having recession portion on the surface thereof and method of making the same
TWI264091B (en) * 2005-09-15 2006-10-11 Siliconware Precision Industries Co Ltd Method of manufacturing quad flat non-leaded semiconductor package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722423A (zh) * 2004-07-16 2006-01-18 矽品精密工业股份有限公司 提高封装可靠性的导线架及其封装结构
CN1753174A (zh) * 2004-09-22 2006-03-29 日月光半导体制造股份有限公司 无外引脚封装结构

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