CN101236233A - 用于实施ic器件测试的方法和设备 - Google Patents

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Abstract

本发明涉及用于实施IC器件测试的方法和设备。一种用于测试集成电路器件的方法包括：在施加一个或多个测试信号期间，使所述集成电路器件经受施加的磁场，所述施加的磁场在包括所述集成电路器件的一种或多种材料中诱导磁致伸缩效应；以及确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在。

Description

用于实施IC器件测试的方法和设备
技术领域
本发明通常涉及集成电路器件测试技术以及，更具体而言，涉及一种用于实施集成电路(IC)器件测试的方法和设备以具有改善的SPQL(运送的产品质量水平)、可靠性以及成品率性能。
背景技术
传统集成电路制造工艺是一系列的步骤，由此将几何图形或几何图形的组转移到操作的集成电路中。集成电路由导电、绝缘以及器件形成材料的叠层构成。通过在这些层中的每一层中设置预定的几何形状，可以构建执行希望的功能的集成电路。总制造工艺由特定顺序的连续层的构图组成。
许多因素可以造成集成电路中的缺陷。一些缺陷归因于下方半导体晶体结构的不完美性，而其它的缺陷则由电路部件和连接的物理结构的不完美性造成。例如，“位错”是半导体晶体(例如硅)结构中的非常小的尺度的物理缺陷。位错涉及与晶体中的其它原子取向不同的少至四个或五个的硅原子。位错可以通过造成阈值电压漂移或泄漏电流，来损害芯片的电功能。然而，归因于大多数位错的性质，不易于探测到位错。此外，由于位错缺陷的电活动(activity)可以随时间的流逝/积累的电荷而增加，在制造之后连续地施加热和电压，可以造成电路失效。
除了上述的位错类型缺陷，其它缺陷还可以在电路或模块内的接触点处出现。接触点是位于层之间的开口的顶部或底部区域，该区域允许将电接触制造到单独的层。这些接触点在制造工艺期间可以变得具有应力，并形成对电流通路的不希望的电阻最终妨碍电路性能。理想地，这些接触点将以非常小或无电阻的方式传输电流或信号。然而，由于这些接触点产生了增加的电阻，所以它们最终会阻碍集成电路内部件的正确响应。在极端的情况下，接触点的损坏会产生电路开路，致使电路或器件不能操作。应力例如热和冷可以对接触点造成损坏。
可以不利地影响电路性能的另一类型的缺陷称为“层错”。当存在使正常晶格结构错位的密堆积硅平面的局部位移时，出现层错。层错在集成电路中是常见的并倾向于随器件密度的增加而增加。又一常见缺陷称为“高电阻带”。通常，带是用作芯片部件之间的互连的掺杂的多晶硅层。带具有多晶硅中的收缩或开裂，该收缩或开裂使该带具有比正常电阻高的电阻。集成电路器件中的又一类型的缺陷以在地形(topographic)器件特征之上和在过孔结构中形成的微开裂冶金的形式存在。
上述各种类型的制造缺陷中的每一种，会导致降低的成品率、增加的“运送的产品质量水平”或“SPQL”(其是衡量标准，描述了用户所发现的运送的坏的零件相对于运送的所有零件的比率)、以及增加的现场与时间流逝相关的器件失效(即降低的可靠性)。因此，处理(address)这些衡量标准中的至少某些衡量标准的一个现有解决方案为实施模块级老化(burn-in)测试，设计该测试以发现集成电路中的缺陷。
通常而言，老化测试包括使电路经受比正常电压和温度高的电压和温度以对电路部件施加应力。可以直接在晶片上原位(in-suit)进行老化测试，或者在随后的时间例如当已将单独的集成电路封装和并入到完成的模块、部件或产品中时进行老化测试。例如，一旦已处理完晶片，便测试整个晶片以发现缺陷。将探测器件连接到位于单独的集成电路的周边或中心上的每一个管芯的接触衬垫。这使得每一个集成电路被连接到电源和参考地以提供操作电流。
典型地以约1.5倍额定标称值的电压水平测试晶片。例如，可以设计晶片上的典型电路以使用约3.3伏特的供给电压水平操作。因此，在老化测试的该特定的实例中，电路将被操作在约5-6伏特的电压水平。该提高的电压水平将产生大于正常值的遍及整个电路的电流和增强的电场。虽然该应力大于在正常操作期间施加到电路的应力，但是在老化测试期间控制施加的电流水平和产生的电场，它们便将不会不利地影响集成电路，而将仅仅触发缺陷从而可以定位并消除它们。
在老化测试周期期间，电“锻炼(exercise)”或测试晶片上的电路。然而，归因于特定缺陷的性质，在标准老化测试期间，以上所列举的许多缺陷是不容易显现的。这是因为许多普通缺陷的影响仅仅随着时间的流逝/积累的电荷而增加、或者随着连续地将热和/或电压施加到受影响的部件而增加。这样，常规模块级老化以成品率为代价提供有限的成功。
由本申请的申请人在美国专利6,114,181(受让给本申请的受让人)中所描述的另一解决方案还包括在常规模块老化测试之前的模块级老化，但其却是在这样的环境中，所述环境进一步将卡板(card)附着工艺步骤模拟到制造工艺中。换句话说，该技术基本上通过将“热冲击(thermalbump)”步骤引入到老化方法中来仿真客户活动，该老化方法模拟将芯片附着到电路卡板时所经历的温度条件。以该方式，所述热冲击诱导或加速某些薄弱模块的失效，因此允许在随后的可靠性测试步骤期间识别故障模块，由此导致减小的SPQL以及较好的可靠性。
然而，虽然存在上述测试技术，但是希望在集成电路测试技术中实施进一步的改进，该改进以保持/提高成品率性能的方式导致改善的SPQL和可靠性性能。
发明内容
通过一种用于测试集成电路器件的方法克服或减轻了现有技术的上述缺点和不足。在实例性的实施例中，所述方法包括在施加一个或多个测试信号期间使所述集成电路器件经受施加的磁场，所述施加的磁场在包括所述集成电路器件的一种或多种材料中诱导磁致伸缩效应；以及确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在。
在另一实施例中，一种用于测试集成电路器件的方法，所述方法包括在施加一个或多个测试信号期间，使所述集成电路器件经受施加的磁场，所述施加的磁场在包括所述集成电路器件的一种或多种材料中诱导磁致伸缩效应，其中所述诱导的磁致伸缩效应电激活下列中的一个或多个：在所述集成电路器件内存在的层错、位错以及微开裂；测量选择的特性的改变，所述选择的特性的改变是作为所述施加的磁场的结果的所述集成电路器件内的一个或多个基元的选择的特性的改变；确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在；以及实施冗余方案以修复所述集成电路器件内的任何缺陷中的一个或多个缺陷。
在又一实施例中，一种用于测试集成电路器件的设备，包括：控制器，其被配置为用于向所述集成电路器件提供功率和测试信号；和磁场源，其被配置为向所述集成电路器件施加磁场，其中配置所述施加的磁场以在包括所述集成电路器件的一种或多种材料中诱导磁致伸缩效应；以及其中配置所述控制器以有助于确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在。
附图说明
参考示例性的附图，其中在几个图中相似地标号相似的基元(element)：
图1是现有老化测试设备的示意方块图；
图2是根据本发明的示例性实施例的老化板(BIB)的示意图，该老化板被修改以将磁场提供到测试的集成电路器件；
图3是根据本发明的另一示例性实施例的具有施加到其上的磁场的测试的所探测的半导体晶片的示意图；以及
图4是根据本发明的又一实施例的方法流程图，其示例了一种用于实施集成电路器件测试的方法以具有改善的SPQL、可靠性和成品率性能。
具体实施方式
在此公开了一种用于实施集成电路测试的方法和设备以具有改善的SPQL、可靠性和成品率性能。简而言之，将磁场施加到测试的器件(例如，在晶片最终测试期间或者刚好在最终测试之前)。这样的施加的磁场的效果为通过器件材料的磁致伸缩电激活在IC内存在的任何硅缺陷，以及在存在于器件内的任何微开裂结构上施加附加的应力/应变。还可以结合美国专利6,114,181中所描述的卡板附着工艺的模拟的机械/热应力/震动，来使用这里公开的施加磁场技术，并在此并入该美国专利的全部内容。
注意在IC器件内的硅/SiO2材料或其它偶极分子的磁致伸缩(以及电至磁场相互作用)会触发在那里存在的堆垛层错/位错、微开裂等等的电活动。有利地，在晶片最终测试时或晶片最终测试之前施加磁场的地方，可以通过实施冗余操作补救在该点处发现的任何产生的故障(例如，编程熔丝以禁用故障的基元并产生新的电路通路以激活冗余的电路基元)。因此，通过诱导缺陷以在测试工艺中较早地故障，可以使用冗余的基元代替故障的基元(例如，存储器单元)从而全面改善成品率、SPQL以及可靠性。
首先参考图1，示例了现有老化测试设备100的示意方块图。老化测试设备100包括包含信号输入装置104和DC电源装置106的控制器102。另外，配置晶片级测试腔108以容纳设置在热卡盘(未示出)上的晶片110，晶片110具有在其上形成的多个单独的半导体芯片112。设置配置有单独的探针的探测卡板114以探测到半导体芯片112的各连接。此外，封装级恒温腔116具有设置在其中的老化电路板118。功率和信号线120将控制器102连接到晶片级测试腔108中的探测卡板114和恒温腔116中的老化电路板118。
通过连接到探测卡板114的电源/信号线120将来自控制器102的电源电压和控制信号提供到晶片110上的半导体芯片112，进行晶片老化测试。以这样的方式进行封装老化测试，将封装的半导体芯片112设置在老化测试电路板118上，同时仍通过电源/信号线120提供适宜的电源电压和控制信号。
如上所述，由于许多普通缺陷的影响仅仅随着时间的流逝/电荷积累、或者随着连续地将热和/或电压施加到受影响的部件而增加，在标准老化测试期间以上所列举的许多缺陷是不容易显现的。因此，使用例如图1中所示的装置的常规模块极老化以成品率为代价提供有限的成功。
因此，图2是根据本发明的实例性实施例的老化板(BIB)的示意图，该老化板被修改以将磁场提供到测试的集成电路器件。如这里所示，描述了具有附着到其上的封装模块204的BIB 202。另外，还通过间隔物208将一对永久磁体206附着到BIB 202。由此，归因于施加的场，使模块204中的半导体器件经受磁致伸缩效应。
实例
使用例如在图2中所示的设备，使用被发现呈现出可变保持时间(retention time)(VRT)故障的16兆嵌入式DRAM(8SF技术)宏产生数据。可变保持时间是由位错和堆垛层错所驱动的现象。随后在磁场的影响下操作该模块。结果表明，在相同的故障地址处立即发现VRT故障，而相反地，使用常规模块老化技术探测时，原始测试活动花费了几个小时的特定操作才初始将其识别为“故障”。此外，一去激活(去除)磁场源，便发现VRT故障已恢复。
现在参考图3，根据本发明的实例性实施例，示例了具有施加到其上的磁场的测试的所探测的半导体晶片的示意图。在该实例中，在晶片级测试半导体晶片306上形成的芯片304期间，施加磁场(由通量线描述)。示例了芯片304(晶片306的阴影区)具有附着到其上的实例性探针308。应该理解，图3中描绘的示例性磁体310不必为永久磁体装置，还可以是电磁体。此外，仅以实例的方式给出在此描绘的特定极性，并且旨在还可以使用交替极性和/或通量角的磁场来起动晶片/芯片中的磁致伸缩效应以电激活潜伏的位错等等。
图4是根据本发明的又一实施例的工艺流程图，示例了一种用于实施集成电路器件测试的方法400以具有改善的SPQL、可靠性和成品率性能。如在方块402中所示，如上所述，将磁场施加到测试的器件以便通过磁致伸缩效应加速物理应力。该测试可以包括晶片级测试和封闭级测试。
在方块404中，然后测量测试的器件的选择的基元(例如互连)的物理尺寸和/或特性的改变。这样的特性的一个实例可以是存储器器件(例如DRAM)的单个存储单元的VRT。然后，如在方块406中所示，方法400确定所测量的改变是否代表对应于高概率的电路失效的缺陷。例如，这将依赖于所测量的尺寸/特性的性质以及依赖于改变影响选择的基元的电特性和性能的程度，所述改变归因于磁致伸缩所诱导的应力。
最后，如在方块408中所反映的，一旦发现与高概率的电路失效相对应的缺陷，就实施可得的冗余方案以通过电路中的操作来去除具有缺陷的基元。这样做，磁场诱导应力技术可以识别否则在向客户运送产品之前不可以捕获的那些缺陷。这减少了SPQL并增加了与时间的流逝相关的部件可靠性。此外，由于制造者代替客户发现了这些与磁诱导的应力相关的缺陷，所以能够调用与集成电路器件产品(例如嵌入式DRAM)相关的冗余方案，由于可以修复以及运送部件而不是报废部件，所以这提高了成品率。
虽然参考优选的实施例或实施例描述了本发明，但是本领域的技术人员可以理解，在不脱离本发明的范围的情况下可以做出各种改变并可以使用等价物替代本发明的基元。另外，在不脱离本发明的范围的情况下，可以做出许多修改以使特定的情况或材料适应本发明的教导。因此，旨在本发明不局限于特定实施例，该特定的实施例被公开为用于实施本发明而构思的最佳模式，而是旨在本发明将包括落入所附权利要求的范围内的所有实施例。

Claims (20)

1.一种用于测试集成电路器件的方法，所述方法包括以下步骤：
在施加一个或多个测试信号期间，使所述集成电路器件经受施加的磁场，所述施加的磁场在包括所述集成电路器件的一种或多种材料中诱导磁致伸缩效应；以及
确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在。
2.根据权利要求1的方法，其中在晶片级测试期间施加所述磁场。
3.根据权利要求1的方法，其中在封装级测试期间施加所述磁场。
4.根据权利要求1的方法，其中使用永久磁体施加所述磁场。
5.根据权利要求1的方法，其中使用电磁体施加所述磁场。
6.根据权利要求1的方法，其中在所述集成电路器件的老化测试期间施加所述磁场。
7.一种用于测试集成电路器件的方法，所述方法包括以下步骤：
在施加一个或多个测试信号期间，使所述集成电路器件经受施加的磁场，所述施加的磁场在包括所述集成电路器件的一种或多种材料中诱导磁致伸缩效应，其中所述诱导的磁致伸缩效应电激活下列中的一个或多个：在所述集成电路器件内存在的层错、位错以及微开裂；
测量选择的特性的改变，所述选择的特性的改变是作为所述施加的磁场的结果的在所述集成电路器件内的一个或多个基元的选择的特性的改变；
确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在；以及
实施冗余方案以修复所述集成电路器件内的任何确定的缺陷中的一个或多个缺陷。
8.根据权利要求7的方法，其中在晶片级测试期间施加所述磁场。
9.根据权利要求7的方法，其中在封装级测试期间施加所述磁场。
10.根据权利要求7的方法，其中使用永久磁体施加所述磁场。
11.根据权利要求7的方法，其中使用电磁体施加所述磁场。
12.根据权利要求7的方法，其中在所述集成电路器件的老化测试期间施加所述磁场。
13.根据权利要求7的方法，其中所述集成电路器件内的一个或多个基元的选择的特性包括存储器存储单元的可变保持时间(VRT)失效。
14.根据权利要求7的方法，其中确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在包括：分析归因于测量的改变的器件失效概率，所述测量的改变是作为所述施加的磁场的结果的在所述集成电路器件内的所述一个或多个基元的所述选择的特性的改变。
15.一种用于测试集成电路器件的设备，包括：
控制器，其被配置为用于向所述集成电路器件提供功率和测试信号；和
磁场源，其被配置为向所述集成电路器件施加磁场，其中配置所述施加的磁场以在包括所述集成电路器件的一种或多种材料中诱导磁致伸缩效应；以及
其中配置所述控制器以有助于确定归因于所述施加的磁场的所述集成电路器件内的任何缺陷的存在。
16.根据权利要求15的设备，还包括用于在其中设置所述集成电路器件的老化腔，所述老化腔室适应所述磁场源的使用与所述集成电路器件的老化测试。
17.根据权利要求16的设备，其中所述老化腔适应晶片级测试。
18.根据权利要求16的设备，其中所述老化腔适应封装级测试。
19.根据权利要求15的设备，其中所述磁场源包括永久磁体。
20.根据权利要求15的设备，其中所述磁场源包括电磁体。
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