CN101213655A - 半导体器件及其制造方法 - Google Patents

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CN101213655A CNA2005800509171A CN200580050917A CN101213655A CN 101213655 A CN101213655 A CN 101213655A CN A2005800509171 A CNA2005800509171 A CN A2005800509171A CN 200580050917 A CN200580050917 A CN 200580050917A CN 101213655 A CN101213655 A CN 101213655A
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Abstract

在本发明中，通过CMP法等使下层绝缘膜(55)的表面平坦化，在该下层绝缘膜(55)上形成上层绝缘膜(56)和金属保护膜(59)。因此，上层绝缘膜(56)和金属保护膜(59)形成为覆盖率良好的状态，能够使上层绝缘膜(56)和金属保护膜(59)最大限度地发挥对水分及氢的遮蔽功能。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有在上部电极和下部电极之间夹持有电介质膜而构成的电容器结构的半导体器件及其制造方法，特别适用于具有电介质膜拥有铁电特性的铁电膜铁电电容器结构的半导体器件。
背景技术
近年来，利用铁电体的极化反转而将信息保持在铁电电容器结构中的铁电存储器(FeRAM)的开发正在进行。铁电存储器是即使切断电源所保持的信息也不消失的非易失性存储器，由于可以期待实现高集成度、高速驱动、高耐久性、以及低消耗电力，所以特别引人关注。
作为构成铁电电容器结构的铁电膜的材料，主要使用残留极化量大的、例如10(μC/cm2)～30(μC/cm2)左右的PZT(Pb(Zr，Ti)O3)膜、SBT(SrBi2Ta2O9)膜等具有钙钛矿结晶结构的铁电体氧化物。
专利文献1：JP特开2000-91516号公报
专利文献2：JP特开平1-214126号公报
专利文献3：JP特开平7-135203号公报
专利文献4：JP特开平3-195025号公报
发明内容
在电容器结构、特别是铁电电容器结构中，众所周知因从外部经由硅氧化膜等与水的亲和性高的层间绝缘膜而侵入的水分会使铁电膜的特性恶化。即，首先，从外部侵入的水分在层间绝缘膜和金属布线成膜时的高温工序中分解为氢和氧。当该氢侵入到铁电膜中时，与铁电膜的氧反应，在铁电膜中形成氧缺陷，使结晶性降低。另外，因铁电存储器的长时间使用也会发生同样的现象。其结果是，发生使铁电膜的残留极化量或介电常数下降等的铁电电容器结构的性能恶化。另外，有时由于这种氢的侵入，不管铁电电容器是怎样的结构，都会使晶体管等的性能恶化。
关于这一点，有尝试通过在铁电电容器结构的上层形成氧化铝等氢防止膜来防止氢的侵入。通过该氢防止膜而可以期待一定程度的氢遮断功能，但是不能说可充分保持铁电电容器结构的高性能。
因此，在专利文献1～4中公开了这样的技术：为防止水分和氢侵入内部，用耐湿性的金属保护膜(Al等)覆盖认为是水分含有量最多的部分的焊盘电极及其周边。通过形成这种金属保护膜，从而水分及氢被遮蔽，理论上认为能够防止水分及氢侵入内部，实际上可以期待某种程度的效果。但是，在该情况下，主要在封装时对金属保护膜带来损伤而产生龟裂，或者在未进行绝缘膜的平坦化时，在金属保护膜的覆盖率(coverage)产生不均的情况较多，而难以说能够充分地保持电容器结构、特别是铁电电容器结构的高性能。
本发明的是鉴于上述问题而提出的，其目的在于提供一种可靠性高的半导体器件及其制造方法，该半导体器件能够以比较简易的结构来可靠地防止水分及氢侵入内部，特别能够充分保持铁电电容器结构的高性能。
本发明的半导体器件，其特征在于，包括：具有：半导体衬底；电容器结构，其形成在所述半导体衬底的上方，而且由下部电极和上部电极夹持电介质膜而成；布线结构，其形成在所述电容器结构的上方，而且与所述电容器结构电连接；焊盘电极，其与所述布线结构电连接，用于实现与外部的电连接；绝缘膜，其覆盖所述焊盘电极的一部分，而且对表面实施了平坦化处理；金属保护膜，其形成在所述绝缘膜上，而且由耐湿性金属材料形成。
本发明的半导体器件的制造方法，其特征在于，包括：在半导体衬底的上方形成电容器结构的工序，该电容器结构由下部电极和上部电极夹持电介质膜而形成；在所述电容器结构的上方，以与所述电容器结构电连接的方式形成布线结构的工序；以与所述布线结构电连接的方式形成用于实现与外部的电连接的焊盘电极的工序；以覆盖所述焊盘电极的方式沉积绝缘膜，并对所述绝缘膜的表面实施平坦化处理的工序；在所述绝缘膜上形成用于使所述焊盘电极表面的一部分露出的开口的工序；以填充所述开口而与所述焊盘电极相连接的方式形成由耐湿性金属材料构成的金属保护膜的工序。
本发明的半导体器件的制造方法，其特征在于，包括：在半导体衬底的上方形成电容器结构的工序，该电容器结构由下部电极和上部电极夹持电介质膜而形成；在所述电容器结构的上方，以与所述电容器结构电连接的方式形成布线结构的工序；以与所述布线结构电连接的方式形成用于实现与外部的电连接的焊盘电极的工序；以覆盖所述焊盘电极的方式沉积绝缘膜，并对所述绝缘膜的表面实施平坦化处理的工序；在所述绝缘膜上形成用于使所述焊盘电极表面的一部分露出的多个连接孔的工序；形成填充所述连接孔而成的导电插件的工序；以经由所述导电插件而与所述焊盘电极相连接的方式，形成由耐湿性金属材料构成的金属保护膜的工序。
附图说明
图1A是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图1B是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图1C是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图1D是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图2A是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图2B是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图2C是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图2D是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图3A是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图3B是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图4是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图5A是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图5B是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图5C是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图5D是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图5E是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图5F是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图5G是表示第一实施方式的FeRAM的制造方法的概略剖面图。
图6A是表示第一实施方式的FeRAM的制造方法中的其他例的概略剖面图。
图6B是表示第一实施方式的FeRAM的制造方法中的其他例的概略剖面图。
图6C是表示第一实施方式的FeRAM的制造方法中的其他例的概略剖面图。
图7A是表示第一实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图7B是表示第一实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图7C是表示第一实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图7D是表示第一实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图7E是表示第一实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图7F是表示第一实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图7G是表示第一实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图8是表示第一实施方式的变形例1中的金属保护膜的状况的概略俯视图。
图9A是表示第一实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图9B是表示第一实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图9C是表示第一实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图9D是表示第一实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图9E是表示第一实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图9F是表示第一实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图10是表示第一实施方式的变形例2中的金属保护膜的状况的概略俯视图。
图11A是表示第一实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图11B是表示第一实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图11C是表示第一实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图11D是表示第一实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图11E是表示第一实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图11F是表示第一实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图11G是表示第一实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图12A是表示第一实施方式中的变形例4的FeRAM的制造方法的概略剖面图。
图12B是表示第一实施方式中的变形例4的FeRAM的制造方法的概略剖面图。
图12C是表示第一实施方式中的变形例4的FeRAM的制造方法的概略剖面图。
图12D是表示第一实施方式中的变形例4的FeRAM的制造方法的概略剖面图。
图12E是表示第一实施方式中的变形例4的FeRAM的制造方法的概略剖面图。
图12F是表示第一实施方式中的变形例4的FeRAM的制造方法的概略剖面图。
图13A是表示第一实施方式中的变形例5的FeRAM的制造方法的概略剖面图。
图13B是表示第一实施方式中的变形例5的FeRAM的制造方法的概略剖面图。
图13C是表示第一实施方式中的变形例5的FeRAM的制造方法的概略剖面图。
图13D是表示第一实施方式中的变形例5的FeRAM的制造方法的概略剖面图。
图13E是表示第一实施方式中的变形例5的FeRAM的制造方法的概略剖面图。
图13F是表示第一实施方式中的变形例5的FeRAM的制造方法的概略剖面图。
图13G是表示第一实施方式中的变形例5的FeRAM的制造方法的概略剖面图。
图14A是表示第一实施方式中的变形例6的FeRAM的制造方法的概略剖面图。
图14B是表示第一实施方式中的变形例6的FeRAM的制造方法的概略剖面图。
图14C是表示第一实施方式中的变形例6的FeRAM的制造方法的概略剖面图。
图14D是表示第一实施方式中的变形例6的FeRAM的制造方法的概略剖面图。
图14E是表示第一实施方式中的变形例6的FeRAM的制造方法的概略剖面图。
图14F是表示第一实施方式中的变形例6的FeRAM的制造方法的概略剖面图。
图15A是表示第一实施方式中的变形例7的FeRAM的制造方法的概略剖面图。
图15B是表示第一实施方式中的变形例7的FeRAM的制造方法的概略剖面图。
图15C是表示第一实施方式中的变形例7的FeRAM的制造方法的概略剖面图。
图15D是表示第一实施方式中的变形例7的FeRAM的制造方法的概略剖面图。
图15E是表示第一实施方式中的变形例7的FeRAM的制造方法的概略剖面图。
图15F是表示第一实施方式中的变形例7的FeRAM的制造方法的概略剖面图。
图16A是表示第二实施方式中的FeRAM的制造方法的概略剖面图。
图16B是表示第二实施方式中的FeRAM的制造方法的概略剖面图。
图16C是表示第二实施方式中的FeRAM的制造方法的概略剖面图。
图16D是表示第二实施方式中的FeRAM的制造方法的概略剖面图。
图16E是表示第二实施方式中的FeRAM的制造方法的概略剖面图。
图16F是表示第二实施方式中的FeRAM的制造方法的概略剖面图。
图17A是表示第二实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图17B是表示第二实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图17C是表示第二实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图17D是表示第二实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图17E是表示第二实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图17F是表示第二实施方式中的变形例1的FeRAM的制造方法的概略剖面图。
图18是表示第一实施方式的变形例1中的金属保护膜的状况的概略俯视图。
图19A是表示第二实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图19B是表示第二实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图19C是表示第二实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图19D是表示第二实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图19E是表示第二实施方式中的变形例2的FeRAM的制造方法的概略剖面图。
图19F是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图20A是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图20B是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图20C是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图20D是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图20E是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图20F是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
图20G是表示第二实施方式中的变形例3的FeRAM的制造方法的概略剖面图。
具体实施方式
本发明的基本骨架
如上所述，在FeRAM中，在以防止水分及氢侵入内部为目的而用耐湿性的金属保护膜覆盖认为是水分含有量最多的部分的焊盘电极上及其周边的情况下，主要在封装时因应力及压力(stress)给金属保护膜带来损伤而经常产生龟裂，或者使隔开焊盘电极和金属保护膜的绝缘膜的形成状态产生不匀，而助长水分及氢侵入内部。本发明人着眼于该事实，为了提高金属保护膜抗损伤能力并使绝缘膜的形成状态均匀化，想到通过化学机械研磨(Chemical-Mechanical Polishing：CMP)等使该绝缘膜、即覆盖焊盘电极的绝缘膜的表面平坦化，并在该表面平坦的绝缘膜上形成各种金属保护膜。根据该结构，可有效地提高金属保护膜的覆盖率，并且，使绝缘膜的形成状态被均匀化，抑制因焊盘电极和布线的阶梯差导致的金属保护膜和绝缘膜对水分及氢的遮蔽功能的恶化。
应用本发明的具体各实施方式
下面，参照附图对应用了本发明的具体的各实施方式详细地说明。在下面的各实施方式中，例示了将本发明应用于FeRAM的情况，但是也可应用于在电容器结构中使用了通常的电介质膜的半导体存储器。
(第一实施方式)
图1～图5是将本实施方式的FeRAM的结构和其制造方法一起按工序顺序进行表示的概略剖面图。
首先，如图1A所示，在硅半导体衬底10上形成发挥选择晶体管功能的MOS晶体管20。
详细地说，例如通过STI(Shallow Trench Isolation：浅槽隔离)法在硅半导体衬底10的表层形成元件分离结构11，从而确定元件活性区域。
接着，在元件活性区域以例如剂量为3.0×1013/cm2、加速能量为300keV的条件来离子注入杂质、在这里杂质为B，从而形成阱12。
接着，在元件活性区域通过热氧化等形成膜厚为3.0nm左右的薄的栅极绝缘膜13，在栅极绝缘膜13上通过CVD法沉积膜厚为180nm左右的多结晶硅膜以及膜厚为29nm左右的例如氮化硅膜，并通过光刻(lithograph)以及紧随其后的干蚀刻将氮化硅膜、多结晶硅膜以及栅极绝缘膜13加工为电极形状，从而在栅极绝缘膜13上形成栅电极14的图案。与此同时，在栅电极14上形成由氮化硅膜构成的盖膜15的图案。
接着，以盖膜15为掩模，向元件活性区域以例如剂量为5.0×1014/cm2、加速能量为10keV的条件离子注入杂质、在这里杂质为As，从而形成所谓的LDD区域16。
接着，通过CVD法全面地沉积例如氧化硅膜，通过对该氧化硅膜进行所谓的回蚀(Etchback)，从而仅在栅电极14和盖膜15的侧面残留氧化硅膜而形成侧壁绝缘膜17。
接着，以盖膜15和侧壁绝缘膜17为掩模，向元件活性区域以杂质浓度高于LDD区域16的条件、例如剂量为5.0×1014/cm2、加速能量为13keV的条件离子注入杂质、在这里杂质为P，而形成与LDD16区域重叠的源极/漏极区域18，从而完成MOS晶体管20。此外，在图1B以后，省略硅半导体衬底10、阱12、元件分离结构11、LDD区域16、以及源极/漏极区域18的图示。
接着，如图1B所示，形成MOS晶体管10的保护膜21和第一层间绝缘膜22。
详细地说，以覆盖MOS晶体管20的方式依次沉积保护膜21和第一层间绝缘膜22。在这里，作为保护膜21，以氧化硅膜为材料并通过CVD法沉积到膜厚为20nm左右。形成层叠结构作为第一层间绝缘膜22，在层叠后，通过CMP法研磨到膜厚为700nm左右，其中，该层叠结构是依次使例如等离子SiO膜(膜厚为20nm左右)、等离子膜SiN膜(膜厚为80nm左右)以及等离子TEOS膜(膜厚为1000nm左右)成膜后的结构。
接着，如图1C所示，形成后面所述的铁电电容器结构30的下部电极的取向性提高膜23。
详细地说，在第一层间绝缘膜22上例如沉积氧化硅膜，从而形成取向性提高膜23。
接着，如图1D所示，依次形成下部电极层24、铁电膜25以及上部电极层26。
详细地说，首先，通过溅射法依次沉积例如膜厚为20nm左右的Ti膜和膜厚为150nm左右的Pt膜，并在Ti膜和Pt膜的层叠结构上形成下部电极层24。接着，通过RF溅射法在下部电极层24上将由作为铁电体的例如PZT构成的铁电膜25沉积到膜厚为200nm左右。然后，对铁电膜25实施RTA处理，使该铁电膜25结晶化。接着，通过反应性溅射法，在铁电膜25上将以例如作为导电性氧化膜的IrO2为材料的上部电极层26沉积到膜厚为200nm左右。此外，作为上部电极层26的材料，可以取代IrO2，而使用Ir、Ru、RuO2、SrRuO3、其他的导电性氧化物或它们的层叠结构。
接着，如图2A所示，形成上部电极31的图案。
详细地说，通过光刻法和紧随其后的干蚀刻法将上部电极层26加工成多个电极形状，而形成上部电极31的图案。
接着，如图2B所示，对铁电膜25和下部电极24进行加工而形成铁电电容器结构30。
详细地说，首先，通过光刻法和紧随其后的干蚀刻法将铁电膜25加工成与上部电极31匹配并比上部电极31大一些的尺寸。
接着，通过光刻法和紧随其后的干蚀刻法将下部电极层24加工成与所加工的铁电膜25匹配并比铁电膜25大一些的尺寸，来图案成形下部电极32。由此，完成这样的铁电电容器结构30：在下部电极32上依次层叠铁电膜25、上部电极31，从而使下部电极32和上部电极31隔着铁电膜25而电容耦合。
接着，如图2C所示，形成第二层间绝缘膜33。
详细地说，以覆盖铁电电容器结构30的方式形成第二层间绝缘膜33。在这里，作为第二层间绝缘膜34，例如将等离子TEOS膜沉积到膜厚为1400nm左右后，通过CMP法研磨到膜厚为1000nm左右。在CMP之后，以对第二层间绝缘膜33脱水为目的，实施例如N2O的等离子退火处理。
接着，如图2D所示，形成铁电电容器结构30的导电插件34、35以及与晶体管结构10的源极/漏极区域18相连接的导电插件36。
首先，形成朝向铁电电容器结构30的通孔34a、35a。
详细地说，作为光刻法和紧随其后的干蚀刻法，同时对第二层间绝缘膜33进行直到上部电极31的表面的一部分露出为止所实施的加工和直到下部电极32的表面的一部分露出为止所实施的加工，从而在各部位同时形成例如直径约0.5μm的通孔34a、35a。在形成这些通孔34a、35a时，上部电极31和下部电极32分别为蚀刻阻止层。
接着，通过形成铁电电容器结构30的各工序进行用于恢复铁电电容器结构30受到的损伤的退火处理。在这里，在处理温度为500℃的氧气环境中进行60分钟的退火处理。
接着，形成朝向晶体管结构10的源极/漏极区域18的通孔36a。
详细地说，将源极/漏极区域18作为蚀刻阻止层，通过光刻法和紧随其后的干蚀刻法加工第二层间绝缘膜33、取向性提高膜23、第一层间绝缘膜22以及保护膜21，直到该源极/漏极区域18表面的一部分露出，而形成例如直径约0.3μm的通孔36a。
接着，形成导电插件34、35、36。
首先，进行以通常的氧化膜的蚀刻换算相当于数十nm、在这里相当于10nm左右的RF前处理，然后以覆盖通孔34a、35a、36a的各壁面的方式，通过溅射法将例如TiN膜沉积到膜厚为75nm左右，而形成基底膜(胶膜)41。然后，通过CVD法以隔着胶膜41埋入通孔34a、35a、36a的方式形成例如W膜。然后，以第二层间绝缘膜33为阻止层，通过CMP法对W膜和胶膜41进行研磨，而形成隔着胶膜41以W埋入通孔34a、35a、36a内的导电插件34、35、36。
接着，如图3A所示，形成与导电插件34、35、36分别相连接的第一布线45。
详细地说，首先，通过溅射法等全面地沉积阻挡金属膜42、布线膜43以及阻挡金属膜44。作为阻挡金属膜42，通过溅射法依次形成例如Ti膜(膜厚为60nm左右)和TiN膜(膜厚为30nm左右)。作为布线膜43，例如形成膜厚为360nm左右的Al合金膜(在这里为Al-Cu膜)。作为阻挡金属膜44，通过溅射法依次形成例如Ti膜(膜厚为5nm左右)和TiN膜(膜厚为70nm左右)。在这里，由于布线膜43的结构与同一规则的除FeRAM以外的逻辑部相同，所以不存在布线的加工和可靠性方面的问题。
接着，作为反射防止膜而形成例如SiON膜(未图示)后，通过光刻法和紧随其后的干蚀刻法将反射防止膜、阻挡金属膜44、布线膜43和阻挡金属膜42加工成布线形状，从而形成第一布线45的图案。此外，也可以取代形成Al合金膜作为布线膜43，而利用所谓的金属镶嵌法等形成Cu膜(或者Cu合金膜)，从而形成Cu布线作为第一布线45。
接着，如图3B所示，形成用于防止铁电电容器结构30特性恶化的保护膜46。
详细地说，以覆盖第一布线45的方式在第二层间绝缘膜33上形成保护膜46。保护膜46用于抑制因形成铁电电容器结构30后的多层工序而导致该铁电电容器结构30受到的损伤，以金属氧化膜、例如氧化铝为材料，其通过例如溅射法形成为膜厚为20nm左右。
接着，如图4所示，形成与第一布线45相连接的第二布线54。
详细地说，首先，隔着保护膜46以覆盖布线45的方式形成第三层间绝缘膜47。作为第三层间绝缘膜47，形成膜厚为700nm左右的氧化硅膜，并形成等离子TEOS，使膜厚整体上为1100nm左右后，通过CMP法对表面进行研磨，将膜厚形成为750nm左右。
接着，形成与布线45相连接的导电插件48。
通过光刻法和紧随其后的干蚀刻法对第三层间绝缘膜47和保护膜46进行加工，直到布线45的表面的一部分露出，而形成例如直径约0.25μm的通孔48a。接着，以覆盖该通孔48a的壁面的方式形成基底膜(胶膜)49后，通过CVD法以隔着胶膜49而埋入通孔48a的方式形成W膜。然后，将第三绝缘膜47作为阻止层，例如对W膜和胶膜49进行研磨，从而形成隔着胶膜49以W埋入通孔48a内的导电插件。
接着，形成与导电插件48分别相连接的第二布线54。
首先，通过溅射法等全面地沉积阻挡金属膜51、布线膜52、以及阻挡金属膜53。作为阻挡金属膜51，通过溅射法依次形成例如Ti膜(膜厚为60nm左右)和TiN膜(膜厚为30nm左右)。作为布线膜52，例如形成膜厚为360nm左右的Al合金膜(在这里为Al-Cu膜)。作为阻挡金属膜53，通过溅射法依次形成例如Ti膜(膜厚为5nm左右)和TiN膜(膜厚为70nm左右)。在这里，由于布线膜52的结构与同一规则的除FeRAM以外的逻辑部相同，所以不存在布线的加工和可靠性方面的问题。
接着，作为反射防止膜而形成例如SiON膜(未图示)后，通过光刻法和紧随其后的干蚀刻法将反射防止膜、阻挡金属膜53、布线膜52和阻挡金属膜51加工成布线形状，而形成第二布线54的图案。此外，也可以取代形成Al合金膜作为布线膜52，而利用所谓的金属镶嵌法形成Cu膜(或者Cu合金膜)，从而形成Cu布线作为第二布线54。
此外，在本实施方式中，作为布线结构而例示了由第一布线45和第二布线54构成的双层结构，但是，也可以为3层结构及其以上的多层结构。
图5A表示此时的状况。在图5A中表示与图4相同的状态，仅表示图4的第三绝缘层47的上层的部分(省略阻挡金属膜51、53和导电插件48的记载)。此外，为了便于图示，在图5A以后的各图中，省略第三层间绝缘膜47的下层的部分。在此，本实施方式中，在多个第二布线54中，图中右端的第二布线54为用于获得与外部电连接的焊盘电极(以下称为焊盘电极54a)。
接着，如图5B所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二层间绝缘膜54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图5C所示，对下层绝缘膜55进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，在形成表面平坦的下层绝缘膜55时，可以取代图5B和图5C的工序而如图6那样进行。
首先，如图6A所示，通过例如使用了TEOS的CVD法将氧化硅膜沉积到填满第二布线54的膜厚，而形成绝缘膜55a。此时，绝缘膜55a的表面呈反映了第二布线54的形状的凹凸状。
接着，如图6B所示，通过例如CMP法以第二布线54为阻止层对绝缘膜55a的表面进行平坦化，直到第二布线54的表面露出。
接着，如图6C所示，在表面被平坦化的绝缘膜55a上形成绝缘膜55b。作为绝缘膜55b，通过例如使用了TEOS的CVD法形成氧化硅膜。由绝缘膜55a、55b构成覆盖第二布线54的膜厚为100nm左右的下层绝缘膜55。
接着，如图5D所示，形成上层绝缘膜56和抗蚀图案58。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56的整个表面上涂布抗蚀剂，并通过光刻法对该抗蚀膜进行加工，从而形成抗蚀图案58，该抗蚀图案58具有使上层绝缘膜56的与焊盘电极54a的上方匹配的部位露出的开口58a。
接着，如图5E所示，对第四层间绝缘膜57进行加工。
详细地说，以抗蚀图案58为掩模，并使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在第四层间绝缘膜57上依照抗蚀图案58的开口58a形成有使焊盘电极54表面的一部分露出的开口部57a。
然后，通过灰化处理等除去抗蚀图案58。
接着，如图5F所示，形成金属保护膜59的图案。
详细地说，首先，在包括开口57a内面的第四层间绝缘膜57上，以耐湿性的金属、在这里为Al为材料，例如通过溅射法沉积到例如800nm的膜厚，而形成Al膜。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu或它们的层叠膜等。
接着，通过使用了抗蚀图案(未图示)的干蚀刻，并使用上层绝缘膜56作为蚀刻阻止层对该Al膜进行加工，从而在焊盘电极54a上形成与其电连接的金属保护膜59的图案。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜59层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜59担负。
然后，通过灰化处理等除去上述的抗蚀图案。
在本实施方式中，由于下层绝缘膜55的表面被平坦化，所以在下层绝缘膜55上形成的上层绝缘膜56变得覆盖率良好、且膜厚均匀。并且，金属保护膜59也同样变得覆盖率良好，因此例如能够大幅度地提高封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜59形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜59最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构3 0的特性恶化。
接着，如图5G所示，形成覆盖金属保护膜59的周围的上部保护层61。
详细地说，首先，以覆盖金属保护膜59的方式在上层绝缘膜56上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使金属保护膜59的表面的一部分露出的方式，在上部保护层61上形成开口61a。这样一来，完成FeRAM。
如上所述，根据本实施方式，提供一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
(变形例)
下面，对第一实施方式的各变形例进行说明。在这些变形例中，对与在第一实施方式中公开的结构部件等同样的部分标上相同的附图标记，省略详细地说明。
[变形例1]
在本例中，在第一实施方式公开的FeRAM的结构中以包围焊盘电极54a的周围的方式形成金属保护膜。
图7是表示变形例1的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图7A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图7B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样的，在形成表面平坦的下层绝缘膜55时，可以取代图7A和图7B的工序而如图6那样进行。
接着，如图7C所示，形成上层绝缘膜56和Al膜60。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率(etching rate)比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
在第四层间绝缘膜57上，以耐湿性的金属、在这里以Al为材料，例如通过溅射法沉积到例如800nm的膜厚，而形成Al膜60。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu或它们的层叠膜等。
接着，如图7D所示，在Al膜60上形成抗蚀图案62。
详细地说，在Al膜62的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案62，该抗蚀图案62具有使Al膜60的与焊盘电极54a的上方匹配的部位露出的开口62a。
接着，如图7E所示，对Al膜60进行加工，而形成金属保护膜63的图案。
详细地说，以抗蚀图案62为掩模并使用上层绝缘膜56作为蚀刻阻止层，对Al膜60进行干蚀刻。此时，在上层绝缘膜56上依照抗蚀图案62的开口62a而除去Al膜60，而形成使焊盘电极54a露出的开口63a。通过该蚀刻，在与焊盘电极54a电绝缘的状态下，形成包围该焊盘电极54a的周围的金属保护膜63的图案。
图8表示俯视金属保护膜63的状况。
这样，金属保护膜63以覆盖除了焊盘电极54a的形成部位之外的半导体衬底10的上方整个表面的方式而形成，这样处于与焊盘电极54a电绝缘的状态而覆盖焊盘电极54a的周围。在这里，通过具有耐湿性的金属保护膜63来覆盖认为是水分及氢最容易侵入的焊盘电极54a的周围，从而能够有效地遮断水分及氢侵入到内部。
然后，通过灰化处理等除去抗蚀图案62。
接着，如图7F所示，对第四层间绝缘膜57进行加工。
详细地说，使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行使用了抗蚀图案的干蚀刻，从而依照抗蚀图案形成有使焊盘电极54表面的一部分露出的开口部57a。从该开口57a露出的焊盘电极54a的表面用于和外部电连接。
在变形例1中，由于下层绝缘膜55的表面被平坦化，所以在下层绝缘膜55上形成的上层绝缘膜56变得覆盖率良好且膜厚均匀。并且，在上层绝缘膜56上形成的金属保护膜59也同样变得覆盖率良好，因此例如能够大幅度地提高封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜59形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜59最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
接着，如图7G所示，形成覆盖金属保护膜63的上部保护层61。
详细地说，首先，全面地形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以从开口57a使焊盘电极54a表面的一部分露出的方式，在上部保护层61的与开口57a匹配的部位形成开口61a。这样一来，完成FeRAM。
如上说明所述，根据本变形例1，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例2]
在本例中，在第一实施方式所公开FeRAM的结构的基础上，以包围焊盘电极54a的周围的方式形成金属保护膜。
图9是表示变形例2的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图9A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图9B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图9A和图9B的工序而如图6那样进行。
接着，如图9C所示，形成上层绝缘膜56和抗蚀图案58。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56的整个表面涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案58，该抗蚀图案58具有使上层绝缘膜56的与焊盘电极54a的上方匹配的部位露出的开口58a。
接着，如图9D所示，对第四层间绝缘膜57进行加工。
详细地说，以抗蚀图案58为掩模并使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在第四层间绝缘膜57上依照抗蚀图案58的开口58a形成有使焊盘电极54表面的一部分露出的开口部57a。
然后，通过灰化处理等除去抗蚀图案58。
接着，如图9E所示，形成金属保护膜59、63的图案。
详细地说，首先，在包括开口57a内面的第四层间绝缘膜57上，以耐湿性的金属、在这里以Al为材料，例如通过溅射法沉积到例如800nm的膜厚，而形成Al膜。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu或它们的层叠膜等。
接着，通过使用了抗蚀图案(未图示)的干蚀刻并使用上层绝缘膜56作为蚀刻阻止层来对该Al膜进行加工。此时，在上层绝缘膜56上依照抗蚀图案而除去Al膜，从而形成开口63a。通过该蚀刻，同时形成金属保护膜59和金属保护膜63的图案，该金属保护膜59在焊盘电极54a上与其电连接，该金属保护膜63在上层绝缘膜56上以与金属保护膜59(焊盘电极54a)电绝缘的状态包围该焊盘电极54a的周围。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜59层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜59担负。
然后，通过灰化处理等除去上述的抗蚀图案。
图10表示俯视金属保护膜59、63的状况。
这样，金属保护膜59覆盖焊盘电极54a，金属保护膜63以覆盖除了焊盘电极54a的形成部位之外的硅半导体衬底10的上方整个表面的方式而形成。在这里，通过具有耐湿性的金属保护膜59、63覆盖认为是水分及氢最容易侵入的焊盘电极54a的形成部位及其周围，从而能够有效地遮断水分及氢侵入到内部。
在变形例2中，由于下层绝缘膜55的表面被平坦化，所以在下层绝缘膜55上形成的上层绝缘膜56变得覆盖率良好且膜厚均匀。并且，金属保护膜59和在上层绝缘膜56上形成的金属保护膜63也同样变得覆盖率良好，因此例如能够大幅度地提高封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜59、63形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜59、63最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
接着，如图9F所示，形成覆盖金属保护膜59的周围的上部保护层61。
详细地说，首先，以覆盖金属保护膜59的方式在金属保护膜63上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使焊盘电极54a表面的一部分露出的方式，在上部保护层61上形成开口61a。这样一来，完成FeRAM。
如上所述，根据本变形例2，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例3]
在本例中，在第一实施方式公开的FeRAM的结构中，金属保护膜的形成方式不同。
图11是表示变形例3的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图11A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图11B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，例如通过CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图11A和图11B的工序而如图6那样进行。
接着，如图11C所示，形成上层绝缘膜56和抗蚀图案58。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案58，该抗蚀图案58具有使上层绝缘膜56的与焊盘电极54a的上方匹配的部位露出的开口58a。
接着，如图11D所示，对第四层间绝缘膜57进行加工。
详细地说，以抗蚀图案58为掩模并使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在第四层间绝缘膜57上依照抗蚀图案58的开口58a形成使焊盘电极54a的表面的一部分露出的开口部57a。
然后，通过灰化处理等除去抗蚀图案58。
接着，如图11E所示，形成Al膜60。
详细地说，在含有开口57a的第四层间绝缘膜57上，以耐湿性的金属、在这里以Al为材料，例如通过蒸镀法沉积Al而形成Al膜60。此时，将Al膜60形成为比开口57a的深度更厚的膜厚、例如1μm左右。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu等。
接着，如图11F所示，加工Al膜60而形成金属保护膜64。
详细地说，例如通过CMP法以上层绝缘膜56为阻止层对Al膜60进行表面研磨，直到上层绝缘膜56的表面露出为止。此时，以仅填充开口57a内的方式残留Al膜60，形成在焊盘电极54a上并与其电连接的金属保护膜64。用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜64层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜64担负。
在变形例3中，下层绝缘膜55的表面被平坦化，在形成金属保护膜64时，可以如上述那样使用CMP法。此时，在下层绝缘膜55上形成的上层绝缘膜56和金属保护膜64被表面平坦化，而形成同一平面。因此，上层绝缘膜56和金属保护膜64都变得覆盖率良好且膜厚均匀。此时，能够大幅度地提高金属保护膜64例如在封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜64形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜64最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
接着，如图11G所示，形成覆盖金属保护膜64的周围的上部保护层61。
详细地说，首先，以覆盖金属保护膜64的方式在上层绝缘膜56上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使金属保护膜64的表面露出的方式在上部保护层61形成开口61a。这样一来，完成FeRAM。
如上所述，根据本变形例3，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例4]
在本例中，在第一实施方式公开的FeRAM的结构中，金属保护膜的形成方式不同。
图12是表示变形例4的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图12A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图12B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图12A和图12B的工序而如图6那样进行。
接着，如图12C所示，形成上层绝缘膜56、上部保护层61和抗蚀图案58。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56上形成上部保护膜61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，在上层绝缘膜61的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案58，该抗蚀图案58具有使上层绝缘膜61的与焊盘电极54a的上方匹配的部位露出的开口58a。
接着，如图12D所示，对上部保护层61和第四层间绝缘膜57进行加工。
详细地说，以抗蚀图案58为掩模并使用焊盘电极54a作为蚀刻阻止层，来对上部保护膜61和第四层间绝缘膜57进行干蚀刻。在这里，关于第四层间绝缘膜57，对上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行蚀刻。此时，在上部保护层61和第四层间绝缘膜57上依照抗蚀图案58的开口58a形成使焊盘电极54a表面的一部分露出的开口部57b。
然后，通过灰化处理等除去抗蚀图案58。
接着，如图12E所示，形成Al膜60。
详细地说，在含有开口57b的上部保护层61上，以耐湿性的金属、在这里以Al为材料，例如通过蒸镀法沉积Al而形成Al膜60。此时，将Al膜60形成为比开口57b的深度更厚的膜厚、例如100μm左右。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu等。
接着，如图12F所示，加工Al膜60而形成金属保护膜65。
详细地说，例如通过CMP法以上部保护层61为阻止层对Al膜60进行表面研磨，直到上部保护层61的表面露出。此时，以仅填充开口57b内的方式残留Al膜60，而形成在焊盘电极54a上并与其电连接的金属保护膜65。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜65层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜65担负。
由此，完成FeRAM。
在变形例4中，下层绝缘膜55的表面被平坦化，在形成金属保护膜65时，能够如上述那样使用CMP法。此时，在下层绝缘膜55上隔着上层绝缘膜56而形成的上层保护膜61和金属保护膜65被表面平坦化，而形成同一平面。因此，上层绝缘膜56、上部保护膜61和金属保护膜65都变得覆盖率良好且膜厚均匀。因此，能够大幅度地提高金属保护膜65例如在封装时的抗损伤能力。这样，通过将上层绝缘膜56、上部保护层61和金属保护膜65形成为覆盖率良好的状态，能够使上层绝缘膜56和金属保护膜65最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
但是，在FeRAM的制造工序中，为了检查焊盘电极的功能而需要使探针与焊盘电极(在本例中为金属保护膜65)相抵接(针接触)。因该针接触，有时会给焊盘电极的表面带来一些损伤等抵接伤痕。为了在带有该抵接伤痕的情况下充分确保焊盘电极的导电性和与布线的连接性，需要形成一定厚度的焊盘电极。
在变形例4中，金属保护膜65形成为与开口57b相同的膜厚，该开口57b形成为与下层绝缘膜55的上层部位、上层绝缘膜56以及上部保护层61的合计膜厚相同的深度。这样，积极将金属保护膜65形成得较厚，而且，即使因针接触而给金属保护膜65的表面带来抵接痕迹，也能够充分确保金属保护膜65的导电性和与布线的连接性。
如上所述，根据本变形例4，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例5]
在本例中，在第一实施方式公开的FeRAM的结构中，金属保护膜的形成方式不同。
图13是表示变形例5的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图13A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图13B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图13A和图13B的工序而如图6那样进行。
接着，如图13C所示，形成抗蚀图案66。
接着，在下层绝缘膜55的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案66，该抗蚀图案66在下层绝缘膜55的与焊盘电极54a的上方匹配的部位具有多个微细的开口66a。
接着，如图13D所示，对下层绝缘膜55进行加工。
详细地说，以抗蚀图案66为掩模并使用焊盘电极54a作为蚀刻阻止层，来对下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在下层绝缘膜55上依照抗蚀图案66的开口66a形成使焊盘电极54a表面的一部分露出的多个微细的第一开口部67a。
然后，通过灰化处理等除去抗蚀图案66。
接着，如图13E所示，形成具有第二开口部67b的上层绝缘膜56。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，通过使用了抗蚀图案(未图示)的干蚀刻对该上层绝缘膜56进行加工，在与第一开口67a匹配的部位形成与这些第一开口67a一体化的第二开口67b。
然后，通过灰化处理等除去上述抗蚀图案。
接着，如图13F所示，形成金属保护膜68。
在变形例5中，通过含有上述的第一和第二开口67a、67b的形成工序的所谓的金属镶嵌(双金属镶嵌)法形成金属保护膜68。
详细地说，首先，在形成为一体的槽的第一和第二开口67a、67b的壁面，通过例如MOCVD法沉积例如Ta膜，而形成阻挡膜(未图示)，接着，在阻挡膜上形成电镀种子膜(未图示)后，通过电镀法以埋入第一和第二开口67a、67b内的方式沉积耐湿性的金属、在这里为Cu(或者Cu合金等)。然后，以上层绝缘膜56为阻止层，通过CMP法除去Cu的表层(以及电镀种子膜)，由Cu填充第一和第二开口67a、67b内，而形成在焊盘电极54a上并与其电连接的金属保护膜68。在此，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜68层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜68担负。
在变形例5中，下层绝缘膜55的表面被平坦化，在形成金属保护膜68时，能够如上述那样使用金属镶嵌法。此时，在下层绝缘膜55上形成的上层绝缘膜56和金属保护膜68被表面平坦化，而形成同一平面。因此，上层绝缘膜56和金属保护膜64都变得覆盖率良好且膜厚均匀。此时，能够大幅度地提高金属保护膜64例如在封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜68形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜68最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
进而，在变形例5中，金属保护膜68经由形成在下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55)的第一开口67a内的Cu，而与焊盘电极54a相连接。这样，金属保护膜68以与焊盘电极54a主动分离的方式形成，即使因检查焊盘电极的功能时的针接触给金属保护膜65的表面带来抵接痕迹，也不用担心抵接痕迹影响到第一开口67a内的Cu，能够充分地确保焊盘电极54a和金属保护膜65的作为焊盘电极的导电性以及与布线的连接性。
接着，如图13G所示，形成覆盖金属保护膜68的周围的上部保护层61。
详细地说，首先，以覆盖金属保护膜68的方式在上层绝缘膜56上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使金属保护膜68的表面露出的方式在上部保护层61上形成开口61a。这样一来，完成FeRAM。
如上所述，根据本变形例5，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例6]
在本例中，在第一实施方式公开的FeRAM的结构中，金属保护膜的形成方式不同。
图14是表示变形例6的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图14A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图14B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图14A和图14B的工序而如图6那样进行。
接着，如图14C所示，形成上层绝缘膜56和抗蚀图案66。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案66，该抗蚀图案66在上层绝缘膜56的与焊盘电极54a的上方匹配的部位具有多个微细的开口66a。
接着，如图14D所示，对第四层间绝缘膜57进行加工。
详细地说，以抗蚀图案66为掩模并使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56以及下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在第四绝缘膜57上依照抗蚀图案66的开口66a形成使焊盘电极54a表面的一部分露出的多个微细的第一开口部67c。
然后，通过灰化处理等除去抗蚀图案66。
接着，如图14E所示，形成覆盖多个第一开口部67c的上部保护层61。
详细地说，首先，全面地形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使第一开口67c的形成部位露出的方式在上部保护层61上形成开口。该开口为第二开口67d，在与第一开口67c匹配的部位与这些第一开口67c一体化。
接着，如图14F所示，形成金属保护膜69。
在变形例6中，通过含有上述的第一和第二开口67c、67d的形成工序的所谓的金属镶嵌(双金属镶嵌)法形成金属保护膜69。这样一来，完成FeRAM。
详细地说，首先，在形成为一体的槽的第一和第二开口67c、67d的壁面通过例如MOCVD法沉积例如Ta，而形成阻挡膜(未图示)，接着，在阻挡膜上形成电镀种子膜(未图示)后，通过电镀法以埋入第一和第二开口67c、67d内的方式沉积耐湿性的金属、在这里为Cu(或者Cu合金等)。然后，以上部保护层61为阻止层，通过CMP法除去Cu的表层(以及电镀种子膜)，由Cu填充第一和第二开口67c、67d内，而形成在焊盘电极54a上并与其电连接的金属保护膜69。在此，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜69层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜69担负。
进而，在变形例6中，金属保护膜69形成为与开口67d相同的膜厚，该开口67d形成为与厚(例如100μm左右)的上部保护层61相同的深度，进一步，经由形成在上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55)的第一开口67c内的Cu，而与焊盘电极54a相连接。这样，金属保护膜69以与焊盘电极54a主动分离的方式形成，即使因检查焊盘电极的功能时的针接触给金属保护膜69的表面带来抵接痕迹，也能够充分地确保焊盘电极54a和金属保护膜69的作为焊盘电极的导电性以及与布线的连接性。
如上所述，根据本变形例6，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例7]
在本例中，在第一实施方式的变形例2公开的FeRAM的结构的基础上，上层绝缘膜56的形成方式不同。
图15是表示变形例7的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图15A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图15B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图15A和图15B的工序而如图6那样进行。
接着，如图15C所示，在下层绝缘膜55上形成开口55a之后，形成上层绝缘膜56。
详细地说，首先，使用规定的抗蚀图案(未图示)对下层绝缘膜55进行加工，形成使焊盘电极54a表面的一部分露出的开口80。
接着，以覆盖开口80的内壁的方式在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。
然后，通过灰化处理等除去上述的抗蚀图案。
接着，如图15D所示，加工上层绝缘膜56。
详细地说，使用规定的抗蚀图(未图示)对上层绝缘膜56进行加工，在与下层绝缘膜55的开口80匹配的部位，以比该开口80小的尺寸形成使焊盘电极54a表面的一部分露出的开口81。此时，上层绝缘膜56以从下层绝缘膜55上覆盖至开口80的侧壁面的方式形成。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
然后，通过灰化处理等除去上述的抗蚀图案。
接着，如图15E所示，同时形成金属保护膜59、63的图案。
详细地说，首先，在含有开口81的第四层间绝缘膜57上，以耐湿性的金属、在这里以Al为材料，例如通过溅射法沉积到例如800nm的膜厚，而形成Al膜。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu或它们的层叠膜等。
接着，通过使用了抗蚀图案(未图示)的干蚀刻并使用上层绝缘膜56作为蚀刻阻止层来对该Al膜进行加工，并同时形成金属保护膜59和金属保护膜63的图案，该金属保护膜59在焊盘电极54a上与其电连接，该金属保护膜63在上层绝缘膜56上以与金属保护膜59(焊盘电极54a)电绝缘的状态包围该焊盘电极54a的周围。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜59层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜59担负。
然后，通过灰化处理等除去上述的抗蚀图案。
这样，金属保护膜59覆盖焊盘电极54a，形成金属保护膜63，并使得该金属保护膜63盖除了焊盘电极54a的形成部位之外的硅半导体衬底10的上方整个表面。在这里，通过具有耐湿性的金属保护膜59、63覆盖认为是水分及氢最容易侵入的焊盘电极54a的形成部位及其周围，从而能够有效地遮断水分及氢侵入到内部。
在变形例7中，由于下层绝缘膜55的表面被平坦化，所以在下层绝缘膜55上形成的上层绝缘膜56变得覆盖率良好且膜厚均匀。并且，金属保护膜59和在上层绝缘膜56上形成的金属保护膜63也同样变得覆盖率良好，从而能够大幅度地提高例如在封装时的抗损伤能力。进而，由于上层绝缘膜56以覆盖到下层绝缘膜55的开口80的侧壁面的方式形成，所以可以有效地防止因该侧壁面的露出而导致氢侵入内部。这样，通过将上层绝缘膜56和金属保护膜59、63形成为覆盖率良好的状态，并将上层绝缘膜56形成到开口80的侧壁面，从而能够使上层绝缘膜56和金属保护膜59、63最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
接着，如图15F所示，形成覆盖金属保护膜59的周围的上部保护层61。
详细地说，首先，以覆盖金属保护膜59的方式在金属保护膜63上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使金属保护膜59表面的一部分露出的方式，在上部保护层61上形成开口61a。这样一来，完成FeRAM。
如上所述说明，根据变形例7，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
此外，在变形例7中，例示了以变形例2的结构为前提而将上层绝缘膜56形成到下层绝缘膜55的开口80的侧壁面的情况，但并不限于该结构，例如，也可以例如以第一实施方式、变形例1、3、4等结构为前提来应用。
(第二实施方式)
在本实施方式中，在第一实施方式公开的FeRAM中，金属保护膜和焊盘电极54a的连接方式不同。
图16是表示第二实施方式的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图16A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图16B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图16A和图16B的工序而如图6那样进行。
接着，如图16C所示，形成上层绝缘膜56和抗蚀图案66。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案66，该抗蚀图案66在上层绝缘膜56的与焊盘电极54a的上方匹配的部位具有多个微细的开口66a。
接着，如图16D所示，对第四层间绝缘膜57进行加工。
详细地说，以抗蚀图案66为掩模并使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在第四层间绝缘膜57上依照抗蚀图案66的开口66a形成使焊盘电极54a表面的一部分露出的多个微细的通孔70。
然后，通过灰化处理等除去抗蚀图案66。
接着，如图16E所示，形成与焊盘电极54a相连接的导电插件71。
详细地说，以埋入通孔70的方式形成例如W膜。然后，通过CMP法以上层绝缘膜56为阻止层对W膜进行研磨，形成以W埋入通孔70的导电插件71。
接着，如图16F所示，形成金属保护膜72和上部保护层61。
详细地说，首先，在上层绝缘膜56上，以耐湿性的金属、在这里以Al为材料，例如通过溅射法沉积到例如800nm的膜厚，而形成Al膜。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu或它们的层叠膜等。
接着，通过使用了抗蚀图案(未图示)的干蚀刻，并使用上层绝缘膜56作为蚀刻阻止层，来对该Al膜进行加工，从而形成金属保护膜72的图案，该金属保护膜72在上层绝缘膜56上经由导电插件71而与焊盘电极54a电连接。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜72隔着导电插件而层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜72担负。
然后，通过灰化处理等除去上述的抗蚀图案。
接着，以覆盖金属保护膜72的方式在上层绝缘膜56上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使金属保护膜72的表面露出的方式在上部保护层61上形成开口61a。这样一来，完成FeRAM。
在本实施方式中，由于下层绝缘膜55的表面被平坦化，所以在下层绝缘膜55上形成的上层绝缘膜56变得覆盖率良好且膜厚均匀。并且，在平坦的上层绝缘膜56上以与导电插件71相连接的方式形成的金属保护膜72也同样变得覆盖率良好，因此能够大幅度地提高例如在封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜72形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜72最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
进而，在本实施方式中，金属保护膜72经由导电插件71而与焊盘电极54a相连接。这样，金属保护膜72以与焊盘电极54a主动分离的方式形成，即使因检查焊盘电极的功能时的针接触给金属保护膜72的表面带来抵接痕迹，也不用担心抵接痕迹影响到导电插件71，能够充分地确保焊盘电极54a和金属保护膜72的作为焊盘电极的导电性以及与布线的连接性。
如上所述说明，根据本实施方式，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
(变形例)
下面，对第二实施方式的各变形例进行说明。在这些变形例中，对与在第二实施方式中公开的结构部件等同样的部分标上相同的附图标记，省略详细地说明。
[变形例1]
在本例中，在第二实施方式所公开的FeRAM的结构的基础上，金属保护膜以包围焊盘电极54a的周围的方式形成。
图17是表示变形例1的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图17A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图17B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图17A和图17B的工序而如图6那样进行。
接着，如图17C所示，形成上层绝缘膜56和抗蚀图案66。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案66，该抗蚀图案66在上层绝缘膜56的与焊盘电极54a的上方匹配的部位具有多个微细的开口66a。
接着，如图17D所示，对第四层间绝缘膜57进行加工。
详细地说，以抗蚀图案66为掩模并使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在第四层间绝缘膜57上依照抗蚀图案66的开口66a形成使焊盘电极54a表面的一部分露出的多个微细的通孔70。
然后，通过灰化处理等除去抗蚀图案66。
接着，如图17E所示，形成与焊盘电极54a相连接的导电插件71。
详细地说，以埋入通孔70的方式形成例如W膜。然后，通过CMP法以上层绝缘膜56为阻止层对W膜进行研磨，形成以W埋入通孔77的导电插件71。
接着，如图17F所示，同时形成金属保护膜72、73的图案后，形成上部保护层61。
详细地说，首先，上层绝缘膜56上，以耐湿性的金属、在这里以Al为材料，例如通过溅射法沉积到例如800nm的膜厚，而形成Al膜。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu或它们的层叠膜等。
接着，通过使用了抗蚀图案(未图示)的干蚀刻并使用上层绝缘膜56作为蚀刻阻止层来对该Al膜进行加工。此时，在上层绝缘膜56上依照抗蚀图案而除去Al膜，从而形成开口73a。通过该蚀刻，同时形成金属保护膜72和金属保护膜73的图案，该金属保护膜72在上层绝缘膜56上经由导电插件71而与焊盘电极54a电连接，该金属保护膜73在上层绝缘膜56上以与金属保护膜72(焊盘电极54a)电绝缘的状态包围该焊盘电极54a的周围。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜72隔着导电插件而层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜72担负。
然后，通过灰化处理等除去上述的抗蚀图案。
接着，以覆盖金属保护膜72的方式在金属保护膜73上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使金属保护膜72的表面露出的方式在上部保护层61上形成开口61a。这样一来，完成FeRAM。
图18表示俯视金属保护膜72、73的状况。
这样，金属保护膜72覆盖焊盘电极54a，形成金属保护膜73，并使该金属保护膜73覆盖除了焊盘电极54a的形成部位之外的硅半导体衬底10的上方整个表面。在这里，通过具有耐湿性的金属保护膜72、73覆盖认为是水分及氢最容易侵入的焊盘电极54a的形成部位及其周围，从而能够有效地遮断水分及氢侵入到内部。
在变形例1中，由于下层绝缘膜55的表面被平坦化，所以在下层绝缘膜55上形成的上层绝缘膜56变得覆盖率良好且膜厚均匀。并且，在平坦的上层绝缘膜56上隔着导电插件71而形成的金属保护膜72和在上层绝缘膜56上形成的金属保护膜73也同样变得覆盖率良好，因此能够大幅度地提高例如在封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜72、73形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜72、73最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
进而，在变形例1中，金属保护膜72经由导电插件71而与焊盘电极54a相连接。这样，金属保护膜72以与焊盘电极54a主动分离的方式形成，即使因检查焊盘电极的功能时的针接触给金属保护膜72的表面带来抵接痕迹，也不用担心抵接痕迹影响到导电插件71，能够充分地确保焊盘电极54a和金属保护膜72的作为焊盘电极的导电性以及与布线的连接性。
如上所述说明，根据变形例1，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例2]
在本例中，在第二实施方式公开的FeRAM的结构中，金属保护膜的形成方式不同。
图19是表示变形例2的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图19A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图19B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图19A和图19B的工序而如图6那样进行。
接着，如图19C所示，形成抗蚀图案66。
详细地说，在下层绝缘膜55的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案66，该抗蚀图案66在下层绝缘膜55的与焊盘电极54a的上方匹配的部位具有多个微细的开口66a。
接着，如图19D所示，对下层绝缘膜55进行加工。
详细地说，以抗蚀图案66为掩模并使用焊盘电极54a作为蚀刻阻止层，来对下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在下层绝缘膜55上依照抗蚀图案66的开口66a形成使焊盘电极54a表面的一部分露出的多个微细的多个通孔75。
然后，通过灰化处理等除去抗蚀图案66。
接着，如图19E所示，形成与焊盘电极54a相连接的导电插件76和具有第二开口67b的上层绝缘膜56。
详细地说，首先，以埋入通孔75的方式形成例如W膜。然后，通过CMP法以上层绝缘膜55为阻止层对W膜进行研磨，形成以W埋入通孔75的导电插件76。
接着，在含有导电插件76的下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，通过使用了抗蚀图案(未图示)的干蚀刻来对该上层绝缘膜56进行加工，形成在与焊盘电极54a的上方匹配的部位使多个通孔76露出的开口57b。
然后，通过灰化处理等除去抗蚀图案。
接着，如图19F所示，形成金属保护膜77和上部保护层61。
详细地说，以埋入开口57b的方式，在上层绝缘膜56上，以耐湿性的金属、在这里以Al为材料，例如通过溅射法沉积到例如800nm的膜厚，而形成Al膜。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu等。
接着，例如通过CMP法以上层绝缘膜56为阻止层，对Al膜进行表面研磨，直到上层绝缘膜56的表面露出为止。此时，以仅填充开口57b内的方式残留Al膜，而形成与焊盘电极54a经由导电插件76而电连接的金属保护膜77。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜77经由导电插件76层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜77担负。
接着，以覆盖金属保护膜77的方式在上层绝缘膜56上形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以使金属保护膜77的表面露出的方式在上部保护层61上形成开口61a。这样一来，完成FeRAM。
在变形例2中，下层绝缘膜55的表面被平坦化，在形成金属保护膜77时，可以如上述那样使用CMP法。此时，在下层绝缘膜55上形成的上层绝缘膜56和金属保护膜77被表面平坦化，而形成同一平面。因此，上层绝缘膜56和金属保护膜77都变得覆盖率良好且膜厚均匀。因此，能够大幅度地提高金属保护膜77例如在封装时的抗损伤能力。这样，通过将上层绝缘膜56和金属保护膜77形成为覆盖率良好的状态，能够使上层绝缘膜56和金属保护膜77最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
进而，在变形例2中，金属保护膜77经由导电插件76而与焊盘电极54a相连接。这样，金属保护膜77以与焊盘电极54a主动分离的方式形成，即使因检查焊盘电极的功能时的针接触给金属保护膜77的表面带来抵接痕迹，也不用担心抵接痕迹影响到导电插件76，能够充分地确保焊盘电极54a和金属保护膜77的作为焊盘电极的导电性以及与布线的连接性。
如上所述，根据变形例2，实现一种可靠性高的FeRAM，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。
[变形例3]
在本例中，在第二实施方式公开的FeRAM的结构中，金属保护膜的形成方式不同。
图20是表示变形例3的FeRAM的制造方法中的主要工序的概略剖面图。
首先，与第一实施方式同样，经过图1A～图1D、图2A～图2D、图3A、图3B以及图4(图5A)的各工序，而形成MOS晶体管20、铁电电容器结构30、第一布线45、第二布线54等。
接着，与图5B同样，如图20A所示，以覆盖第二布线54的方式形成下层绝缘膜55。
详细地说，以覆盖第二布线54的方式形成下层绝缘膜55。作为下层绝缘膜55，例如通过使用了TEOS的CVD法将氧化硅膜沉积到埋入第二布线54的膜厚。此时，下层绝缘膜55的表面呈反映第二布线54的形状的凹凸状。
接着，如图20B所示，对下层绝缘膜55的表面进行平坦化。
详细地说，通过例如CMP法对下层绝缘膜55的表面进行平坦化。在该CMP中，以第二布线54的表面不露出的限度对下层绝缘膜55进行表面研磨，使得下层绝缘膜55为规定膜厚、例如100nm左右。
在这里，与第一实施方式同样，在形成表面平坦的下层绝缘膜55时，可以取代图20A和图20B的工序而如图6那样进行。
接着，如图20C所示，形成上层绝缘膜56和抗蚀图案66。
详细地说，首先，在下层绝缘膜55上形成上层绝缘膜56。作为上层绝缘膜56，通过CVD法将蚀刻速率比下层绝缘膜55低且具有氢的遮蔽功能的材料的膜、例如氮化硅膜形成为400nm左右的膜厚。由下层绝缘膜55和上层绝缘膜56构成第四层间绝缘膜57。
接着，在上层绝缘膜56的整个表面上涂覆抗蚀剂，并通过光刻法对该抗蚀剂进行加工，从而形成抗蚀图案66，该抗蚀图案66在上层绝缘膜56的与焊盘电极54a的上方匹配的部位具有多个微细的开口66a。
接着，如图20D所示，对第四层绝缘膜57进行加工。
详细地说，以抗蚀图案66为掩模并使用焊盘电极54a作为蚀刻阻止层，来对第四层间绝缘膜57、在这里为上层绝缘膜56和下层绝缘膜55的上层部位(在图6C的例子中为绝缘膜55b)进行干蚀刻。此时，在第四层间绝缘膜57上依照抗蚀图案66的开口66a形成使焊盘电极54a表面的一部分露出的多个微细的多个通孔70。
然后，通过灰化处理等除去抗蚀图案66。
接着，如图20E所示，形成与焊盘电极54a相连接的导电插件71。
详细地说，首先，以埋入通孔70的方式形成例如W膜。然后，通过CMP法以上层绝缘膜56为阻止层对W膜进行研磨，形成以W埋入通孔70的导电插件71。
接着，如图20F所示，形成覆盖多个导电插件71的周围的上部保护层61。
详细地说，首先，全面地形成上部保护层61。作为上部保护层61，例如使用聚酰亚胺为材料沉积而成。
接着，以在焊盘电极54a的上方匹配的部位使多个导电插件71的形成部位露出的方式，在上部保护层61上形成开口61a。
接着，如图20G所示，形成金属保护层78。
详细地说，首先，在含有开口61a的上部保护层61上，以耐湿性的金属、在这里以Al为材料，例如通过溅射法沉积Al而形成Al膜。此时，将Al膜形成为比开口61a的深度更厚的膜厚、例如100μm左右。在这里，作为耐湿性的金属，可以取代Al而使用Al-Cu等Al合金、Ti、TiN、TiON、Cu或它们的层叠膜等。
接着，例如通过CMP法以上部保护层61为阻止层对Al膜进行表面研磨，直到上部保护层61的表面露出为止。此时，以仅填充开口61a内的方式残留Al膜，而形成在上层绝缘膜56上经由导电插件71与焊盘电极54a电连接的金属保护膜78。在这里，用于实现和外部的电连接的焊盘电极形成为焊盘电极54a和金属保护膜78隔着导电插件71层叠的双层结构，作为焊盘电极的功能实际上由金属保护膜78担负。
这样一来，完成FeRAM。
在变形例3中，下层绝缘膜55的表面被平坦化，在形成金属保护膜78时，可以如上述那样使用CMP法。此时，进行表面平坦化，使在下层绝缘膜55上隔着上层绝缘膜56而形成的上部保护层61和金属保护膜78形成在同一平面。因此，上层绝缘膜56、上部保护层61和金属保护膜78都变得覆盖率良好且膜厚均匀。因此，能够大幅度地提高金属保护膜78例如在封装时的抗损伤能力。这样，通过将上层绝缘膜56、上部保护层61和金属保护膜78形成为覆盖率良好的状态，从而能够使上层绝缘膜56和金属保护膜78最大限度地发挥对水分及氢的遮蔽功能。通过该结构，能够可靠地防止铁电电容器结构30的特性恶化。
进而，在变形例3中，金属保护膜78经由导电插件71而与焊盘电极54a相连接。这样，金属保护膜78以与焊盘电极54a主动分离的方式形成，即使因检查焊盘电极的功能时的针接触给金属保护膜78的表面带来抵接痕迹，也不用担心抵接痕迹影响到导电插件71，能够充分地确保焊盘电极54a和金属保护膜78的作为焊盘电极的导电性以及布线的连接性。
产业上的可利用性
根据本发明，实现一种可靠性高的半导体器件，其能够以比较简易的结构来可靠地防止水分及氢侵入内部，并保持铁电电容器结构30的高性能。

Claims (19)

1.一种半导体器件，其特征在于，具有：
半导体衬底；
电容器结构，其形成在所述半导体衬底的上方，而且由下部电极和上部电极夹持电介质膜而成；
布线结构，其形成在所述电容器结构的上方，而且与所述电容器结构电连接；
焊盘电极，其与所述布线结构电连接，用于实现与外部的电连接；
绝缘膜，其覆盖所述焊盘电极的一部分，而且对表面实施了平坦化处理；
金属保护膜，其形成在所述绝缘膜上，而且由耐湿性金属材料形成。
2.如权利要求1所述的半导体器件，其特征在于，所述金属保护膜在所述焊盘电极上与该焊盘电极相连接，而且与所述焊盘电极一起构成双层焊盘结构。
3.如权利要求1所述的半导体器件，其特征在于，所述金属保护膜在所述焊盘电极上与该焊盘电极相连接，而且包括第一保护膜和第二保护膜，其中，该第一保护膜与所述焊盘电极一起构成双层焊盘结构，该第二保护膜在所述绝缘膜上以与该第一保护膜电绝缘的状态覆盖所述第一保护膜的周围。
4.如权利要求1所述的半导体器件，其特征在于，所述绝缘膜包括下层部分和由硅氮化物构成的上层部分。
5.如权利要求4所述的半导体器件，其特征在于，所述上层部分以覆盖开口的内壁面的方式形成，其中，该开口形成在所述下层部分，用于使所述焊盘电极的一部分露出。
6.如权利要求2所述的半导体器件，其特征在于，所述金属保护膜直接与所述焊盘电极相连接。
7.如权利要求6所述的半导体器件，其特征在于，在所述绝缘膜上形成有由绝缘材料构成的上部保护层，而且以填充开口的方式形成有所述金属保护膜，其中，该开口形成在所述上部保护层以及所述绝缘膜上，用于使所述焊盘电极的一部分露出。
8.如权利要求6所述的半导体器件，其特征在于，
所述绝缘膜包括下层部分和由硅氮化物构成的上层部分，
以填充第二开口和多个第一开口的方式形成有所述金属保护膜，其中，该多个第一开口形成在所述下层部分，用于使所述焊盘电极的一部分露出；该第二开口以与所述第一开口匹配的方式形成在所述上层部分。
9.如权利要求2所述的半导体器件，其特征在于，所述金属保护膜经由导电插件而与所述焊盘电极相连接。
10.如权利要求9所述的半导体器件，其特征在于，在所述绝缘膜上形成有由绝缘材料构成的上部保护层，而且以填充形成在所述上部保护层的开口的方式形成有所述金属保护膜。
11.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底的上方形成电容器结构的工序，该电容器结构由下部电极和上部电极夹持电介质膜而形成；
在所述电容器结构的上方，以与所述电容器结构电连接的方式形成布线结构的工序；
以与所述布线结构电连接的方式形成用于实现与外部的电连接的焊盘电极的工序；
以覆盖所述焊盘电极的方式沉积绝缘膜，并对所述绝缘膜的表面实施平坦化处理的工序；
在所述绝缘膜上形成用于使所述焊盘电极表面的一部分露出的开口的工序；
以填充所述开口而与所述焊盘电极相连接的方式形成由耐湿性金属材料构成的金属保护膜的工序。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，在形成所述金属保护膜的工序中，由第一保护膜和第二保护膜构成所述金属保护膜，其中，该第一保护膜填充所述开口而与所述焊盘电极相连接，该第二保护膜在所述绝缘膜上以与该第一保护膜电绝缘的状态覆盖所述第一保护膜的周围。
13.如权利要求11所述的半导体器件的制造方法，其特征在于，在形成所述金属保护膜的工序中，将所述金属保护膜形成为仅填充所述开口的形状。
14.如权利要求11所述的半导体器件的制造方法，其特征在于，
在形成所述绝缘膜的工序之后且在形成所述开口的工序之前，还包括在所述绝缘膜上形成由绝缘材料构成的上部保护层的工序，
在形成所述开口的工序中，在所述上部保护层以及所述绝缘膜上，以使所述焊盘电极表面的一部分露出的方式形成所述开口，
在形成所述金属保护膜的工序中，将所述金属保护膜形成为仅填充所述开口的形状。
15.如权利要求11所述的半导体器件的制造方法，其特征在于，
由下层部分和由硅氮化物构成的上层部分构成所述绝缘膜，
由第二开口和多个第一开口构成所述开口，其中，该第一开口形成在所述下层部分，用于使所述焊盘电极的一部分露出；该第二开口以与所述第一开口匹配的方式形成在所述上层部分，
在形成所述金属保护膜的工序中，以填充所述第一和第二开口的方式形成所述金属保护膜。
16.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底的上方形成电容器结构的工序，该电容器结构由下部电极和上部电极夹持电介质膜而形成；
在所述电容器结构的上方，以与所述电容器结构电连接的方式形成布线结构的工序；
以与所述布线结构电连接的方式形成用于实现与外部的电连接的焊盘电极的工序；
以覆盖所述焊盘电极的方式沉积绝缘膜，并对所述绝缘膜的表面实施平坦化处理的工序；
在所述绝缘膜上形成用于使所述焊盘电极表面的一部分露出的多个连接孔的工序；
形成填充所述连接孔而成的导电插件的工序；
以经由所述导电插件而与所述焊盘电极相连接的方式，形成由耐湿性金属材料构成的金属保护膜的工序。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，在形成所述金属保护膜的工序中，由第一保护膜和第二保护膜构成所述金属保护膜，其中，该第一保护膜经由所述导电插件而与所述焊盘电极相连接，该第二保护膜在所述绝缘膜上以与该第一保护膜电绝缘的状态覆盖所述第一保护膜的周围。
18.如权利要求16所述的半导体器件的制造方法，其特征在于，
由下层部分和由硅氮化物构成的上层部分构成所述绝缘膜，
将所述连接孔仅形成在所述下层部分，
该半导体器件的制造方法还包括在所述上层部分中与所述连接孔匹配的部位形成开口的工序，
在形成所述金属保护膜的工序中，将所述金属保护膜形成为仅填充所述开口的形状。
19.如权利要求16所述的半导体器件的制造方法，其特征在于，
在形成所述导电插件的工序之后且在形成所述金属保护膜的工序之前，还包括：
在所述绝缘膜上形成由绝缘材料构成的上部保护层的工序；
在所述上部保护层上与所述导电插件匹配的部位形成开口的工序，而且
在形成所述金属保护膜的工序中，将所述金属保护膜形成为仅填充所述开口的形状。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015096371A1 (zh) * 2013-12-24 2015-07-02 京东方科技集团股份有限公司 一种电极引出结构、阵列基板以及显示装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101617399B (zh) * 2007-02-27 2011-05-18 富士通半导体股份有限公司 半导体存储器件及其制造、测试方法、封装树脂形成方法
JP2011003578A (ja) * 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
JP5378130B2 (ja) * 2009-09-25 2013-12-25 株式会社東芝 半導体発光装置
JP5115573B2 (ja) * 2010-03-03 2013-01-09 オムロン株式会社 接続用パッドの製造方法
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US8890223B1 (en) * 2013-08-06 2014-11-18 Texas Instruments Incorporated High voltage hybrid polymeric-ceramic dielectric capacitor
US10806030B2 (en) 2015-01-15 2020-10-13 International Business Machines Corporation Multi-layer circuit using metal layers as a moisture diffusion barrier for electrical performance
US9780046B2 (en) * 2015-11-13 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal rings structures in semiconductor device interconnect layers and methods of forming the same
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
JP7414730B2 (ja) * 2018-11-20 2024-01-16 ソニーセミコンダクタソリューションズ株式会社 表示装置および表示装置の製造方法、並びに、電子機器
JPWO2020235175A1 (zh) * 2019-05-21 2020-11-26

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214126A (ja) 1988-02-23 1989-08-28 Nec Corp 半導体装置
JPH03195025A (ja) 1989-12-25 1991-08-26 Hitachi Ltd 半導体装置
JP3131982B2 (ja) * 1990-08-21 2001-02-05 セイコーエプソン株式会社 半導体装置、半導体メモリ及び半導体装置の製造方法
JPH07135203A (ja) 1993-11-11 1995-05-23 Hitachi Ltd 半導体装置
US5438023A (en) * 1994-03-11 1995-08-01 Ramtron International Corporation Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
TW399319B (en) * 1997-03-19 2000-07-21 Hitachi Ltd Semiconductor device
JP2000277713A (ja) * 1999-03-26 2000-10-06 Sanyo Electric Co Ltd 半導体装置
JP2000340653A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体装置
JP3449298B2 (ja) 1999-06-28 2003-09-22 セイコーエプソン株式会社 半導体装置
KR100400047B1 (ko) * 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4090766B2 (ja) * 2002-03-19 2008-05-28 富士通株式会社 半導体装置の製造方法
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7169665B2 (en) * 2004-05-04 2007-01-30 Tawian Semiconductor Manufacturing Company, Ltd. Capacitance process by using passivation film scheme
JP4578471B2 (ja) * 2004-05-27 2010-11-10 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2006117912A1 (ja) * 2005-04-27 2006-11-09 Murata Manufacturing Co., Ltd 薄膜キャパシタおよびその製造方法
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015096371A1 (zh) * 2013-12-24 2015-07-02 京东方科技集团股份有限公司 一种电极引出结构、阵列基板以及显示装置
US9917111B2 (en) 2013-12-24 2018-03-13 Boe Technology Group Co., Ltd. Electrode lead-out structure, array substrate and display device

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