CN101179079B - 密集阵列和电荷存储器件及其制造方法 - Google Patents

密集阵列和电荷存储器件及其制造方法 Download PDF

Info

Publication number
CN101179079B
CN101179079B CN2007101817842A CN200710181784A CN101179079B CN 101179079 B CN101179079 B CN 101179079B CN 2007101817842 A CN2007101817842 A CN 2007101817842A CN 200710181784 A CN200710181784 A CN 200710181784A CN 101179079 B CN101179079 B CN 101179079B
Authority
CN
China
Prior art keywords
layer
conductor
charge storage
array
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN2007101817842A
Other languages
English (en)
Other versions
CN101179079A (zh
Inventor
T·H·李
V·苏布拉马尼安
J·M·克莱维斯
A·J·瓦尔克
C·佩蒂
I·G·库兹尼特佐夫
M·G·约翰森
P·M·法姆瓦尔德
B·赫尔纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk 3D LLC
Original Assignee
Matrix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matrix Semiconductor Inc filed Critical Matrix Semiconductor Inc
Publication of CN101179079A publication Critical patent/CN101179079A/zh
Application granted granted Critical
Publication of CN101179079B publication Critical patent/CN101179079B/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1604—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8616—Charge trapping diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5612—Multilevel memory cell with more than one floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels

Abstract

提供一种单体三维阵列的电荷存储器件，其包括多个器件层面，其中两个连续器件层面之间至少一个表面用化学机械抛光整平。

Description

密集阵列和电荷存储器件及其制造方法
本申请是已于2001年8月13日提交的以下国际发明专利申请的分案申请，国际申请号：PCT/US 01/25092、国家申请号：01803154.4、发明名称：“密集阵列和电荷存储器件及其制造方法”。
本申请是2001.3.6提出的美国申请序号09/801,233的部分后继申请，而该美国申请序号09/801,233为2000.12.21提出的美国申请序号09/745,125的部分后继申请，这两个美国申请序号09/081,233和09/745,125均由参考文献全部收编。本申请也是2000.8.14提出的美国申请序号09/639,579的部分后继申请，该美国申请序号09/639,579由参考文献全部收编。本申请还是2000.8.14提出的美国申请序号09/639,702的部分后继申请，该美国申请序号09/639,702由参考文献全部收编。本申请还是2000.8.17提出的美国申请序号09/639,749的部分后继申请，该美国申请序号09/639,749由参考文献全部收编。本申请还要求利用2001.3.2 8提出的临时申请60/279.855的优先权。
发明背景
1.发明领域
本发明涉及一般的半导体器件，特别涉及到三维TFT阵列。
2.相关领域的讨论
由于集成电路和计算机已经变得功能强大，要求能够存储大量数据的新的应用已经出现了。一些应用要求存储器具有擦写数据的能力和非易失性存储数据的能力。由于把半导体存储器每兆字节的价格降低到远低于每兆字节一美元，故有许多应用都能实现，所以半导体存储器与下述产品相比在价格上具有竞争力，例如：(1)存储摄影图象的化学胶片；(2)存储供销售的音乐和文字资料的光盘(CD)；(3)存储供销售的影象和多媒体材料的数字式通用光盘(DVD)；及(4)存储消费者音像记录的录影带和数字录音录像带。这样的存储器应当是能够存档且是非易失性的，它们应当能够耐受住从设备和所有电源上取下时间长达约10年之久而其存储的信息质量没有明显下降。这样的要求接近于CD，DVD，磁带，和大多数形式摄影胶片的一般寿命。
目前，这样的存储器使用电可擦非易失存储器如闪速存储器和EEPROM形成。遗憾的是，这些器件一般都制造在单晶硅衬底上，因此限制在二维阵列存储器件，从而使能够存储的数据数量限制在在硅的单个平面中能够制造的器件数目上。
此外还已经知道制造应用电介质层中俘获电荷的非易失存储器。一般，电子是利用例如沟道作用使电流通过氮化物层而被俘获在氮化硅层中的。该氮化硅在与场效应晶体管沟道相隔离的栅之间形成。俘获电荷改变了晶体管阈电压，从而检测此阈电压以确定电荷是否俘获在氮化物层。关于这种存储器的实例，见美国专利5,768,192。
B.Eitan的美国专利No 5,768,192，以及B.Eitan等在2000年11月第21卷第11期IEEE Electron Device Letters中543-545页，标题为“NROM：新型局域俘获两位非易失存储器单元”(”NORM：ANovel Localized trapping，2-Bit Nonvolatile Memory Cell”，B.Eitan et al.，IEEEE Electron Device Letters，vol.21，No.11，Nov.2000，pp543-545)的技术文章讲授了一种非易失性半导体存储器单元，该单元使用氧化物-氮化物-氧化物(ONO)堆叠中氮化物电荷存储层内非对称电荷俘获在一个单元内存储两位。用热电子注入到漏结上方的电荷存储层来写入单元。在与其被写入时相反的方向上读出单元(内容)，即电压加在源和栅上，漏接地。存储器单元在p型硅衬底上构成。但是，这种硅-氧化物-氮化物-氧化物-硅(SONOS)1TC存储器按NOR虚拟接地阵列排列，单元面积为每位2.5F2，其中F为最小特征尺寸。这一单元面积比所希望的大，因而导致比最佳单元密度小。
此外人们还知道现有技术下的负阻器件。这些器件约在1972年左右出现，在1972.4.15第20卷第8期“应用物理快报”第269页起的“薄型MIS结构硅负阻二极管”(Applied Pnysies Letters，Volume20，NO.8，15 April 1972，”Thin-MIS-Structure Si Negative-Resistance Diod”)中有说明。该文章说明的器件为结型二极管，如图9b的二极管5510，以及置于该二极管n型区上的薄氧化物区，如图9b的氧化物区5511。器件提供了显示出如图97所示负阻区的开关现象。注意二极管上的电位在二极管正方向上增加时，直到电压首次达到如点5512所示的电压之前，在点5512器件显示负阻，几乎没有出现导电。从点5512起，器件显示出由图97中区段5513所示的有点像二极管的特性。使用这种开关特性来制造如美国专利5,535,156和6,015,738中所示的静态存储器单元(触发器)。另外，这种器件的基本工作情况在Sze的半导体器件物理学(第二版，第9.5章，549-553页)中有说明，虽然这一说明在极性讨论中可能会包含有错误。
图9b的器件包括PN结二极管和薄型氧化物区。在二极管加正向偏压时，最初几乎没有电流流过，因为二极管结的电压是外加电压的一部分，外加电压的剩余部分降在n-区和氧化物区。从p区注入到n-区的空穴数量足够低，通过氧化物(尽管对空穴流动是不利的阻挡层)的沟道电流使n-区仍保持n型区。同样地，耗尽区内产生的任何空穴都能够通过薄氧化物，而产生的任何电子都冲到p区并离开阳极接点。
在外加正向电压增加时，n-区在与氧化物的交界面开始耗尽，这正如接近阈电压时在标准MOSFET中的情况一样。电压足够高时，该耗尽区一直延伸至结而引起穿通，致使空穴从p区大量地注入到n-层。这些空穴不能够完全流过氧化物，因而聚集在表面附近。这就使n区靠近氧化物界面反向更强，从而增加了氧化物上的电压降，使人想起了V＝Q/C。通过氧化物的电子沟道电流按指数平方倍升高，增加了二极管两端的正向偏压和电流。与此同时，空穴涌进n-区，提高了其电导率，降低了其电压降。由于二极管两端的电压相当小(而且即使电流变化大时，其变化也极小)，n-电压降中大的下降则大大地减小了整个结构两端的电压(假设电路中适当地串联电阻以防止器件绝缘击穿)。这样，上述说明的回授作用引起电流迅速增加，伴随着的是电压的迅速减低。正是这个负阻区被用来制造上面参考专利中说明的SRAM单元。
在电流强度较高时，由于大部分电压最终降落在PN结两端，故器件性能实际上像加有正向偏压的普通二极管一样。总的来说，该结构的V-I特性示于图97，区段5513的斜率主要由与图96结构相连接的串联电阻所决定。
当偏压反向时，二极管处在截止状态，通过氧化物的唯一电流是电子漏泄电流。反向结电压是外加电压的一部分，因为相当一部分电压降落在氧化物区两端。应当指出，电子既在反向偏压下也在很强的正向偏压下携带电流通过氧化物区。
在“1992 Symposium on VLSI Technology Digest of TechnicalPapers”的第44-45页，在S.Koyama的标题为“使用多晶硅薄膜晶体管的十亿位EPROM和闪速存储器的新型单元结构”的技术文章中公开了另一种类型的现有技术存储器件。如图98所示，每个存储器单元都是“自对准”浮栅单元，其包含绝缘层上方的多晶硅薄膜晶体管电可擦可编程只读存储器(TFT EEPROM)。在这种器件中，位线在与源-沟道-漏方向平行的方向上延伸(即，位线平行于载流子流动方向延伸)。字线在与源-沟道-漏方向相垂直的方向上延伸(即，字线垂直于载流子流动方向延伸)。TFT EEPROM不含单独的控制栅。而字线在其覆盖浮栅的区域中起控制栅的作用。
Koyama的配置要求形成两个多酸连接片(polycide contact pad)与每个TFT的源区和漏区连接。位线在字线上方形成并且通过层间绝缘层中的连接通孔与连接片连接，层间绝缘层将位线与字线分隔开。因此，这种配置中的各个单元并不是完全自对准的，因为连接片和连接通孔是使用非自对准光刻法步骤各自形成图案的。因此，每个存储器单元的面积比希望的大，从而导致其密度比最佳单元密度小。Koyama存储器单元的制造也复杂，因为它要求形成连接片和位线连接通孔。此外，Koyama器件的生产能力也小于最佳值，因为位线和字线由于不平的基础外形，其顶表面也不平。这就可能导致位线和字线中的开路。
解决结晶硅非易失存储器问题的虚拟接地阵列法人们也已经知道了一段时间，它是积极减小存储器单元大小的一种很好的办法。现在转向图99，基本方法使用单晶硅p型衬底5614内埋置n+扩散5612中的位线和置于衬底5614上方由多晶硅轨道5616形成的字线的交叉点阵列5610。晶体管由相邻位线5612和置于相邻位线5612之间的p-型沟道区组成。栅氧化物层5620将浮栅5622隔离，浮栅5622位于沟道5618上方，由例如多晶硅组成。上电介质层5624将浮栅5622与多晶硅字线(WL)5616隔离。
“虚拟接地”是指在阵列中没有专用地线。无论何时选择一个单元读出或编程，一对埋置n+位线(BL)都是源和漏，而源则接地。例如，为了选择图100中画出的单元5624，BL(k)和BL(k+1)将被选作源和漏(或反过来也是一样)，WL(j)将被选作为器件的控制栅。在一种方法中，如图100所示，BL(k)左边的所有位线都保持在与BL(k)相同的电位，而BL(k+1)右边的所有位线都保持在与BL(k+1)相同的电位，这样源-漏的电流就只能在选定的单元(所有其他WL都接地)中流动(以便读出和编程)。
在所有这些方法中，电荷存储介质都是由掺杂多晶硅制成的导电浮栅。利用热电子注入编程(在所有典型EPROM(可擦除可编程只读存储器)和单个晶体管闪速存储器单元中的选择方法)，电子注入到浮栅从而改变原有MOS晶体管的阈电压。
上面讨论的SONOS(多晶硅-阻挡层氧化物-氮化物-沟道氧化物-硅)电荷俘获法作为对排列在虚拟接地阵列结构5626中非易失性MTP存储器的一种可行选择方法又重新出现了，如图101所示。该阵列包括配置在单晶硅衬底5614中的n+埋置位线5612。ONO(氧化物-氮化物-氧化物)电介质堆叠5628使位线5612与多晶硅字线5630相隔离。热电子在编程过程中注入到靠近漏沿的ONO电介质堆叠5628，在那里电荷被俘获在氮化物层。使用这种方法，每个存储器单元能够存储两位，因为热电子在编程漏沿被注入到ONO电介堆叠。由于氮化物电荷存储介质在横向上不导电，电荷就停留在其注入的地方。靠近晶体管源俘获的电荷对晶体管阈值电压有很大影响，而靠近漏俘获的电荷对阈电压几乎没有什么影响。因此，只需对单元倒换漏和源的接线就可以写入和读出ONO层两侧上的各个电荷区。在单元编程时，电荷在最靠近漏的区域注入。如果对同一单元将源和漏倒换的话。另外的电荷就可以注入到同一个单元，不过是在“另一个”漏。两侧都能够读出，这样每个单元就可以存储和检索两位。
上述现有技术器件相当昂贵，因为其密度并未实现最佳化。
发明概述
根据本发明的一个优选实施方案，半导体器件包括单体三维阵列的电荷存储器件，阵列包括多个器件层面，其中两个连续器件层面之间至少一个表面要利用化学机械抛光整平。
在本发明的另一优选实施方案中，单体三维阵列电荷存储器件在单晶半导体衬底上方的非晶或多晶体半导体层中形成，而驱动电路在衬底中形成，至少一部分在阵列下方，在阵列以内或在阵列上方。
本发明另一优选实施方案提供一种存储器件，其包括在衬底第一平面上方或第一平面上形成的第一输入/输出导体，存储器件还包括第二输入/输出导体。半导体区处在第一输入/输出导体和第二输入/输出导体之间两导体凸出部的交叉处。存储器件包括电荷存储介质，其中电荷存储介质中存储的电荷影响在第一输入/输出导体与第二输入/输出导体之间流动的电流数量。
本发明的另一优选实施方案提供了一种非易失性读写存储器单元，其具有N掺杂区，P掺杂区，以及置于两区之间的存储元件。
本发明的另一优选实施方案提供了一种操作存储器单元的方法。该方法包括俘获单元编程区中电荷的步骤并在从该单元读出数据时使电流流过该区。
本发明的另一优选实施方案提供了一种阵列存储器单元，该阵列有多个存储器单元，每个单元包括至少一个半导体区和俘获电荷存储器。该阵列还有控制器来控制流过单元半导体区和存储器的电流。
本发明的另一优选实施方案提供了一种非易失性可堆叠柱形存储器件及其制造方法。存储器件包括一个有第一平面的衬底。第一接点在衬底第一平面上或其上方形成。本体在第二接点上形成。第二接点在本体上形成，其中第二接点至少部分地在第一接点上方调整对准。控制栅与电荷存储介质邻接形成。读出电流在垂直于衬底第一平面的方向上在第一接点与第二接点之间流动。
本发明的另一优选实施方案提供了一种场效应晶体管，其包括源、漏、沟道、栅，在栅与沟道之间的至少一个绝缘层，以及栅线，栅线基本上平行于源-沟道-漏的方向延伸并与栅连接而且与栅自对准。
本发明的另一优选实施方案提供了一种三维非易失存储器阵列，其包括多个纵向分隔的器件层面，每个层面包括一阵列TFT EEPROM，每个TFT EEPROM包括沟道、源和漏区，以及与沟道邻接的电荷存储区，在每个器件层面中有多个位线列，每个位线与TFT EEPROM的源或漏区连接，在每个器件层面中有多个字线行，以及处在器件层面之间的至少一个层间绝缘层。
本发明的另一优选实施方案提供了一种EEPROM，其包括沟道，源，漏，位于沟道上方的隧道电介质，位于隧道电介质上方的浮栅，位于邻接浮栅侧壁的侧壁间隔，位于浮栅上方的字线，以及位于控制栅和浮栅之间的控制栅电介质。控制栅位于侧壁间隔的上方。
本发明的另一优选实施方案提供了一阵列非易失存储器单元，其中每个存储器单元包括半导体器件，每位每个存储器单元的尺寸约是(2F2)/N，其中F是最小特征尺寸，N是第三维度上的器件层数，其中N＞1。
本发明的另一优选实施方案提供了制造EEPROM的方法，其包括提供半导体有源区，在有源区上方形成电荷存储区，在电荷存储区上方形成导电栅层以及使栅层形成图案以形成覆盖电荷存储区的控制栅。该方法还包括使用控制栅作为掩膜对有源区进行掺杂以在有源区中形成源区和漏区，在控制栅上方和邻接控制栅形成第一绝缘层，使控制栅顶部暴露而不使用光刻掩膜，以及形成连接控制栅暴露顶部的字线，这样字线就与控制栅自对准。
本发明的另一优选实施方案提供了制造EEPROM的方法，其包括设置半导体有源区，在有源区上方形成隧道电介质后，在隧道电介质层上方形成导电栅层，使栅层形成图象以形成覆盖隧道电介质层的浮栅，以及使用浮栅作为掩膜对有源区进行掺杂以在有源区中形成源区和漏区。该方法还包括形成邻接浮栅侧壁的侧壁间隔。在侧壁间隔的上方和邻接侧壁间隔以及在源区和漏区的上方形成第一绝缘层，在浮栅上方形成控制栅电介质层，以及在控制栅电介质上方和第一绝缘层上方形成字线。
本发明的另一优选实施方案提供了形成非易失存储器阵列的方法，其包括形成半导体有源层，在该有源层上方形成第一绝缘层，在第一绝缘层上方形成多个栅电极并利用栅电极作为掩膜对有源层进行掺杂以在有源区中形成多个源区和漏区，以及使多个位线基本上垂直于源-漏方向外。该方法还包括在栅电极上方和邻接栅电极及在源区，漏区和位线上方形成第二绝缘层，整平第二绝缘层，以及在第二绝缘层上方形成基本上平行于源-漏方向延伸的多个字线。
本发明的另一优选实施提供了制造EEPROM阵列的方法，其包括设置半导体有源区，在有源区上方形成多个虚拟挡块，使用虚拟挡块作为掩膜对有源区进行掺杂以在有源区中形成源区和漏区，在虚拟挡块上方以及虚拟挡块之间形成栅间绝缘层，整平栅间绝缘层使虚拟挡块顶部暴露，从整平的栅间绝缘层部分之间有选择地去除虚拟挡块以在栅间绝缘层的部分之间形成多个通孔，在有源区上方的多个通孔中形成电荷存储区，在电荷存储区上方形成导电栅层，以及使导电栅层形成图案以形成覆盖电荷存储区的控制栅。
本发明的另一优选实施方案提供了形成TFT EEPROM的方法，其包括形成TFT EEPROM，而TFT EEPROM包括非晶硅或多晶硅有源层，电荷存储区和控制栅，提供与有源层连接的结晶催化剂，以及在提供催化剂用其使有源层重新结晶的步骤之后对有源层加热。
本发明的另一优选实施方案提供了一种二维或三维存储器阵列，其由置于衬底上方的薄膜晶体管构成。置于第一方向上彼此分隔的导体形成与存储器单元的连接，而这些存储器单元是在置于与第一方向不同的第二方向上的轨道堆叠中形成。局部电荷俘获介质接收并存储由彼此分隔导体与轨道堆叠交叉处形成的薄膜晶体管所注入的热电子。局部电荷俘获介质可以用来存储邻接晶体管漏的电荷，如果需要，将漏线和源线倒向，每个存储器单元可以存储两位。编程方法保证已存储有信息的存储器将不会受到偶然地干扰。
本发明的另一优选实施方案提供了一种非易失性薄膜晶体管(TFT)存储器件，其在衬底上方构成。它使用由过渡金属结晶硅形成的源，漏和沟道。局部电荷存储膜邻接沟道竖直配置并存储注入电荷。二维或三维阵列的这类器件可以在衬底上方构成。置于第一方向彼此分隔导体形成与存储器单元的连接，而存储器单元在置于与第一方向不同的第二方向上的轨道堆叠中形成。局部电荷存储膜接收并存储由彼此分隔导体与轨道堆叠交叉处形成的TFT所注入的电荷。局部电荷存储膜可以用来存储邻接晶体管漏的电荷，如果需要的话，将漏线和源线倒向，每个存储器单元可以存储两位。编程方法保证已存储有信息的存储器将不会受到偶然地干扰。
本发明另一优选实施方案提供了一种置于衬底上方的闪速存储器阵列，该阵列包括第一多个彼此分隔的导电位线，其置于第一方向衬底上方的第一高度上，以及第二多个彼此分隔的轨道堆叠，其置于第二方向第二高度上，第二方向与第一方向不同，每个轨道堆叠包括多个半导体岛，其第一表面与所说的第一多个彼此分隔的导电位线，导电字线，以及置于半导体岛第二表面与字线之间的电荷存储区相连接。
本发明的另一优选实施方案提供了一种TFT CMOS器件，它包括栅电极，第一绝缘层，其与栅电极第一侧邻接，第一导电类型第一半导体层，其置于第一绝缘层与栅电极相对的一侧，第二导电类型第一源区和漏区，其置于第一半导体层，第一源电极和漏电极，其与第一源区和漏区连接并置于第一半导体层与第一绝缘层相对的一侧。该TFTCMOS器件还包括第二绝缘层，其与栅电极的第二侧邻接，第二导电类型第二半导体层，其置于第二绝缘层与栅电极相对的一侧，第一导电类型第二源区和漏区，其置于第二半导体层，及第二源电极和漏电极，其与第二源区和漏区连接并置于第二半导体层与第二绝缘层相对的一侧。
本发明的另一优选实施方案提供了一种电路，其包括多个电荷存储器件和多个抗熔器件。
本发明的另一优选实施方案提供了一种半导体器件，其包括半导体有源区，电荷存储区，其邻接半导体有源区，第一电极，以及第二电极。当第一编程电压加在第一和第二电极之间时，电荷就存储入电荷存储区，当第一与第二电极间加上高于第一电压的第二编程电压时，通过电荷存储区形成了导电连接从而在第一和第二电极间形成导电通道。
附图简述
图1A是根据本发明实施方案的柱形存储器的图解说明。
图1B是根据本发明实施方案的柱形存储器顶视图的图解说明，围绕柱形存储器柱体有单一电荷存储介质和单一控制栅。
图1C是顶视图图解说明，其示出根据本发明实施方案具有多重电荷存储介质和多重控制栅的柱形存储器。
图2是根据本发明实施方案的柱形存储器的图解说明。
图3A-3D图解说明了根据本发明实施方案的超薄沟道柱形存储器件及其制造方法。
图4是本发明实施方案有肖特基接点的柱形存储器的图解说明。
图5是根据本发明实施方案的栅控二极管柱形存储器的图解说明。
图6是根据本发明实施方案具有纳米晶体浮栅的柱形存储器的图解说明。
图7是本发明实施方案具有电荷俘获电介质的柱形存储器的图解说明。
图8A和8B图解说明了利用显式柱体形成工艺形成柱体的方法。
图9A和9B图解说明了利用交叉蚀刻技术形成柱体的方法。
图10A-10E图解说明了利用“分隔蚀刻”技术形成根据本发明实施方案柱形存储器件的方法。
图11A-11C图解说明了在相邻柱形存储器间形成公用控制栅以及表示相邻柱体间控制栅隔离的方法。
图12A和12B图解说明了在柱型存储器的两个或更多个层面之间形成公用连续膜控制栅的方法。
图13-图28图解说明了根据本发明实施方案柱形存储器的是多重层面的制造方法。
图29A是本发明实施方案存储器单元的说明。
图29B是说明图29A存储器单元特性的曲线图。
图30是根据本发明实施方案制造的两端子单元的纵向剖面视图。
图31是根据本发明实施方案制造的三端子的纵向剖面视图。
图32是根据本发明实施方案制造的应用轨道堆叠的三维存储器阵列之纵向剖面视图。
图33是根据本发明实施方案作为柱体在衬底上方形成的单元之投影视图。
图34是作为柱体形成的单元的另一实施方案。
图35和36是三维阵列器件的示意图。
图37是根据本发明实施方案的方法在ONO电介质，第一栅电极，氧化物保护层和氮化物阻挡层沉积以后的晶片的侧剖面视图。
图38是位线形成图案，源/漏注入后存储器阵列的侧剖面视图。该剖面与位线垂直。
图39是经Salicide工艺处理后该阵列的侧剖面视图。该剖面与位线垂直。
图40是经氧化物填充和整平后该阵列的侧剖面视图。该剖面与位线垂直。
图41是去除阻挡层后阵列的侧剖面视图。剖面与位线垂直。
图42是字线形成过程中阵列的侧剖面视图。剖面与位线垂直。
图43是字线形成后阵列沿图42中直线A-A的侧剖面视图。剖面与字线垂直并穿过位线。
图44是字线形成后阵列沿图42中直线B-B的侧剖面视图。剖面与字线垂直并穿过晶体管沟道。
图45是经氧化物填充和整平后第二优选实施方案阵列的侧剖面视图。剖面与位线垂直。
图46是字线形成后第二优选实施方案阵列的侧剖面视图。剖面与位线垂直。
图47是字线形成后优选实施方案阵列的侧剖面视图。剖面与位线垂直。
图48A-C和图49A-C图解说明了优选实施方案阵列TFT的可供选择的制造方法。
图50和51是字线形成后优选实施方案两种优选情况的阵列侧剖面视图。剖面与位线垂直。
图52是优选实施方案三维阵列的三维视图。
图53是在同一层面上字线连接导体和位线连接导体的侧剖面视图。开口是为下一个层面连接而开的。
图54是层面N+1中字线连接导体和层面N中字线和位线连接导体的侧部面视图。为进行下一层面的连接在层面N+1的导体中制作搭接片。
图55-61是优选实施方案阵列的侧剖面视图。剖面与位线垂直。
图62是形成结晶窗后本发明优选实施方案阵列的顶视图。
图63和64是分别沿图62中直线A-A和直线B-B的侧剖面视图。剖面与图63中的位线垂直。与图64中的位线平行。
图65是有源层结晶后优选实施方案阵列的顶视图。
图66是附图，其示出根据本发明具体实施方案的二维存储器阵列的前投影视图。
图67是附图，其示出根据本发明具体实施方案的二维存储器阵列的纵向剖面视图。
图68是附图，其示出根据本发明具体实施方案的存储器阵列的顶平面视图。
图69是附图，其示出根据本发明具体实施方案的三维存储器阵列的纵向剖面视图。
图70是附图，其示出根据本发明具体实施方案的二维存储器阵列的纵向剖面视图。
图71是附图，其示出根据本发明具体实施方案的三维存储器阵列的纵向剖面视图。
图72是附图，其示出根据本发明具体实施方案的存储器阵列的纵剖面视图。
图73是附图，其示出根据本发明具体实施方案的三维存储器阵列的纵向剖面视图。
图74和75是附图，其说明根据本发明具体实施方案存储器单元的编程方法。
图76是附图，其说明本发明具体实施方案存储器单元的制造方法。
图77是剖面视图，其说明电介质堆叠上的SONOS。
图78是剖面视图，其说明纳米晶体电荷存储介质。
图79是掺杂多晶硅位线的剖面附图，掺杂多晶硅中形成有高熔点金属硅化物以改善横向导电率。
图80是根据本发明具体实施方案的衬底的剖面附图。
图81A-81H说明根据本发明具体实施方案存储器阵列制造中的步骤。
图82A-82I说明根据本发明具体实施方案存储器阵列制造中的步骤。
图83-85说明根据本发明优选实施方案的闪速存储器阵列。
图86A-86J说明图83-85阵列的制造方法。
图87说明根据本发明优选实施方案的CMOS阵列。
图88A-D说明图87中CMOS阵列的制造方法。
图89-92说明使用图87 CMOS阵列的逻辑电路和存储器电路。
图93是工艺流程图，其说明晶体化非晶硅层的制造工艺，该硅层用于根据本发明具体实施方案的非易失性TFT存储器件。
图94A-94H是竖直剖面附图，其说明图93工艺中的步骤。
图95是根据图93工艺加工后部分硅晶片的顶平面视图。
图96-101是现有技术器件的说明。
优选实施方案详细说明
本发明者已认识到如果器件密度增大的话，存储器和逻辑器件的成本就会下降。因此，本发明者已提供一种超密矩阵阵列电荷存储半导体器件，其已经增大了密度，降低了成本。
改善器件密度的一个办法是将器件排列在包括多个器件层面的电荷存储器件单体三维阵列中。术语“单体”表示阵列每个层面的层都直接沉积在阵列各自下层层面的层上。相反，二维阵列可以分开形成，然后再组装在一起形成非单体存储器件。
为了形成这样的三维阵列，尤其是有四或更多层的阵列，在两个连续的器件层面之间至少一个表面要用化学机械抛光(CMP)整平。与其他平整方法如内蚀刻相比较，化学机械抛光能够得到足够的平整度使适合市场的器件的多重器件层面能堆叠在彼此的顶上。本发明者已发现化学机械抛光在三维存储器阵列阶梯区内一般达到的平整度约在4000埃或更小(即，在约10-50mm的区域内峰-峰粗糙度值在4000埃或更小)，即使在形成4-8层后也是如此。最好，经CMP抛光后阵列中层的峰-峰粗糙度在阶梯区内为3000埃或更小，如500-1000埃。相反，单靠内蚀刻一般不能提供足够的平整度来获得适合市场的三维存储器或逻辑单体阵列。
例如，措词“在两个连续的器件层面之间至少一个表面用化学机械抛光整平”包括在底部和中间器件层形成的表面以及置于器件层之间的层间绝缘层的表面。因此，阵列各中间和底部器件层面中导电和/或绝缘层的表面都要用化学机械抛光整平。这样，如果阵列包括至少四个器件层面的话，那么至少三个器件层面都应当有至少一个表面用化学机械抛光整平。顶部器件层面中导电和/或绝缘层的表面也可以用化学机械抛光整平。
改善器件密度的另一种方法是将驱动或外设电路与存储器或逻辑阵列竖直地结合起来。在现有技术中，外设电路在单晶硅衬底的周边形成，而存储器或逻辑阵列在邻近外设电路的衬底其他部分形成。这样，外设电路就占据了现有技术器件中宝贵的衬底空间。相反，本发明的优选实施方案提供了一种单体三维阵列电荷存储器件，它在单晶半导体衬底上方的非晶或多晶体半导体层中形成，同时至少部分，最好是全部驱动(即外设)电路都在阵列下边，阵列之内或阵列上方的衬底中形成。最好是，驱动电路包括至少一个检测放大器和电荷泵，检测放大器和电荷泵全部或部分地在衬底中阵列的下边形成。
图35示意性地说明阵列电荷存储逻辑或存储器件3101，其在置于单晶体衬底3105之上的层间绝缘层3120上方形成。该阵列电荷存储逻辑或存储器件3101排列成非晶或多晶硅层中的三维单体阵列薄膜晶体管或二极管。阵列3101有多个器件层面3104，其最好用层间绝缘层隔开。驱动电路3103，如检测放大器和电荷泵，像CMOS或其他晶体管一样配置在单晶体衬底3105中。图36示意性地说明了一阵列电荷存储逻辑或存储器件3101，其作为非晶或多晶硅层中的薄膜晶体管或二极管在单晶体衬底3105之上形成。驱动电路3103，如检测放大器和电荷泵，在阵列3101之内和/或阵列3101之上形成。
改善器件密度的另一种方法是自对准和使用同样的光刻步骤使不同的层形成图案。通过使对准偏离容差处在应有的范围来扩大器件单元的区域从而保证不同层上的特性之间完全重叠。因此，本发明已开发了一种完全或部分对准的存储器单元结构，它不要求有对准偏离容差或要求数值减小的对准偏离容差。在这样的单元结构中，某个器件的特性可以与其他器件的特性自对准而不需要光刻步骤来形成图案。另一方面，对多层可以使用同一个光学抗蚀剂掩膜进行蚀刻或使用已形成图案的上器件层作为掩膜对下器件层进行蚀刻。对准存储器单元的具体实例在下面将进行详细地讨论。
阵列的电荷存储器件可以是任何类型的存储电荷的半导体器件，如EPROM或EEPROM。在下面详细说明的本发明优选实施方案中，电荷存储器件以各种不同结构形式形成，如柱形TFT EEPROM，有电荷存储区的柱形二极管，自对准TFT EEPROM，轨道堆叠TFT EEPROM，以及各种其他结构形式。每一种结构形式都使器件具备增加阵列密度的高度的平整度，对准或自对准。
例如，在柱形TFT EEPROM或有电荷存储区的柱形二极管中，半导体有源区至少一侧与连接半导体有源区的电极之一对准。这样，在柱形TFT EEPROM结构中，半导体有源区就与源和漏电极对准。出现这种对准是因为半导体有源区至少两侧和电极之一在同样的光刻步骤(即，使用一个光学抗蚀剂掩膜或使用一层作为另外一层的掩膜进行蚀刻)过程中形成了图案。相反，源和漏区未被蚀刻。
在下面的说明中，为了达到对本发明透彻的理解，提出了许多具体细节，如具体的厚度，材料等。显然对本领域的技术人员没有这些具体细节也可以实践本发明。在其他情况下，为了不使本发明不必要地变得难于理解，没有提出人们熟知的一些概念，电路，及制造技术。
以下说明的任何实施方案的任何特性都可以用在另一实施方案中。第一组实施方案说明各种柱形器件，第二组实施方案说明自对准TFT器件，及第三组实施方案说明轨道堆叠TFT器件。第四和第五组实施方案说明在逻辑或存储器电路中可如何使用这些器件。最后一组实施方案说明金属引起的结晶对改进器件层面结晶度的应用。
I.柱形器件
本实施方案是针对在柱形结构(即，相对于衬底竖直的方向，其中器件的长度与衬底垂直)中排列的薄膜晶体管(TFT)和二极管以及它们的制造方法。最好柱形器件形成的电荷俘获存储器具有竖直读出电流。该存储器包括第一输入/输出导体，其在衬底平面上或上方形成，和第二输入/输出导体，其位于第一输入/输出导体之上并与其隔开。第一输入/输出导体和第二输入/输出导体的放置要使它们相互重叠或交叉并且最好彼此垂直交叉。半导体区，如硅掺杂区，在第一输入/输出导体与第二输入/输出导体交叉处的第一输入/输出导体和第二输入/输出导体之间形成。电荷存储介质，例如电荷俘获电介质但并不限于这种电介质，靠近半导体区形成并且影响在第一输入/输出导体与第二输入/输出导体两端施加给定电压情况下流过第一输入/输出导体与第二输入/输出导体间半导体区的电压数量。在单一电压下流过半导体区的电流量(读出电流)可以用来确定电荷是否存储在电荷存储介质中并因此确定存储器是否编程或擦掉。流过第一输入/输出导体与第二输入/输出导体之间半导体区的读出电流在与衬底平面垂直的方向上流动，而存储器就在衬底内或衬底上形成。本实施方案的电荷俘获存储器结构，及其制造方法非常适合集成三维阵列存储器件。
如下面将要讨论的那样，本实施方案的电荷俘获存储器件可以用两种普通结构之一制造。在一个实施方案中，电荷存储介质邻接半导体区形成，而在第二实施方案中电荷存储介质在半导体区之上或之下形成。
1.有邻接电荷存储介质的三端子柱形存储器
本发明一个实施方案是三端子非易失性可堆叠柱形存储器件。根据本发明这一实施方案的柱形存储器件100在图1A中做了概括说明。柱形存储器件100包括第一连接区102，其在第一输入/输出(I/O)103导体上形成，导体103在单晶体衬底101的平面(x-y)上或上方形成。半导体本体104直接在第一连接区102上形成，而第二连接区106直接在本体104上形成。第二I/O导体116在第二连接区106上形成。第一连接区102，本体104，以及第二连接(源/漏)区106各自相互竖直对准形成柱体108。邻接并与本体104连接的是电荷存储介质110。控制栅112邻接电荷存储介质110形成并与其直接连接。控制栅112和电荷存储介质110的构成应使它们与柱体108横向上邻接，从而它们可以与柱体108。电荷存储介质是电气上隔离控制栅和由控制栅寻址的沟道区的区域。
柱形存储器件的编程或未编程状态由电荷是否存储在电荷存储介质110来确定。电荷存储介质中存储的电荷要加上或减去加在控制栅上的电压，从而改变了在本体104中形成导电沟道使电流(例如读出电流IR)能在第一和第二连接(源/漏)区之间流动所需的电压。这个电压定义为VT。在本体104中形成导电沟道所需的电压数值或在给定控制栅电压下本体中流动的电流数值可以用来确定器件是否编程或未编程。另外，多位数据可以存储在单个电荷存储介质110中，从而各不同数量的存储电荷建立了不同的VT。每一个不同的VT代表电荷存储介质的不同状态。因为电荷存储介质可以包含多种状态，故在单个电荷存储介质中就可以存储多位。
在器件100的读出操作过程中，在本体104中形成导电沟道时，电流114相对于衬底101的平面(x-y)竖直(z)(或垂直)流动，而衬底之上形成柱形存储器件。通过建立具有“竖直”读出电流通孔的存储器件，本发明的柱形存储器单元能够很容易地堆叠在三维阵列中，而源/漏导体103和116的走向相互平行或垂直并与衬底101的平面平行，而对源和漏的连接无需使用相互竖直连接的对策。至控制栅的导体112可以竖直走向(如图1A所示)或水平走向。
虽然图1A中所示的存储器件100包括电荷存储介质100和仅在柱体108的一个侧面或表面上形成的控制栅112，但应当了解本发明的柱形存储器件可以制造成使柱体108的整个本体110被单个电荷存储件110和单个控制栅112所围绕，如图1B所示。另外，柱体108的各个表面都有单独控制的电荷存储件和控制栅，如图C中所示，从而使多位数据能够存储在本发明的单个柱体存储器件中。使用多重电荷存储件和控制栅通过确定该沟道在多大程度上受到电荷的影响便能够把多重数值存储到一个单个柱形器件上。另外，柱体108中本体104的各表面可以有不同的掺杂密度对各表面建立不同的阈电压进而使柱形存储器能够存储更多的状态，因而也就能存储更多的位数。
图2示出本发明的一个实施方案，方案中柱体207包括第一源/漏连接区202，其包括重度掺杂N+硅膜，掺杂密度范围在1×1019-1×1020，最好在1×1019-1×1021原子/cm3，它在第一输入/输出204(例如位线)上形成，而第一输入/输出204在衬底201上或上方形成。包括掺杂密度为1×1016-1×1018/cm3轻度掺杂p-型硅膜206的本体在第一N+源/漏连接区202上形成并直接与其接触。第二源/漏区208，其包括掺杂密度为1×1019-1×1020最好1×1019-1×1021原子/cm3的重度掺杂N+硅膜，它在P型硅膜206上形成并与其直接接触，如图2所示。第二导电输入/输出(例如字线/位线)210在第二N+源/漏区208上形成。N+源/漏膜202和208厚度可以在500-1000。第一和第二输入/输出204和210可以用高导电材料形成，例如但并不限于金属如钨，硅化物如硅化钛或硅化钨，或重掺杂硅。在存储器件200 N+源/漏区202中，p型硅本体206和N+源/漏区208基本上各自相互竖直对准形成柱体207。
柱形存储器200，如图2所示，有包括隧道电介质212的电荷存储介质211，浮栅214，以及控制栅电介质216。隧道电介质邻接p型硅本体206形成并与其直接连接。浮栅214邻接隧道电介质212形成并与其直接连接。浮栅214包括导体例如但并不限于掺杂硅，如N型硅，或金属如钨。控制栅电介质216邻接浮栅214形成并与其直接连接。最后，控制栅218邻接控制栅电介质216形成并与其直接连接。控制栅218用导体形成，例如但并不限于掺杂硅或金属，如钨。
P型硅膜206和隧道电介质212的厚度取决于所需的编程和擦除电压。如果需要4-5伏的低压编程操作，那么p型硅膜206的厚度可以在1000-2500
Figure 2007101817842_1
，隧道电介质厚度可以在20-150
Figure 2007101817842_2
，如20-50，最好在80-130
Figure 2007101817842_4
(如果需要氮化物隧道电介质212的话，将按比例稍许变厚)。应当了解p型硅膜206的厚度限定了器件的沟道长度。如果需要较高电压(6-10伏)的编程操作，那么p型硅膜206的厚度可以在6000-7000
Figure 2007101817842_5
，隧道电介质212厚度可以在60-100
Figure 2007101817842_6
。控制电介质216一般约为隧道电介质212的厚度，但是稍厚一些(稍厚10-30
Figure 2007101817842_7
)，最好是130-180。
柱形存储器200被认为是编程或未编程取决于电荷是否存储在浮栅214。利用漏侧编程可以对柱形存储器件200编程，由此通过将源区202接地电子就被放在浮栅214上，与此同时相当高的电压加在漏区208上，而低压操作时约4-5伏，或高压操作时约6-10伏则加在控制栅218上以便把一部分P型硅区206转换成N型硅，这样就形成了沟道区，电子就在源区与漏区间流动。高的控制栅电压将电子从已换向的沟道区拉出，通过隧道电介质212进到浮栅214。因为电子在隧穿沟道氧化物时损失了某些能量，它们不再有足够的能量从用绝缘体包围的浮栅逃逸出来。其他技术，例如使并不限于源侧注入，可用来对存储器件200编程。
存储器件200通过从浮栅214去除存储的电子可以擦除。在源区上加上相当高的正电压(3伏)，同时在控制栅218上，低压操作时加上约4-5伏负电压或高压操作时加上6-10伏电压也可以擦除存储器件200。源区上的正电压吸引浮栅214上的电子，从而将电子从浮栅214拉出。通过隧道电介质212进入源区。
为了读出存储器件200的状态，可以对漏极加一电压(如3.3伏)，同时对控制栅加上给定的控制栅电压。对给定的控制栅电压，从漏区流经沟道区而进入源的电流(读出电流)数量可以用来确定存储器件的状态。另一种办法，通过检测使给定读出电流流过本体206所必须的控制栅电压数值也能够读出存储器件200的状态。当读出电流在第一和第二源/漏区202和208间流动通过本体206时，其流动方向(z)与衬底201的平面(x-y)相垂直，而本体206就在衬底201上或上方构成。
图3示出本发明非易失性柱形存储器件的另一实施方案。图3示出具有超薄硅沟道或本体302的三端非易失性柱形存储器件300。像存储器件200一样，超薄存储器件300的第一N+源/漏连接区202在第一输入/输出204上形成。绝缘体304，如SiO2膜或氮化硅膜，在第一源/漏连接区202上形成。第二N+源/漏区208在绝缘层304上形成。绝缘体304将源/漏区202和208相互隔离。因此限定了器件的沟道长度。浓度范围在1×1016-1×1018原子/cm3的薄P型硅膜302沿N+/绝缘体/N+堆叠的侧壁构成，所以其邻接第一和第二源/漏区以及隔离绝缘体304并与它们直接连接。P型硅膜起器件沟道或本体的作用并且把源/漏区202和208连接起来。通过形成邻接N+/绝缘体/N+堆叠的薄P型硅膜，沟道区能够做得极薄，在50-100
Figure 2007101817842_9
。代表沟道厚度的P型硅膜厚度最好小于1/2沟道长度(即，源/漏区202和208之间的距离)，理想情况是小于1/3沟道长度。
像存储器件200一样，存储器件300也包括电荷存储介质211，及控制栅218。当晶体管300接通时，一部分P型硅区反向形成其中的导电沟道，所以电流能够从一个源/漏区202流到另一个源/漏区208。从一个源/漏区到另一个源/漏区穿过超薄本体302或沟道的大部分电流通孔306在与衬底平面(x-y)垂直(z)的方向上，而器件就在衬底上方构成。
例如使用“分隔蚀刻”技术能够形成超薄沟道或超薄本体晶体管。例如，如图3B所示，N+硅/绝缘体/N+硅的堆叠可以在衬底上方均厚沉积，该衬底有形成图案的金属I/O 204。然后利用众所周知的光刻法和蚀刻技术使该堆叠形成图案成为柱体306，如图3B所示。然后P型硅膜可以在柱体上方均厚沉积，如图3C所示。P型硅膜沉积到器件沟道厚度所需要的厚度。然后对P型多晶硅膜进行各向异性蚀刻使P型硅膜302从水平表面上去掉而仍保留在竖直表面如柱体306的侧壁上。这样P型硅膜就邻接柱体形成并且把绝缘体304两边的源/漏区连接起来。然后可以像在其他柱形器件中那样，相继形成电荷存储介质211和控制栅218。
图4示出本发明三端可堆叠非易失性柱形存储器件的另一实施方案。图4是一个三端可堆叠非易失性柱形存储器件，其中肖特基连接形成了器件的源区和漏区。本发明的肖特基连接MOSFET 400包括在第一输入/输出204上形成的第一金属连接402。掺杂的硅本体或沟道404，如掺杂浓度水平在1×1016-1×1018原子/cm3，厚度为沟道长度所需厚度的N型硅，在金属连接402上形成。第二金属连接406在硅本体404上形成并与其直接连接。然后第二I/O在第二金属连接406上形成。第一金属连接402和第二金属连接406由像硅化铂，硅化钨和硅化钛一类的材料形成，其厚度能够构成与硅本体404的肖特基屏障连接。第一金属连接402，硅本体404，及第二金属连接406各自相互直接竖直对准形成如图4所示的柱体408。存储器件400还包括电荷存储介质211，它直接邻接硅本体404并与其连接如图4所示。另外，存储器件400包括控制栅，它邻接电荷存储介质211并与其直接连接。在沟道在硅本体404中形成时，电流(例如，读出电流IR)从金属连接402流到金属连接406，其方向(z)与衬底表面(x-y)垂直，而存储器件400就在衬底上形成。
图5说明根据本发明实施方案的三端非易失存储器件的另一实施方案。图5说明了栅控二极管存储器件500。存储器件500包括P+型硅膜连接区502，其掺杂剂密度在1×1019-1×1021，最好在1×1019-1×1020原子/cm3，厚度在500-1000
Figure 2007101817842_10
。掺杂密度在1×1016-1×1018原子/cm3的P-硅膜504在P+硅膜502上形成并与其直接连接。N+型硅连接区506，其掺杂密度在1×1019-1×1021，最好在1×1019-1×1020原子/cm3，厚度在500-1000
Figure 2007101817842_11
，直接在P-硅膜504上形成。在本发明实施方案中，P+硅膜502，P-硅膜504，及N+硅膜506各自相互竖直对准形成柱体508，如图5所示。存储器件500还包括存储器存储介质211，其邻接P-硅膜504和N+硅膜506形成并与它们直接连接，如图5所示。与电荷存储介质211邻接并直接连接的是控制栅218。另外，像晶体管100，200，300及400一样，当栅控二极管“接通”时，电流(I)从P+硅膜502流到N型硅膜506，其方向(z)与衬底502的平面(x-y)垂直，而器件500就在衬底501上或上方形成。
虽然已经示出的器件200-500都有包括用隧道电介质212和控制栅电介质216隔离的连续膜浮栅214的电荷存储介质，但是浮栅不一定必须由硅或金属连续导电膜形成，而是可以由多个电隔离的纳米晶体602形成，如图6所示。纳米晶体是某种导电材料的电气上相互隔离的集束或晶体。对浮栅来说使用纳米晶体的好处是因为其不形成连续膜，纳米晶体浮栅是自隔离的。纳米晶体602使得能够围绕一个单个硅本体206形成多个自隔离浮栅。例如，使用方形或长方形柱体，浮栅可以在硅本体或沟道的各个侧面形成，使得围绕一单个方形柱体能够形成四个或更多个隔离浮栅。这样，在每个柱形存储器中都能够存储很多位。同样地，因为纳米晶体形成非连续膜，所以浮栅可以在柱体的两个或更多个层面形成之后再形成而不必担心一个单元层面的浮栅与直接处于该层面之上或之下邻接(即竖直邻接)层面的浮栅短路。对浮栅使用纳米晶体还有另外一个好处是纳米晶体浮栅的电荷泄漏比连续膜浮栅小。
纳米晶体602可以由导电材料如硅，钨，或铝形成。为了能够自隔离，纳米晶体和材料集束尺寸必须小于单元间距的一半，这样竖直和水平邻接单元的浮栅才能被隔离。也就是说，纳米晶体或材料集束602必须足够小，使单个纳米晶体602不可能把竖直或水平邻接的单元连接起来。硅纳米晶体可以由利用化学气相沉积使硅源气体如硅烷在极低压力下分解来的硅形成。同样，钨纳米晶体浮栅可以用化学气相沉积使钨源气体如WF6在极低压力下分解来形成。此外，铝纳米晶体浮栅可以通过在铝熔点温度或接近其熔点温度下的溅射沉积来形成。
另外，使用电介质隔离浮栅把电荷存储在本发明存储器件中的可供选择的另一种方法是，可以使用电介质堆叠702中形成的俘获层，如图7所示。例如，电荷存储介质可以是电介质堆叠702，其包括邻接硅本体或沟道的第一氧化物层704，邻接第一氧化物层的氮化物层706，以及邻接氮化物层和邻接控制栅218的第二氧化物层708。这样的电介质堆叠702有时称之为ONO(即，氧化物-氮化物-氧化物)堆叠。
应当了解图2-5所示的各存储器件200-500可以做成具有相反极性的，只需把柱体中各硅区的导电类型或反向并维持浓度的范围就行。这样，不仅能够制造如图2-5所示的NMOS器件，而且需要的话也能够形成PMOS器件。另外，形成器件柱体使用的硅膜可以是单晶硅或多晶硅。还有，硅膜可以是硅合金膜，例如用N型或P型导电离子掺杂至所需浓度的硅锗膜。
另外，如图1-3和图5所示，柱体108，208，308和508要这样制造，使从顶部看时连接和本体要相互对准对准。这可以通过首先形成I/O 204，然后再均厚沉积柱体膜堆叠(例如，N+/P-/N+)来达到，如图8A所示。然后可以对膜堆叠802进行掩膜，并对所有三个膜在如图8B所示的一个步骤中进行各向异性地蚀刻形成柱体804。显式柱体形成步骤可以形成具有任何所需形状的柱体。例如，柱体804从上看时可以呈如图8B所示的方形，或可以呈长方形或圆形。
另一方面，如图9A和9B所示，柱体可以通过第一和第二I/O形成图案的交叉来形成。例如，柱体可以通过对第一I/O导体900的第一均厚沉积，随后进行所需柱体膜堆叠902的顺序均厚沉积(例如，N+/P-/N+)来形成。然后第一I/O膜900和柱体膜堆叠902再蚀刻形成多个柱体条带904，如图9a所示。在随后的使第二I/O形成图案的加工过程中，第二I/O 906在与多个条带904垂直或正交的方向进行蚀刻。使第二I/O 906形成图案使用的蚀刻步骤要连续进行以便把柱体膜堆叠902从条带904未被第二I/O 906覆盖或掩膜的部分蚀刻下来。这样，柱体908就在第一和第二I/O的交叉处形成。形成的柱体908与第一和第二I/O交叉或重叠部分直接对准。形成柱体的交叉技术是有利的，因为它省去了额外的金属版印刷步骤。
本发明存储器件的电荷存储介质可以利用“分隔蚀刻”技术形成。例如，如图10A-10E所示，柱体1000或柱体条带首先形成。然后在柱体1000上方均厚沉积第一隧道电介质1002。再后，在隧道电介质1002上另均厚沉积浮栅材料1004。浮栅电介质材料沉积到浮栅所需的厚度。浮栅材料可以是纳米晶体或可以是连续导电膜。然后浮栅材料1004和隧道电介质1002进行各向异性内蚀刻使其从水平表面如柱体1000的顶部和邻接柱体之间去除以便留下由柱体1000或条带侧壁上的隧道电介质隔离的浮栅1008。与纳米晶体不同，如果浮栅由连续导电膜形成，那么必须注意确保浮栅材料1004从邻接单元之间完全去除，从而使邻接单元的浮栅1008被隔离。
应当了解在浮栅用纳米晶体制成或电荷存储介质为俘获电介质时，膜不一定必须从邻接单元间的水平表面上蚀刻掉，因为这些膜并没有把邻接单元在电气上连接起来。但是，如果需要的话，电荷俘获电介质和纳米晶体浮栅可以进行各向异性的内蚀刻。其次，如图10D所示，控制栅电介质1006在浮栅1008和柱体1000顶部的上方均厚沉积。
使用“分隔蚀刻”技术也可以形成控制栅。在这样的情况下，控制栅材料1010，如掺杂的多晶硅，在控制栅电介质1006上方均厚沉积到控制栅所需的厚度，如图10D所示。然后控制栅材料1010进行各向异性内蚀刻，如图10E所示，将控制栅材料1010从水平表面如控制栅电介质1006顶部和邻接柱体或带条之间去除，并且形成了控制栅电介质1006邻接的控制栅1012。控制栅电介质1006保护下面的硅柱体1000在控制栅材料各向异性蚀刻的过程中不被蚀刻。
虽然必须把浮栅与邻接单元隔离开，但在水平或竖直邻接单元之间可以共用控制栅。利用金属版印刷形成连接水平邻接晶体管的导电条可以得到水平共用的控制栅。另一方面，如图11A-11C所示，通过精确的控制邻接单元1100之间的间隔可以实现邻接单元的水平连接，这样最小的间隔1102就放在控制栅要连在一起的单元之间，而较大的间隔1104则放在控制栅要隔离的单元之间，如图11A所示。这样，在沉积控制栅材料1106时，其完全填满了邻接单元间的最小或小的间隔1102，而在要隔离的单元之间的大间隔1104上只留下了一个薄膜，如图11B所示。在各向异性蚀刻过程中，大间隔中很薄的控制栅材料被完全去除，把相邻接控制栅隔离开，而小间隔中较厚控制栅材料1106的部分1108仍保留下来，这样部分1108就把邻接单元连接起来并将邻接单元水平连接，如图11C所示。
另外，在两个或多个层面柱体已形成之后，通过在邻接单元之间形成控制栅插头能够实现控制栅竖直共用，如图12A和12B所示。通过在柱体两个或多个层面上方或之间均厚沉积导电膜如掺杂多晶硅膜或钨膜1200，能够形成控制栅插头，然后把钨摸在柱体上方的部分整平或形成图案来形成柱体间的插头。这样，控制栅将为两个或多个竖直层面上的器件和水平邻接单元之间的器件所共用。
现在将说明把本发明柱形存储器件组合成多层面阵列存储单元的方法。如图1 3所示，制造从提供在其上面要形成多层面阵列存储器件的衬底1300开始。衬底1300一般将包括轻度掺杂的单晶硅衬底1302，晶体管如金属氧化物半导体(MOS)晶体管就在衬底1302中形成。这些晶体管可以用作为例如存取晶体管或它们可以连接在一起成为电路来形成例如用于已制造的存储器件的电荷泵或检测放大器。衬底1300一般还将包括多层面互连和层间电介质1304，其用来将衬底1302中的晶体管连接在一起成为功能电路。衬底1300的顶表面1306一般将包括绝缘层或钝化层以保护下面的晶体管和互连不受损害。顶面1306一般包含电连接片，本发明的多层面阵列存储器件能够与其进行电连接以便与硅衬底1302的晶体管进行电连接。在本发明的一个实施方案中，存储器件实际上是通过多层面互连和电介质1304与单晶体衬底隔离并分开的。钝化或绝缘层1306的顶表面一般要整平以便能够均一而可靠地制造本发明的多层面电荷存储器件。图13A示出穿过衬底的剖面视图，而图13B说明在衬底1300的一个平面向下看时该衬底的顶视图，而本发明的器件就制造在这个平面上。根据本发明的一个实施方案，存储器件实际上是与单晶硅衬底1302分开的。在本发明的另一实施方案中，存储器件可以造在玻璃衬底上，如平面屏幕显示中所用的玻璃衬底。
根据本发明实施方案多层面阵列存储器件的形成过程从在衬底1300的表面1306上方均厚沉积第一导电层1308开始。导体1308可以是任何合适的导体，例如但并不限于硅化钛，掺杂多晶硅，或金属如铝或钨及其用任何适当技术形成的合金。导体层1308用来作为例如位线或字线把一行或一列存储器件连在一起。其次，膜堆叠1310，柱体的第一层面由其制造，在导体1308上方均厚沉积，如图13A所示。例如，在一个实施方案中，柱体将包括N+源/漏区，P-硅本体，及N+硅源/漏区。合适的膜堆叠1310可以使用化学气相沉积(CVD)通过首先均厚沉积非晶硅膜来形成，非晶硅膜用N型杂质就地掺杂至1×1019-1×1021，最好1×1019-1×1020原子/cm3的掺杂密度。其次，使用化学气相沉积通过例如沉积非晶硅膜在N+硅膜1312上方来沉积P-硅膜，非晶硅膜用P型杂质(例如硼)就地掺杂至掺杂剂密度1×1016-1×1018原子/cm3。然后使用化学气相沉积通过沉积非晶硅膜在P-硅本体1314上方来均厚沉积N+硅膜1316，并将其就地掺杂至1×1019-1×1021，最好1×1019-1×1020原子/cm3的水平。非晶硅膜通过随后的退火能够转换成多晶硅。代替就地掺杂，膜堆叠可以作为未掺杂硅进行沉积，然后用掺杂剂注入或扩散。
应当了解，根据本发明的其他存储器件能够通过沉积适当的膜堆叠进行制造以获得其柱体结构，例如形成器件400的金属/硅/金属条带，如图4所示，形成器件500的P+/P-/N+堆叠，如图5所示，以及形成器件300的N+/SiO2/N+堆叠，如图3所示。其次，如图14A和14B所示，均厚沉积的膜堆叠1310和金属导体1308使用众所周知的光刻法和蚀刻技术形成图案以形成多个柱体条1318。沉积膜堆叠1310和金属导体1308的膜彼此对准蚀刻并形成有竖直侧壁的条带。
其次，如图15A和15B所示，如果需要的话，衬底可以经受阈调节离子注入步骤的处理以便改变各条带上P型硅区表面或面上的掺杂密度。也就是说，这时第一离子注入步骤1315可以用来把N型掺杂剂注入到柱体1318的一个表面以增加其P型掺杂密度或可以用N型掺杂剂对其注入进行反掺杂并降低其P型掺杂密度。同样，在第一注入1315之后，可以转动衬底使其经受第二离子注入步骤1317以改变柱体条1318相反一侧或一面的掺杂密度。阈调节注入应具有足够的剂量足以改变各面的阈电压以便能够充分地区别或检测与各个面相关的不同读出电流。离子注入步骤的角度要选得使大部分注入都发生在P型本体1314的表面。注入角度取决于条带1314的高度以及条带1314之间的间隔。
其次，如图16A和16B所示，隧道电介质1320在条带1318的侧壁和顶部上方以及条带1318之间的衬底1300上形成。隧道电介质可以是氧化物，氮货物，氮氧化物，或其他适合的电介质。隧道电介质1320最好利用温度小于750℃，最好小于600℃的等离子体沉积或生长工艺来进行沉积。隧道电介质1320形成的厚度和质量要能防止在工作条件下产出击穿和泄漏。其次，还如图16A和16B所示，浮栅材料1322在隧道电介质1320上方均厚沉积。在本发明的一个优选实施方案中，浮栅材料由纳米晶体形成。
以使硅具有相对于其粘结系数极高的表面扩散率的方式沉积硅，可以形成硅纳米晶体。例如，在1毫乇-200毫乇的极低压力下，温度在250-650℃下将硅烷(SiH4)分解，通过化学气相沉积(CVD)可以形成硅纳米晶体。在这一过程中，50-250
Figure 2007101817842_12
的极薄的沉积会形成硅的小岛1322。沉积过程中，如果硅烷加入H2，则可以使用较高的压力仍能得到纳米晶体。在本发明的另一实施方案中，金属纳米晶体如铝纳米晶体可通过在接近读金属熔点温度下金属靶的溅射来形成，这样金属聚结形成了纳米晶体。利用包括钨源气体如WF6和锗烷(GeH4)的反应剂气体混合物通过化学气相沉积可以形成钨纳米晶体。在本发明的又一种实施方案中，能够沉积浮栅材料的连续膜，然后引起沉淀(通过加热)使得在膜中形成岛屿。
应当了解，虽然因为纳米晶体的自隔离品质，对浮栅要优选纳米晶体，但是浮栅也可以由连续膜形成，例如但并不限于金属如钨或硅膜如多晶硅或掺杂成所需导电类型(一般对N+/P-/N+柱体是N+硅)的非晶硅。如果使用连续膜作为浮栅材料1322，这时就要对膜1322蚀刻来去掉浮栅材料1322在条带1318之间的部分使条带在电气上隔离。
其次，还如图16A和16B所示，将控制栅电介质1324均厚沉积到浮栅材料或纳米晶体之上和上方。控制栅电介质1324是由例如氧化物或氮氧化物膜所沉积的电介质，其通过降低沉积温度的等离子体增强沉积工艺形成。控制栅电介质1324厚度与隧道电介质1320厚度类似但略厚一些，例如厚出20-30
Figure 2007101817842_13
。控制栅电介质1324用来隔离浮栅与其后形成的控制栅。控制栅电介质的厚度和质量取决于对存储器单元编程和未编程时的编程阈电压。如以上讨论的那样，隧道电介质的厚度以及P型硅本体或沟道的厚度由所需的编程电压决定。
其次，如图17A和17B所示，控制栅材料1328均厚沉积在条带1318之上和上方。控制栅材料形成的厚度至少要足以填满邻接条带之间的间隔。一般，沉积到厚度至少为间隔1330宽度一半的共形薄膜将会保证完全填满间隔1330。在本发明的一个实施方案中，控制栅材料1328是通过化学气相沉积形成的掺杂多晶硅膜。另一方面，控制栅可以由其他导体如均厚沉积的钨膜形成，而钨膜则利用WF6通过化学气相沉积形成。其次，如图18A和18B所示，控制栅膜1328通过例如化学机械抛光来内整平到直至控制栅的顶表面基本上与条带1318顶上的控制栅电介质一样平。然后使用等离子体蚀刻方法使控制栅材料的顶表面1331凹入到条带1318顶面以下并且最好稍在顶部源/本体结(例如N+硅膜1316与P-硅膜1314的结)以上，如图18A所示。条带1318顶上的控制栅电介质1324保护条带1318在凹入蚀刻过程中不受到蚀刻。凹入蚀刻后，控制栅1332A和B已经形成。
其次，层间电介质(ILD)1334如氧化物均厚沉积在条带1318顶部的上方以及控制栅1332上方的凹陷1331之上及其中。然后沉积的氧化物层1334，以及条带1318顶部上的控制栅电介质，纳米晶体，及隧道电介质进行抛光或内蚀刻，如图19A和19B所示，从而暴露和打开各柱体条1318顶部源/漏区(例如N+膜1316)的表面。
其次，如图20A和20B所示，第二导电层1336均厚沉积在顶部源/漏区(N+源/漏区1316)上方并与其连接以及ILD 1334之上及上方。第二导电层1336将用来形成存储器件第一层面的第二输入/输出(例如，位线或字线)，并将用来形成存储器件第二层面的第一输入/输出(例如，字线或位线)。第二导电层1336可以由与第一导电层1308类似的材料形成，形成的厚度也与第一导电层1308的厚度类似。
其次，用来形成柱体第二层面的膜堆叠1338如N+/P-/N+堆叠，均厚沉积在第二导电层1336上方，如图20A和20B所示。膜堆叠1338可以用膜堆叠1310使用的同样材料形成，并形成与膜堆叠1310同样的厚度。另一方面，如果需要不同类型的存储器件，那么将形成与该类型器件相应的膜堆叠。
其次，如图21A和21B说明的那样，第二柱体堆叠1338和第二导电层1336用众所周知的光刻法和蚀刻技术形成图案从而形成与多个第一柱体条带1318正交或垂直的多个第二柱体条带1340。应当了解，第二柱体堆叠1338的膜和第二导电层1336要相互对准蚀刻以形成基本上具有竖直侧壁的条带。
图22A和22B示出图21A和21B转90°后的衬底。
一旦第二柱体膜堆叠1338和第二导体1336通过蚀刻进条带1340已形成图案，则该蚀刻连续进行以去除第一柱体条带1318未被第二柱体条带1340覆盖或掩膜的部分1341，如图23A和23B所示。该蚀刻继续进行直至达到第一导电层1308。这样，如图23A和23B所示，第一层面的方形或长方形柱体1342已由第一和第二I/O 1308和1336(图23A中用M1和M2表示)交叉或重叠处的第一柱体条1318形成。在本发明的一个实施方案中，形成的是宽度小于0.18μm的方形柱体。应当了解，蚀刻步骤最好使用能够相对于ILD 1334及沟道和控制栅电介质对柱体条带进行选择性蚀刻的一种蚀刻。例如，如果柱体包括掺杂硅，而ILD及沟道和控制栅电介质为氧化物，那么使用Cl2和HBr的等离子体蚀刻就可以蚀刻硅而不显著地蚀刻氧化物ILD或沟道和控制栅电介质。应当了解，ILD 1334保护下面的硅控制栅1332不被蚀刻，如图23C所示。另一方面，ILD 1334的用途是在电气上把控制栅1332与随后形成的柱体第二层面的控制栅隔离开。
这时，如果需要的话，衬底可以经受连续的离子注入步骤来改变柱体1342(见图23A)P型本体1314各个新暴露表面的掺杂密度以便改变每个表面的掺杂密度从而改变每个表面的阈电压。
其次，如图24所示，隧道电介质1344，纳米晶体浮栅材料1346，及控制栅电介质1348都各自相继在衬底1300上方均厚沉积从而在柱体器件1342的侧壁上以及沿着第二柱体条1340的侧壁形成隧道电介质/浮栅/控制栅(见图23A)。沿着第二柱体条1340的顶表面以及在第一层面柱体1342之间的第一导体1308上和在ILD 1334上也形成了这种膜堆叠。
为了隔离柱体，浮栅材料不必进行各向异性蚀刻从邻接柱体1342间的间隔1343中去除浮栅材料，因为尽管浮栅材料是导电的，但是纳米晶体的非连续性质提供了柱体间的隔离。这样，隧道电介质，浮栅，及控制栅电介质可以用来将随后形成的控制栅与第一金属导体隔离。另外，因为浮栅1346是由纳米晶体形成的，所以它与直接位于层面2上方的浮栅是自隔离的，尽管它们是在同时形成的。
其次，如图25A所示，控制栅1350在第二柱体1340之间以及柱体1342之间的间隔1343中形成。如上面讨论的那样，控制栅可以根据图17-20形成，由此控制栅膜如掺杂多晶硅进行均厚沉积以填满邻接柱体1342之间的间隔1343以及第二柱体条1340之间的间隔。然后可以选择对控制栅膜抛光并凹入到如图25A所示凹陷中形成的N+源/漏区和第二ILD 1352的顶表面以下使得能够再加上附加层。然后对第二柱体条1340顶上的ILD 1352，隧道电介质/浮栅/控制栅电介质进行内抛光使条带1340的顶部N+源/漏区显露出来。
此刻，存储器件第一层面的制造便完成了。第一层面上的每个柱体1342都包括在该柱体的每个表面上单独的浮栅和控制栅，用于总共四个独立可控电荷存储区，如图26所示。也就是说，如图26所示，柱体1342包含第一对控制栅1332A和B，其沿着柱体1342平行相反的侧壁形成。控制栅1332A和B还各自为水平邻接柱体所共用。柱体1342还包括第二对控制栅1350A和B，其沿着柱体1342平行相反的第三和第四面形成。每个控制栅1350都将由随后在第二层面中位于竖直上方形成的柱体存储器件以及同一层面中水平邻接柱体1342所共用。由于柱体1342含有四个独立可控控制栅和四个相关联但却隔离的浮栅，因而每个柱体存储器件1342都能够存储多种状态。
可以重复根据图20-25说明的过程来完成第二层面上存储器件的制造并开始第三层面上存储器件的制造。也就是说，如图27A和27B(图26转90°)所示，可以重复图20-25的步骤来形成与第二柱体条1340正交的第三柱体条1360，第二柱体条1340是用来使第二柱体条1340形成图案成为第二层面上的多个第二柱体1362并形成与第二柱体邻接的第二对控制栅1364。
这样，第二层面存储器柱体1362就制成了，其包含四个独立可控控制栅和四个相关联但隔离的浮栅。第一对控制栅1350A和B沿柱体1362第二层面的平行相反侧壁形成并且由处在第一层面上的存储器柱体1342以及水平邻接的单元所共用。第二对控制栅1364A和B沿柱体1362第二层面平行相反的第三和第四面形成并且由随后在存储器阵列第三层面中形成的柱体所共用。
上述过程可以根据需要重复多次以向阵列加上柱体存储器的附加层面。存储器单元的末级层面，在末级I/O形成图案的同时，可以根据柱体堆叠条形成图案。
虽然已经示出本发明的三端存储器柱形器件组合成一个具体优选实施方案中的三维存储器阵列，但是应当了解，可以利用其他方法制造三维存储器阵列而不偏离本发明范围。
2.使用半导体区上方或下方电荷存储介质的存储器单元
在图29A中，单元包括一支二极管和包含区域2911，2922和2923的一个堆叠，区2921包括第一电介质区，而区2923包括第二电介质区。这两区之间沉积的是存储区2922，其用于俘获电荷。正是这个区保留了电荷并因而提供了单元的“存储器”。将如下面说明的那样，电荷可以用电放在区2922里，用电从区2922中检测出来和用电从区2922中去掉。
区2921包括氧化物，其厚度一般在1-5nm，最好在2-3nm。在一个实施方案中，区2921在本应用中是指隧道电介质。区2922是存储俘获电荷的区域，按现有技术所知如氮化物区(下面将详细讨论)。在一个实施方案中，区2922在本应用中是指存储电介质。区2923，其可能包含氧化物，起保留俘获电荷阻挡层的作用，而且在一个实施方案中，它在本应用中是指阻挡电介质。它的厚度可以与区2921的厚度类似。
因为电子在二极管中携带正向电流，一旦出现穿通，这些电子就成为在隧道电介质-存储电介质界面2925和区2922中被俘获的素。注意这些电子的极性激励在介面区2921的N区过早转换。这样，存储的电子就降低了单元特性首次出现负阻部分的电压，见图29B曲线2926与曲线2927的关系。
在一个实施方案中，编程包括对二极管加正向偏压使器件导通和使正向电流能持续足够长的时间让足够的电荷被俘获，从而使电压阈值从曲线2927示出的正向峰值电压移到曲线2926示出的正向峰值电压。在整个随后的讨论过程中，讨论二进制编程，使用多个阈迁移值每个单元可以存储多个位数。照此类推，有些闪速存储器每个单元存储2-4位或更多。
施加的数值在峰值2928-2929的正向电压可以进行读出(检测)。如果有超过预定阈值的电流流通，单元是编程的；如果未出现导通，它就是未编程的。在读出操作过程中确实流过编程单元的电流加强了俘获电荷。
对存储器单元加上足够的反向偏压来完成擦除，电子通过阻挡氧化物2923或通过空穴的流动从电子陷阱中隧出以便平衡被俘获的电子。这种作用当然要求二极管在击穿状态下工作，所以擦除电压将要求至少是击穿电压的下限。
A.衬底中的两端子单元
参照图30，对本发明第一实施方案的存储器单元进行说明，该单元配置在P型衬底2930中。二极管(单元的导向元件)在衬底中形成，它包括n-区2932，其掺杂到例如5×1016-1018cm-3的水平。及P+区2931，其掺杂到＞1019cm-3且在n-区2932之内形成。这些区可以用人们熟知的方法如扩散或离子注入形成。
包括电介质(例如，氧化物)区2933，俘获层2934和第二电介质(例如，氧化物)区2935的存储堆叠在区2932上形成。
电介质区2933可以是生长的氧化物层或沉积的二氧化硅区。当包含氧化物时，该区可以为1-5nm厚。可以使用普通加工形成这些区。
本应用中讨论的俘获区2934及其他俘获区可以由氮的化合物以及其他材料形成。在现有技术中，氮化硅(氮化物)最常用于此目的。可以使用的具有氮化合物的其他层是氮氧化物(ON)和氧化物-氮化物-氧化物(ONO)。显示出电荷俘获特性的其他材料可以单独或结合起来使用。例如，氧化铝(Al2O3)和有多晶硅绝缘区的二氧化硅就显示出这些特性。俘获区通常是2-20nm厚，最好是3-10nm厚。
区2933和2934的厚度由SONOS存储器领域中人们熟知的因素确定。例如，隧道电介质区需要足够薄能够允许沟道作用又没有过多的电压降同时提供的寿命长，而俘获电介质区则必须足够厚，不能有明显的电荷自发反俘获。如上所述，对氧化物区2933来说，一般厚度在1-5nm，最好在2-3nm，对使用氮化物的俘获区来说，厚度在3-10nm。
层2935为氧化物或其他电介质区，其厚度可以与区2933的厚度一样。其他可以使用的电介质包括钙钛矿，陶瓷，金刚石，(和像金刚石一样的薄膜)，碳化硅，以及未掺杂硅(包括多晶硅)。这种区域可以用众所周知的沉积技术形成。如前所述，区2933被称之为隧道电介质层，其至少在部分上是造成前面讨论的负阻特性的原因。另一方面，层2935防止从区2934俘获的电荷泄漏到例如接点2938。因此，层2935有时也称之为阻挡电介质。
包括区2933，2934和2935的存储堆叠可以用单一连续的过程制造，其中例如改变沉积室中的气体混合物来首先提供氧化物，然后氮化物，最后又是氧化物。由于这些区相当薄，整个堆叠约几秒钟就可以沉积好。
为了操作图30的单元，首先假设在制造时，俘获层是中性的，也就是说，在俘获层2934中没有俘获的电荷。为了在区2934中放入电荷，阳极接点2937要接到相对于接点2938的一个正电位上以便对由区2931和2932限定的二极管加上正向偏压，直至电位达到图29B所示的电压2929。这时穿过氧化物2923以及氧化物2935就出现了沟道作用，电荷被俘获在区2934内。俘获电荷的数量由区2934的总电流量和俘获效率决定。
为了检测这种电荷的存在，在线2937和2938之间加上电位再次对区2931和2932限定的二极管加上正向偏压。但是，这次该电位在大于图29B所示电压2928而小于电压2929的范围内。如果流动的电流超过预定阈值的话，那么就知道电荷被俘获在区2934内。另一方面，如果不出现这样电流流动的话，就知道几乎没有或没有电荷存储在该层内。这样就可以确定该单元对二进制数据的情况是编程了还是没有编程。如前所述，不同层面的电荷可以放在俘获层2934内，而出现所说的这种电流流动的电压(例如在电压2928-2929之间)就可以确定。这一电压对应于层2934中的电荷量，其可不用来从单独的单元提供多于一位的数据。
应当指出，在读出操作过程中，读出电流通过编程的单元，然后通过区2933，俘获区2934及氧化物区2935。这与出现的一般检测不同，在一般检测中使用俘获电荷来改变例如在场效应晶体管中的阈电压，这种情况下在读出单元的状态时，电流并不通过俘获电荷区本身。如前面所述，为读出单元状态，电流确实通过区2934时，实际上其使单元得到恢复；即如果单元原来是编程的，由数据从单元读出时，它仍旧是编程的。
必须小心，在从单元读出数据时不要超过直线2924代表的电流。如果电流超过这一限制，例如5,000-10,000A/cm2，氧化物区2933或2935中的一个或两个就会非易失性地损坏并且可能会造成短路或开路。
为了擦除单元中的数据，对二极管要加反向偏压：即阳极相对于阴极来说要变负。施加上足够电位时，二极管击穿(例如，雪崩，齐纳击穿，或穿通)并且将电荷从区2934剥离出来。擦除过程中可能有必要使衬底2930浮置以避免对层2932与衬底2930间的结加上正向偏压。其他隔离方法如沟槽隔离(STI)或硅-绝缘体技术(SOI)也可以使用。
B.衬底中的三端子单元
在图31中，单元包括一个场效应晶体管，该晶体管有源和漏区及栅2946。像本领域中众所周知的那样，区2941和2942与栅2946在衬底2940中对准形成。包括氧化物区2943，俘获区2944和氧化物区2945的堆叠在区2941上形成。区2943，2944和2945可以和图30的区2933，2934或2935相同。
在这一实施方案中，不是对二极管加正向偏压，而是对栅2946加正电位，接点2948相对于接点2947保持为正。这样做是为了单元的编程与读出。为了擦除单元，接点2948对接点2947要为负，使俘获电荷从区2944中去除。对图30和31的两个实施方案来说，在某些存储器阵列中可能更希望对例如区2941和衬底2940加上反向偏压通过衬底在一次就把整个阵列擦除。如果需要，图30和31的单元可以不在衬底中而在衬底的上方形成和/或在三维上进行堆叠。
C.使用轨道-堆叠的三维实施方案
在2000.4.28提出的美国申请序号09/560,626和2001，3.21提出的其在案部分后继申请，美国申请序号09/814,727中，两者均委托给本发明的代理人并确定标题为“三维存储器阵列制造方法”，公开了在衬底上制造的并使用轨道-堆叠的一种三维存储器阵列。该专利申请中说明的技术可以用来制造根据本发明实施方案的三维电荷俘获或存储存储器，讨论如下。
在图32中，示出存储器阵列的三个全装层面，具体地是层面2950，2951和2952。每个层面包括多个平行但分隔的轨道-堆叠。图32的轨道-堆叠3和5在第一方向上延伸，轨道-堆叠4和6在第二方向上延伸，一般第二方向与第一方向垂直。图3 2的每个轨道-堆叠包括在轨道堆叠中心的导体或输入/输出和置于该导体两侧的半导体区。对图32的实施方案，第一交替轨道-堆叠，例如轨道-堆叠3和5，由置于导体上的n型多晶硅制造。第二交替轨道-堆叠4和6在导体上有P-型多晶硅。
更具体地说，参看轨道-堆叠5，它包括中心导体或输入/输出2953，例如铝或硅化物导体，分别置于导体两侧的n+区2954和2956及置于区2954和2956上的n-区2955和2957。n+区可以掺杂到＞1019cm-3的水平，而n-区掺杂到5×1016-1018cm-3的水平。轨道-堆叠4和6也包括一个导体或输入/输出，对其中一个轨道-堆叠来说如导体2960，其具有置于本导体两侧的P+区，用P+区2961和2962表示。这些区和整套轨道-堆叠的制造在上述参考的申请中有说明，该申请由参考文献特此收编在这里。
在上面参考的申请中，轨道-堆叠之间使用抗熔材料的覆盖层。对于本发明在轨道-堆叠各个层面之间使用三个覆盖层。具体地说，在轨道-堆叠5和6之间设置层2963，在轨道-堆叠4和5之间设置层2964。层2963和2964相当于例如图30的层2933，2934和2935。这样，层2964包括电介质(例如，氧化物)层2966，其厚度可以在1-5nm，最好2-3nm，俘获层2967如氮化硅层，其厚度可能在2-20nm，最好3-10nm，以及电介质(例如，氧化物)层2968，其厚度与层2966厚度相同。上述用来形成图30中区2933，2934和2935的材料应用到图32中的层2966，2967和2968。
图32阵列中的单元出现在轨道-堆叠的交叉处。对图32的实施方案来说，存储堆叠配置在二极管的P区和n区之间。也说是说，存储堆叠埋置在导向元件中。例如，导体2960提供穿过P区2961到其中一个单元的入口。层2963配置在P区2961和n-区2955之间。这个两端子单元的另一接点通过区2954到导体2953。
图32的单元以与对上述图30单元同样的方式进行编程，读出和擦除。
对图32的结构形式，在邻接成对存储器阵列层面中的二极管“指向”一个公用导体。更具体地说，参照图32，在存储器阵列层面2950上所说明的单元其阴极接到导体2953上。在存储器层面2951中所说明的单元，其阴极也接到导体2953上。由于导体2953用于两套单元，这就简化了制造，编程，读出和擦除。
在上面参考的申请中，有几个具有不同堆叠结构的实施方案可以用来制造使用本发明优选存储堆叠的三维阵列。
D.使用柱形二极管结构的三维实施方案
在美国专利6,034,882中公开了一个三维存储器阵列，其使用多个层面，每个层面有平行且分隔的导体。交替层面上的导体互相垂直。柱体结构在邻接层面中导体的交叉处形成。该结构，如专利中所述，与导体对准形成。该专利说明的制造技术可以用来制造采用具有本实施方案电荷存储或俘获区单元的存储器阵列。
参照图33，对三维存储器单个层面进行说明，其在该阵列的一个层面上有导体或输入/输出2981，而在邻接的层面上有导体2980。柱体结构与导体2980和2981对准形成。这一柱体结构根据本发明形成一个单元。具体地说，参照图33，该单元包括导向元件和存储堆叠，导向元件包括含P+区2982，n-区2983的结型二极管。如图33所示，存储堆叠包括沟道氧化物区2984，俘获区2986和阻挡氧化物2985。
如上面专利所述，导体2980和2981为配置在图33所示单个单元之上和之下的单元所共用。
图34示出另一实施方案，在此方案中，在一个层面上也有分隔并平行的导体或输入/输出如导体2991，在邻接层面上有平行并分隔的导体如2990。按上述参考专利教授的，柱体结构也在导体2990和2991之间制造。但是图33和34的结构之间差别在于包括阻挡氧化物2993，俘获区2994和沟道氧化物2995的存储堆叠配置在二极管的P区和n区之间。具体地说，二极管的P+区2992与阻挡氧化物2993连接，而n-区2996与沟道氧化物2995连接。
图33和34中所示不同区的厚度以及对多晶体二极管的掺杂可以与本应用中以前讨论过的实施方案相同，图33和34结构的编程，读出和擦除也按上面对其他实施方案的说明进行。对图32，33和34的实施方案来说，单元的阵列配置在衬底上方，而外设电路则在衬底内形成。
II.自对准EEPROM TFT阵列
另一种与柱形结构不同的单元结构形成是自对准TFT。本发明者已经认识到存储器和逻辑单元的面积因对准偏离容差而扩大了，而规定的对准偏离容差是为了保证不同层上特性之间完全重叠。于是本发明者已开发了一种完全对准的存储器或逻辑单元结构，这种结构不要求对准偏离容差。因此，这种单元结构每位(即，每单元)的面积较小，使用的掩膜步骤也较少。完全对准的单元结构增加了阵列密度，降低了模具尺寸和成本。另外，通过有选择地在z方向上竖直地堆叠这些单元，阵列密度进一步增加，这就使得模具尺寸和成本进一步降低。
如关于本发明优选实施方案说明的那样，有几种不同的方法来实现完全对准或自对准的存储器或逻辑单元。在存储器或逻辑单元含EEPROM的情况下，完全对准可以通过字线对控制栅的自对准来实现。最好字线基本上在与EEPROM源-沟道-漏方向平行的方向上延伸，而位线基本上在与EEPROM源-沟道-漏垂直的方向上延伸。在这种结构中，不需要位线连接片(即，源和漏电极)和位线连接通孔。因为位线可以直接在EEPROM的源和/或漏区上与EEPROM栅自对准形成。此外，由于EEPROM是完全自对准的，这样位线和字线可以有基本上平的上表面，这就增进了器件的可靠性。
最好EEPROM是排列在三维虚拟接地阵列(VGA)非易失性闪速存储器中的TFT，其中每个竖直分隔的层面都用层间绝缘层与邻接层面隔开。但是EEPROM可以在单层阵列或整块半导体衬底上形成。本实施方案的优选情况也可以应用于除VGA以外的非易失性闪速存储器结构，例如NOR型存储器和双线NOR(DuSNOR)存储器。另外，本发明并不限于TFT EEPROM闪速存储器阵列，它也把其他半导体器件包括在其范围之内。例如，自对准晶体管可以是整块衬底中的MOSFET或在绝缘衬底上方形成的非EEPROM TFT。这些自对准晶体管可以用作非闪速EEPROM(即，每个晶体管分别擦除的EEPROM)，UV可擦除PROM(EPROM)，掩膜ROM，动态随机存取存储器(DROM)，液晶显示器(LCD)，场可编程栅阵列(FPGA)及微处理机。
图37-44说明根据本发明第一优选实施方案制造TFT EEPROM非易失性闪速存储器阵列4001的方法。
首先，为形成存储器阵列提供一个有绝缘表面的衬底(即，绝缘体上延伸硅(SOI)衬底)。这种衬底可能包括用绝缘层，如氧化硅或氮化硅层覆盖的半导体(即，硅，GaAs，等)晶片，玻璃衬底，塑料衬底，或陶瓷衬底。在第一实施方案的优选情况下，衬底为块状单晶硅衬底，其已经受过初加工工序处理，如在衬底中形成CMOS(互补型金属氧化物半导体)晶体管。CMOS晶体管可以包括存储器阵列的外设或驱动电路。在最优选的情况下，电路包括行和列地址解码器，列输入/输出，以及逻辑电路。但是，如果需要的话，驱动电路可以在绝缘衬底上形成，如绝缘体上延伸硅衬底，玻璃衬底，塑料衬底，或陶瓷衬底。绝缘体上延伸硅衬底可以用任何常规方法形成，例如晶片粘接，氧注入隔离(SIMOX)，以及在硅衬底上形成绝缘层。外设电路完成后，层间绝缘层4003典型地沉积在如图37所示电路的上方。层间绝缘层4003可以包括一个或多个任何合适的绝缘层，如氧化硅、氮化硅、氮氧化硅、PSG，BPSG，BSG，旋压玻璃和/或聚合物电介质层(如聚乙酰亚胺，等)。层间绝缘层4003最好使用化学机械抛光(CMP)整平，但在其他实施方案中可以用内蚀刻和/或任何其他方法整平。
然后半导体有源区层4005沉积在绝缘层4003上方以完成SOI衬底。半导体层将用于晶体管有源区。层4005可以有任何所需要的厚度，如20-120nm，最好70nm，要选得使在耗尽范围内晶体管栅以下的空间电荷区在整个层上方延伸。最好半导体层4005包括用第一导电类型掺杂剂掺杂颤抖非晶或多晶体硅层。例如，层4005可以用沉积过程中的就地掺杂，或沉积以后的离子注入或扩散进行P型掺杂。
如果需要的话，半导体层4005的结晶度可以通过加热层4005得以改善。换句话说，非晶硅层可以再结晶形成多晶硅或多晶硅层的晶粒大小可以增加。热处理可以包括对层4005的热退火或激光退火。如果需要，可以使用催化剂引起的结晶来改善层4005的结晶度。在这种方法中，催化剂元素如Ni，Ge，Mo，Co，Pt，Pd，这些元素的硅化物，或其他过渡金属元素要与半导体层4005接触放置。然后对层4005进行热和/或激光退火。在退火过程中，催化剂元素或通过硅层扩散而留下一串大晶粒，或作为硅结晶开始处的籽晶。在后一种情况下，非晶硅层借助固相结晶(SPC)就会从这个籽晶开始进行横向结晶。
应当指出，如果使用单晶体SOI衬底的话，非晶或多晶硅层4005的沉积可以省去。在这种情况下，使用SIMOX方法，氧离子被涂注进单晶硅衬底，在衬底中形成了埋置氧化硅层。单晶硅层仍留在埋置氧化硅层上方。
其次，有源区层4005的表面最好清除杂质并去掉天然氧化物。然后在层4005上形成电荷存储区4007。在本发明第一优选实施方案中，电荷存储区4007包括氧化物-氮化物-氧化物(ONO)电介质三重层。该电介质包括第一(底)SiO2，也称沟道氧化物，电荷存储Si3N4-xO1.5x层，其中x在0-1，以及第二(顶)SiO2层，也称阻挡氧化物。沟道氧化物或通过热氧化在有源区层4005上生成，或通过常压，低压或等离子体增强的化学气相沉积(APCVD，LPCVD或PECVD)或其他方法在有源区层上方进行沉积。沟道氧化物厚度在1.5nm-7nm，最好在4.5nm。电荷存储氮化硅或氮氧化硅(Si3NX-4O1.5x)层在沟道氧化物上方沉积，其厚度至少在5nm，最好5-15nm，更好的是6nm。阻挡氧化物层配置在电荷存储层表面上，其厚度在3.5nm-9.5nm，最好5.0nm。电荷存储和阻挡层可以用APCVD，LPCVD，PECVD，或其他方法如溅射进行沉积。
应当指出，按照需要可以使用不同的材料和不同的层厚。例如，电荷存储层不一定必须由Si3N4-xO1.5x形成。例如，在第一实施方案的另一情况下，电荷存储层可以由多个电气上隔离的纳米晶体形成，如扩散进氧化硅，氮化物或氮氧化物绝缘层中的硅，钨或铝纳米晶体。如果使用纳米晶体电荷存储层，那么需要时就可以省掉沟道和/或阻挡氧化物层。
在电荷存储区4007(即，ONO电介质)形成后，第一栅层4009在电荷存储区上方沉积。第一栅层4009可以包括任何导电层，如n+掺杂多晶硅。这种多晶硅层可以有任何合适的厚度，如50-200nm，最好100nm，以及任何合适的掺杂剂浓度，如1019-1021cm-3，最好1020cm-3。
如果需要的话，可选择保护层4011，如氧化硅保护层，在第一栅层4009的表面上形成。层4011可以有任何合适的厚度，例如3-10nm，最好5nm。如果需要，层4011可以使用不同于氧化硅的材料。
然后在保护层4011上方沉积损失阻挡层4013。在第一实施方案的优选情况下，阻挡层由相对于器件其他层可进行选择性蚀刻的任何导电或绝缘材料制成。最好阻挡层4013包括氮化硅层。阻挡层可以有任何厚度。如将在下面更详细说明的那样，最好阻挡层4013的厚度应是整个控制栅或控制栅上部所要求的厚度。例如，层4013的厚度为100-250nm，最好160nm。图37示出在这一加工阶段器件的剖面。
其次，位线图案使用及向位线掩膜转印到加工过程中的器件晶片或衬底，如图38所示。在此掩膜中，透明区限对准线，而不透明(即，黑暗的)区限对准线之间的空间。例如，正光学抗蚀剂层(图38中未示出)在阻挡层4013上方形成，然后通过反向位线掩膜暴露并显现图案。当然，如果使用负光学抗蚀剂，那么掩膜的透明和不透明区要倒换过来。
掩膜的特性使用光学抗蚀剂层作为掩膜蚀刻进阻挡氮化物4013，保护氧化物4011，以及第一栅层4009，从而形成多个栅堆叠4015。ONO电介质4007用作为蚀刻终止层。然后，光学抗蚀剂层从形成图案的栅堆叠4015剥离。阻挡氮化物4013蚀刻后可以去除光学抗蚀剂，在这种情况下，该氮化物可以用作为蚀刻第一栅层4009的硬掩膜。栅堆叠4015包括形成图案的第一栅电极9，可选择保护氧化物4011，和形成图案的阻挡层4013。如果需要的话，可生长一薄层氮化硅，氮氧化物或氧化物来封住第一栅电极4009的侧壁。
晶体管的源和漏区4017，使用栅堆叠4015作掩膜，通过自对准离子注入形成。光学抗蚀剂层在注入期间可以留在栅堆叠上或在注入之前去掉。穿过ONO电介质4007进行离子注入。但是，如果需要，ONO电介质4007在栅4009之间的部分在离子注入之前可以去掉。
有源层4005的沟道区4019位于栅电极4009的下方。区4017用第二导电类型掺杂剂掺杂，其与沟道4019的第一导电类型掺杂剂不同。这样，如果沟道4019是P型掺杂的，那么源和漏区4017就是N型掺杂，反之亦然。图38示出加工中这一阶段的器件。
应当注意，在存储器阵列中，名称“源”和“漏”是任意的。这样，区4017可以认为是“源”或“漏”，取决于电压供给在哪个位线上。另外，由于在这种存储器阵列中最好不使用场氧化物区，故每个区4017均位于两个栅电极4009之间。因此，一个具体的区4017可以认为是对于一个栅4009的“源”，而对于另一个栅4009就是“漏”。
其次，栅堆叠侧壁间隔4021在栅堆叠4015的侧壁上形成，如图39所示。如果阻挡层4013包含氮化硅，最好间隔4021含氧化硅。但是，间隔可以包含任何能使阻挡层4013的材料被选择性地蚀刻而基本上不蚀刻间隔4021的材料。例如，如果阻挡层包含氧化硅，那么间隔4021就可以包含氮化硅。间隔4021最好通过在堆叠4015上方进行氧化硅层的典型沉积来形成，然后再进行各向异性的氧化物蚀刻。间隔的蚀刻过程以暴露出源和漏区4017的ONO电介质蚀刻过程来结束。如果需要的话，使用栅堆叠4015和间隔4021作为掩膜，通过附加的自对准离子注入这时就可以增加在源和漏区4017的掺杂。如果是这样，那么间隔形成之前的注入就可以用来形成轻度掺杂源/漏(LDD)延伸。
然后使用Salcide方法在硅源和漏区4017以自对准方式形成硅化物区4023。Salcide方法包括三个步骤。第一，金属层，如Ti，W，Mo，Ta，等，或过渡金属如Co，Ni，Pt或Pd在栅堆叠4015的暴露区4017，侧壁间隔4021以及阻挡层4013的上方进行均厚沉积。对器件退火以通过直接的金相反应进行硅化，其中金属层与区4017中的硅反应在区4017上方形成硅化物层4023。仍留在间隔4021和阻挡层4013上的未反应的金属通过选择性蚀刻，例如用Piranha溶液予以去除。硅化物区4023和硅掺杂区4017共同组成位线4025。图39示出制造中处在这一阶段的器件。
然后沉积典形绝缘层4027以填满位线4025上方和侧壁间隔4025之间的沟槽。绝缘层4027可以包括任何绝缘材料，如氧化硅，氮氧化硅，PSG，BPSG，BSG，旋压玻璃，聚合物电介质层(如聚酰亚胺，等)，和/或与阻挡层4013材料不同的任何其他所需的绝缘材料。然后使用化学机械抛光(CMP)，内蚀刻和/或任何其他方法对绝缘层4027进行整平使栅堆叠4015上的氮化硅阻挡层4013的上表面露出。图40示出整平步骤之后的器件。
其次，氮化硅阻挡层4013进行选择性蚀刻而基本上不蚀刻间隔4021和绝缘层4027。氧化物保护层4011，如果存在的话，通过对其蚀刻从堆叠4015中第一电极4009的上表面去除。这些蚀刻步骤形成每个栅4009上方的栅连接通孔4029，如图41所示。栅连接通孔4029的宽度基本上与第一栅电极4009的宽度相同，因为通孔的侧壁就是侧壁间隔4021的内侧壁。因此，栅连接通孔4029与栅4009为自对准，因为通孔4029是由在栅4009上方延伸的侧壁间隔4021限定的。不需要光刻掩膜步骤来形成栅连接通孔4029。
然后在整个器件上方沉积第二栅电极导电材料4031，如图42所示。最好材料4031包括多层堆叠，该多层堆叠包括第一n+掺杂多晶硅层4033，硅化物层4035(如TiSi或WSi，等)以及第二n+掺杂多晶硅层4037。多晶硅层4033和4037厚度最好在100-300nm，例如200nm。硅化物层4035最好50-100nm厚，如60nm。另一方面，第二栅材料也可以由单层硅化物，金属组成，或由与第一栅电极4009能形成良好电阻性连接的重度掺杂非晶或多晶体硅，硅化物和金属的任何其他组合所形成。
其次，光学抗蚀剂层(未示出)加在材料4031上方，穿过字线掩膜暴露并显现出来。使用光学抗蚀剂层作为掩膜对第二栅电极材料4031蚀刻以形成多个字线4041。然后使用字线4041作为掩膜，对ONO堆叠4007和暴露的有源区层4005蚀刻。光学抗蚀剂层在这一蚀刻步骤期间可以留在字线4041上或在此蚀刻步骤前将其去除。有源区层4005下边的底绝缘层4003和位线4025上方的栅间绝缘层4027用作为蚀刻终止层。这样，第二栅电极材料4031形成图案成为覆盖层间绝缘层4027的多个字线4041，如图43所示，同时成为第一栅电极的上部4043，在这里材料4031延伸进入通孔4029，如图44所示。图43为图42中沿直线A-A的剖面，图44为图42中沿直线B-B的剖面。由于不要求光刻步骤使字线与栅对准，因此，字线4041与控制栅4009/4043是自对准的。
如果需要，暴露的有源区和栅电极4009/4003侧壁通过例如用热氮化或氧化在其上面生长一薄层氮化硅或氧化硅，可以进行选择性密封。这样就完成了存储器阵列的制作。然后在字线4041上方沉积绝缘层，如有必要再整平。
字线光刻步骤不要求错位容差，因为字线是使用与单元中各TFT电荷存储区4007和有源层4005(即，沟道区4019)同样的掩膜形成图案的。因此，字线4041不仅由于沉积在自对准通孔4029中而与TFTEEPROM的控制栅4009/4043自对准，而且字线4041也与每个存储器单元的电荷存储区4007和沟道区4019自对准。由于使用完全自对准存储器单元，昂贵而耗时的光刻步骤的数目减少了。另外，由于不要求各单元有错位容差，单元密度也增加了。第一实施方案器件的另一优点是，由于有一个厚的栅间绝缘层4027位于位线4025和字线4041之间，所以位线和字线之间的寄生电容和短路的几率就降低了。
图45和46说明根据本发明第二优选实施方案制造TFT EEPROM非易失性闪速存储器阵列的方法。除了省去损失阻挡层4013以外，第二优选实施方案的方法与图37-44说明的第一实施方案的方法相同。
图45说明根据第二优选实施方案的中间半导体器件4100。图45中说明的器件4100与图40中器件4001处在同样的加工阶段。器件4100包括层间绝缘层4103。有源层4105，电荷存储区4107(例如，ONO堆叠或隔离纳米晶体)，源和漏区4117，沟道区4119，硅化物区4123和位线4125。
器件4100的栅电极4109制造得比第一实施方案中的栅电极4109厚。例如，栅电极4109可以有任何合适的厚度，如160-360nm，最好260nm。由于省去了阻挡层4103，栅侧壁间隔4121在形成图案的栅电极4109上形成，栅电极4109在源和漏区4117形成后用氧化硅保护层(未示出)覆盖。侧壁间隔4121延伸至栅电极4109的顶部。然后通过沉积金属层并使该金属层与源和漏区4117反应在源和漏区4117上形成硅化物区4123。在用氧化硅保护层覆盖的栅电极4109上，以及在侧壁间隔4121上没有硅化物形成。然后在侧壁间隔4121之间和栅电极4109上方沉积绝缘层4127。最好像在第一实施方案中一样，层4127为氧化硅，但也可以包括任何其他绝缘材料。然后整平层4127使栅电极4109上表面暴露。绝缘层4127最好用CMP整平，但也可以用内蚀刻和/或任何其他方法整平。整平期间，也将氧化硅保护层去除使栅电极4109上表面暴露，如图45所示。
由于在第二实施方案中没进行氮化物阻挡层4103选择性蚀刻步骤，故间隔4121可以由氮化硅而不是氧化硅形成。氮化硅间隔是有利的，因为它们与底层外形的符合比氧化物间隔好。间隔4121和栅4109在层4127整平过程中可以起抛光或蚀刻终止的作用。
在栅电极4109暴露后，正像第一优选实施方案中的阵列一样，第二优选实施方案的存储器阵列就完成了。如在第一实施方案中一样，一个或更多个导电层直接沉积在侧壁间隔4121和暴露的栅电极4109的顶部上方。例如，导电层可以包括多晶硅层4133和4137之间的硅化物层4135。如图46所示，导电层然后形成图案以形成多个字线4141，其连接暴露的栅电极4109。在同样的图案形成步骤过程中，如在第一方案中一样，电荷存储区4107和有源层4105也形成图案。因此，字线4141与控制栅电极4109自对准，因为不需要光刻步骤使字线与栅对准。
如果需要的话，暴露的有源层4105和栅电极4109侧壁可以通过例如使用热氮化或氧化在其上生长一薄层氮化硅或氧化物，来有选择地密封。这样就完成了存储器阵列的制作。然后在字线4141上方沉积绝缘层，如果有必要再整平。
字线光刻步骤不要求错位容差，因为字线是使用与单元中各TFT电荷存储区4107和有源层4105同样的掩膜形成图案的。因此，字线4141不仅由于直接沉积在栅4109和间隔4121暴露的上表面上方而与TFT EEPROM的控制栅4109自对准，而且字线4141也与每个存储器单元的电荷存储区4107和沟道区4119自对准。由于使用完全自对准存储器单元，昂贵而耗时的光刻步骤的数目减少了。由于不要求错位容差，单元密度增加了。另外，由于取消了第一实施方案的阻挡氮化物沉积和选择性蚀刻步骤使步骤计数减少了三个，这就简化了工艺流程。
图47说明根据本发明第三优选实施方案的TFT EEPORM非易失性闪速存储器阵列4200。除了电荷存储区包括电气上隔离的浮栅而不是像第一或第二优选实施方案中的ONO堆叠或隔离纳米晶体以外，第三优选实施方案的器件和方法均与图37-46中说明的第一或第二实施方案的器件和方法相同。
如图47所示，非易失性晶体管(即，TFT EEPROM)制造成浮栅场效应晶体管。在这种情况下，由ONO堆叠或含电隔离纳米晶体氧化物层所组成的三重电介质层被隧道电介质如沟道氧化硅层4206取代。沟道氧化物4206厚度为5-10nm，最好7nm。像在第一和第二实施方案中一样，沟道氧化物层4206在有源区4205上方形成。
如在第一和第二实施方案中一样，第一栅电极4209在沟道氧化物层4206上形成并形成图案。但是，在第三实施方案中，第一栅电极4209包括浮栅而不是控制栅。如在第一和第二实施方案中一样，浮栅4209与晶体管沟道4219自对准。
图47中说明的器件与图42中的器件处在同样的加工阶段。器件包含衬底4203，源和漏区4217，沟道区4219，邻接浮栅4209侧壁的侧壁间隔4221，硅化物区4223，位线4225和绝缘层4227。
与第一和第二实施方案的另一个不同是控制栅电介质4212在浮栅4209上方形成，如图47所示。控制栅电介质可以具有任何合适的厚度，如8-20nm，最好12nm。控制栅电介质4212可以通过热氧化在控制栅上生成，或通过CVD或其他方法在控制栅上沉积而成。控制栅电介质可以包括氧化硅，氮化硅，氮氧化硅，或ONO堆叠。然后如在第一和第二优选实施方案中一样，控制栅4243和字线4241在控制栅电介质4212上方沉积并形成图案来完成如图47所示的器件。控制栅电介质4212和控制栅4243位于侧壁间隔4221之内。
图48A-C和49A-C说明制造图47所示器件4200中一个TFT(即，一个单元)的两种可选择的优选方法。根据第一优选方法，包括浮栅4209，保护层4211和选择性损失阻挡层4123的栅堆叠4215在隧道电介质4206上方形成。源和漏区4217使用栅堆叠4215作掩膜被注入到有源区4205，这样在隧道电介质4206下边就形成了沟道区4219。然后，在栅堆叠4215上方形成侧壁间隔4221。绝缘层4227邻接间隔形成并整平以使阻挡层4213暴露，如图48A所示。
然后，如图48B所示，保护层4211和阻挡层4213通过蚀刻去除。这样就形成了栅连接4229。通孔4229的侧壁是在浮栅4209上方延伸的侧壁间隔4221。
然后，例如通过热氧化在通孔4229内的暴露浮栅4209上形成控制栅电介质4212，如图48C所示。然后，在栅连接通孔4229和绝缘层4227上方沉积一个或多个导电层。这些导电层形成图案以在层4227上方的通孔4229和字线4241中形成控制栅4243。控制栅电介质4212将控制栅4243与浮栅4209隔离。
根据第二优选方法，包括浮栅4209，控制栅电介质4212和损失阻挡层4213的栅堆叠4215在隧道电介质4206上方形成。源和漏区4217利用栅堆叠4215作为掩膜被注入到有源区4205，这样在隧道电介质4206下边就形成了沟道区4219。然后，侧壁间隔4221在栅堆叠4215上方形成。绝缘层4227邻接间隔形成并整平使阻挡层4213暴露，如图49A所示。
然后，如图49B所示，阻挡层4213通过蚀刻去除使控制栅电介质4212暴露。这样就形成了栅连接通孔4229。通孔4229的侧壁是在浮栅4209和电介质4212上方延伸的侧壁间隔4221。阻挡层4213可以由重度掺杂多晶硅组成，在这种情况下，如果需要的话，它可以留在通孔4229中。
如图49C所示，一个或多个导电层在栅连接通孔4229和绝缘层4227上方沉积。这些层形成图案以在层4227上方的通孔4229和字线4241中形成控制栅4243。控制栅电介质4212将控制栅4243与浮栅4209隔离。
在图48A-C和49A-C的方法中，字线4241与控制栅4243，与控制栅电介质4212及与浮栅4209自对准。
图50说明根据本发明第四优选实施方案第一优选情况的TFTEEPROM非易失性闪速存储器阵列4300。除了控制栅电介质位于侧壁间隔的上方以外，第四优选实施方案的器件和方法与第三优选实施方案的器件和方法相同。另外，省掉了阻挡层4213。如图50所示，侧壁间隔4221延伸至浮栅4209的顶部，与第二优选实施方案的器件相似。控制栅电介质4212沉积在浮栅4209，侧壁间隔4221及绝缘层4227的上方。然后，如在第一和第二优选实施方案中一样，字线4241在控制栅电介质4212上方沉积并形成图案。在图50的器件中，字线4241既起字线的作用又起控制栅的作用。这样就可以省去单独的控制栅。字线4241与浮栅4209自对准。字线4241可以包括一层或多层，如多晶硅层4233和4237之间的硅化物层4235。
图51说明根据本发明第四优选实施方案第二优选情况的TFTEEPROM非易失性闪速存储器阵列4300。除了浮栅上部在侧壁间隔上方延伸以外，本优选情况的器件和方法与图50说明的器件和方法相同。图51中说明的器件与图47和图50中的器件处在同样的加工阶段。如图51所示，器件包含层间绝缘层4303，隧道电介质4306，源和漏区4317，沟道区4319，硅化物区4323，位线4325和绝缘层4327。
图51中说明的器件包括图48A-B说明的加工步骤并在上面已说明。这样，浮栅4309的下部在侧壁间隔4321之间的栅连接通孔4329中暴露，侧壁间隔4321则在浮栅下部的上方延伸。与图48B所示的情况相似。但是，代替在通孔4329中形成控制栅电介质4312，而在通孔中沉积浮栅4310的上部。浮栅4310的上部通过在通孔4329，间隔4321和绝缘层4327上方沉积导电层如掺杂多晶硅层来形成，这样它就与通孔4329中浮栅4309暴露的下部连接。该导电层使用光刻法形成图案成为浮栅4310上部，这样导电层就在侧壁间隔4312上方竖直延伸。最好导电层也在间隔4321上方水平延伸。这样栅4310上部就呈“T”形。然后，利用热生长，CVD和/或各种其他沉积技术(如溅射，等)在浮栅4310上部的暴露上表面上形成控制栅电介质4312。然后在控制栅电介质4312上方形成一个或多个导电层4333，4335，4337并形成图案成为字线4341。导电层可以是例如夹在掺杂多晶硅层4333，4337之间的硅化物层4335，如在第一优选实施方案中一样。在第四优选实施方案中，字线4341用作TFT的控制栅。由于第四实施方案中浮栅4309/4310的顶表面比第三实施方案中的大，故第四实施方案TFT中浮栅与控制栅/字线之间的面积与第三实施方案相比增大了。浮栅和控制栅/字线之间面积的增大是有利的，因为它增大了浮栅和控制栅/字线之间的电容耦合。
在第四实施方案的一种优选情况下，浮栅4310上部的顶表面形成纹理或弄粗糙以进一步增大浮栅和控制栅/字线之间的电容耦合。例如，至少浮栅4310上部可以由半球形晶粒硅(HSG)制成，或浮栅上表面可以通过蚀刻或粗抛光弄粗糙。换句话说，浮栅上部可以使用用来使DRAM电容器底导电板形成纹理或变粗糙的形成纹理或变粗糙方法相类似的方法来形成纹理或弄粗糙。
在第一至第四优选实施方案说明TFT EEPROM非易失性闪速存储器阵列的时候，不应当认为本发明就是这样限制的。例如，除了TFTEEPROM阵列中的自对准字线以外，任何栅线也可以与根据本发明优选实施方案的MOSFET(即，金属氧化物半导体场效应晶体管)栅自对准。另外，EEPROM阵列可以在块状硅衬底中形成而不是在层间绝缘层上方形成。
从第一至第四优选实施方案说明了在水平层面上字线和位线的交叉点阵列及其制造方法。每个存储器单元由一个单个可编程场效应晶体管(即，TFT)组成，其源和漏分别接至第j个位线和第(j+1)个位线，而控制栅或接至第k个字线或包括第k个字线。这种存储器排列称之为NOR虚拟接地(NVG)阵列(也叫做VGA)。如果需要的话，存储器阵列也可以排列在除VGA以外的非易失性闪速存储器结构中，如NOR型存储器或双线NOR(DuSNOR)存储器。DuSNOR结构，其中两个邻接单元线共用一个公共源线但使用不同的漏线，在K.S.Kim等的IEDM-95(1995)第263页上有说明，已用参考文献收编于此。DuSNOR存储器除了使用附加的掩膜步骤使有源区形成图案把邻接单元的漏区分隔开之外，可以使用与VGA存储器同样的工艺制造。本发明第一至第三优选实施方案的工艺工序只要求两个光刻掩膜步骤。一个掩膜步骤用于栅图案形成/自对准位线形成。另一个掩膜步骤用于字线图案形成。本发明实施方案的方法利用自对准来减小掩膜之间的对准容差。利用上述工艺所得到的存储区单元面积大约为4F2，其中F是最小特征尺寸(即，在0.18微米半导体工艺中为0.18微米)。措词“大约”允许因工艺条件不一致而有小的偏差(10％或更小)以及与所要求工艺参数的其他小的偏差。如果晶体管中使用的电荷存储介质是不导电的，例如它是由氮化物或氮氧化物(即，使用ONO电荷存储介质)，或电隔离纳米晶体形成的话，就可以利用电荷存储的局部集中性质使每单元存储两位。在这种情况下，每位的有效单元面积大约等于F2。
第一至第四优选实施方案的NVG阵列特别适合于水平面型NVG阵列的竖直堆叠。图52说明根据本发明第五优选实施方案的三维存储器阵列4400。该三维存储器阵列包含根据第一，第二，第三或第四优选实施方案制造的三维阵列TFT EEPROM。每个TFT EEPROM包含沟道4419，源和漏区4417，控制栅4443，控制栅侧壁间隔(为清楚起见图52中未示出)以及沟道和控制栅4409之间的电荷存储区4407。电荷存储区可不包括ONO电介质，隔离纳米晶体或浮栅。
存储器阵列还包含多个位线列4425，每个位线与多个TFT EEPROM的源或漏区4417连接。位线列4425基本上垂直于TFT EEPROM的源-沟道-漏的方向延伸(即，垂直方向上小的偏离包含在措词“基本上垂直”当中)。应当指出，位线列4425可以通过整个阵列4400或只通过阵列4400的一部分基本上垂直于TFT EEPROM的源-沟道-漏方向延伸。每个器件层面中的位线形成为在栅间绝缘层下边延伸的轨道。位线在源和漏掺杂步骤过程中形成的埋置扩散区以及下边的硅化物层。源和漏区在字线与位线交叉(即，覆盖)的位线中形成，而掺杂区则与EEPROM沟道区邻接设置。
存储器阵列包括多个字线行4441。每个字线与多个TFT EEPROM4400的控制栅4443连接(或字线包括控制栅)。字线行基本上平行于TFT EEPROM的源-沟道-漏方向延伸(即，水平方向上小的偏离包含在措词“基本上平行”当中)。应当指出，字线行4441可以通过整个阵列4400或只通过阵列4400的一部分基本上平行于TFT EEPROM的源-沟道-漏方向延伸。多个字线4441与TFT EEPROM阵列的控制栅4443自对准(或字线本身包括控制栅)。如果阵列中包括浮栅而不是控制栅，那么字线就与浮栅自对准及与控制栅电介质自对准。
阵列的各个器件层面4445用层间绝缘层4403在竖直方向上分隔并去耦。层间绝缘层4403还隔离邻接字线4441以及各器件层面4445中各相应字线4441下有源区4405的邻接部分。在形成的三存储器阵列中每位有效单元面积大约是2F2/N，其中N是器件层面数(即，对二维阵列N＝1，对三维阵列N＞1)。非易失存储器件4400的阵列包括单体三维阵列存储器件。术语“单体”表示，阵列每个层面的层直接沉积在阵列各自下边层面的层上。与此相反，二维阵列可以分开形成，然后组装在一起形成非单体存储器件。
存储器阵列一个层面4445中的各个单元只使用两个光刻掩膜步骤就能够形成。但是，为形成与位线4425的连接可能需要附加的掩膜步骤。在本发明第六优选实施方案中，在存储器件阵列上方形成导电层。导电层然后形成图案以形成多个字线或字线连接层以及至少一个位线连接层，其至少与多个位线中的一个相连接。这样，单独的位线连接沉积和图案形成步骤就可以避免，因为同一导电层可以形成图案来形成字线/字线连接和位线连接。当然，如果需要的话。字线/字线连接和位线连接可以用不同材料制造和/或使用不同掩膜来形成图案。
图53说明根据第六优选实施方案一种优选情况的位线连接4447。在图53中，第一掺杂多晶硅层4433在栅间绝缘层4427上方形成。然后位线连接通孔 4449在绝缘层4427中形成，位线4425顶部暴露在绝缘层4427中。然后沉积硅化物层4435和掺杂多晶硅层4437，这样硅化物层4435就通过通孔孔与位线4425连接。然后使用同样掩膜使层4433，4435和4437用光刻法形成图案来形成多个字线4441和多个位线连接4447。然后在字线4441和位线连接4447上方形成上层间绝缘层4403。为了形成更多的连接，在绝缘层4403中形成字线连接通孔4451和位线连接层的连接通孔4453。应当指出，字线4441和位线连接层4447并不限于已说明的材料。层4441和4447可以包括一个或多个多晶硅，硅化物或金属层。另外，栅线4441和连接4447位于器件的同一层面时，如果需要，连接4447可以延伸阵列的下边层面来连接阵列下边层面中的位线或字线。
图54说明根据第六优选实施方案另一优选情况的位线连接4547。在这一实施方案中，至少一个位线连接通孔4549通过阵列不同层面之间的至少一个层间绝缘层4503延伸。在图54中，字线4541首先形成图案而后层间绝缘层4503在其上沉积。字线连接通孔4551和位线连接通孔4549在层间绝缘层4503中形成。位线连接通孔4549通过栅间绝缘层4527向位线4525延伸，位线4525包括掺杂区4417和硅化物区4423。
然后，一个或多个导电层，如硅化物层4555和掺杂多晶硅层4557在层间绝缘层4503上和通孔4551及4549中沉积。然后使用同一掩膜对一个或多个导电层4555，4557光刻形成图案以形成字线连接4559，位线连接4547和在所示存储器层上方的存储器层中的多个字线。
字线和位线连接可以同时向下延伸至下边的层面，例如每隔一个下边层面或几个下边层面。这样，在图54中，位线连接4547和字线连接4559在阵列的第N+1个层面中形成并且延伸至阵列第N个层面中的字线4541和位线4525。字线连接和位线连接将字线和位线与位于阵列第一器件层面下边(或位于阵列中的其他地方，如阵列上方或阵列以内，但最好至少部分地与阵列竖直结合或与阵列对准)的半导体衬底中的外设电路相连接。在层面N+1的导体中为下一层面的连接制造搭接片。
图55-61说明根据本发明第七优选实施方案制造TFT EEPROM非易失性闪速存储器阵列的方法。第七优选实施方案的方法，除了工艺中使用占据栅电极位置的损失虚拟挡块外，它以与图37-51说明的第一，第二，第三，或第四实施方案同样的方式开始。用这种方法形成的晶体管称为置换栅晶体管。用第七优选实施方案制造的阵列可以形成为图52中所示的三维阵列，其每位有效单元面积大约为2F2/N。
如在以前说明的实施方案中一样，该工艺从沉积半导体有源区，如在层间绝缘层4603上方沉积非晶硅或多晶硅层4605开始，如图55所示。然后，在有源层4605上方形成多个损失虚拟挡块4604，如图56所示。损失虚拟挡块4604可以包括一种或多种材料，其中至少一种材料相对于稍后要形成栅间绝缘层4627的材料可以选择性的蚀刻。例如，如果栅间绝缘层4627包括氧化硅，那么虚拟挡块就可以包括氮化硅，氮氧化硅，多晶硅或相对于氧化硅可以进行选择性蚀刻的其他材料。
最好有源层4605包括非晶硅并且虚拟挡块4604由温度在600℃以下沉积的材料形成以防止非晶硅层4605重新结晶成为小晶粒的多晶硅层。例如，虚拟挡块4604可以通过在有源层4605上方沉积低温PECVD氮化硅层并使用光刻法使氮化硅层形成图案成为多个虚拟挡块4604来形成。
在第七实施方案的优选情况中，虚拟挡块4604包含多层，包括损失隧道电介质层4667，牺牲栅层4669，及氧化物保护层4671，如图55所示。层4669和4671使用与第一优选实施方案图38说明相似的反向位线掩膜形成图案来形成虚拟挡块4604，如图56所示。因为在有源层上方的所有层4667，4669，4671都是要损失的，故这些层可以使用低质材料。例如，低温氧化硅(LTO)或PECVD氧化硅可以用于隧道电介质层4667。这样，层4667可以在低温下(即，600℃以下)沉积以防止非晶硅活化层4605重新结晶成为小晶粒的多晶硅层。如果需要，虚拟挡块4604的所有层都可以在600℃以下的温度沉积。在这种情况下，层4605的非晶状态一直维持到在源和漏区4617上随后Salicide的形成。源和区4617上的硅化物4623对源和漏区4617中非晶硅的横向结晶起催化剂的作用从而形成大晶粒的多晶硅活化层4605。
其后，使用虚拟挡块作为掩膜将TFT的源和漏区4617注入到有源层4605。沟道层4619位于区4617之间的层4605之中而在挡块4604的下边。如果虚拟挡块4604包含多晶硅层，那么最好侧壁间隔4621在虚拟挡块4604的侧壁上形成以便把硅化物与源/漏结分隔开。防止其后在虚拟挡块上形成硅化物，同时增加源/漏制造工艺中的灵有源。间隔4621可以由氧化硅或氮化硅，或两个不同的层组成，如图57所示。如果需要，使用挡块4604和间隔4621作为掩膜可以对源和漏区4617进行附加注入。如果虚拟挡块不含多晶硅(即，由氮化硅组成)，那么间隔4621可以省掉。
金属层，如Ti，W，Mo，Ta，等，或过渡金属如Co，Ni，Pt或Pd在暴露区4617和虚拟挡块4604上方均厚沉积。对器件退火，通过直接的金相反应进行硅化，其中金属层与区4617中的硅反应在区4617上方形成硅化物区4623，如图58所示。留在虚拟挡块4604上未反应的金属通过选择性蚀刻，例如Piranha溶液，去掉。然后使用硅化物区4623作为催化剂通过激光或热退火使有源层4605重新结晶。另一方面，如果需要的话，有源层4605可以在与硅化物4623形成的同时重新结晶，或有源层4605在虚拟挡块4604形成之前通过激光或热退火可以重新结晶。
在含源和漏区4617和硅化物区4623的埋置位线4625形成以后，在虚拟挡块4604之间和上方沉积共形栅间绝缘层4627。像在其他优选实施方案中一样，层4627包含氧化硅(HDP氧化物)。然后通过CMP和/或内蚀刻整平层4627使虚拟挡块4604的顶部暴露。例如，如果虚拟挡块4604包含氧化硅保护层4671和氧化硅间隔4621，那么这些层就可以在整平过程中与层4627的顶部一起去除。在这种情况下，牺牲栅4669的顶部在整平后就暴露出，如图58所示。
其次，对虚拟挡块进行选择性蚀刻(即，去除)而基本上不蚀刻栅间绝缘层4627。例如，如果虚拟挡块4604包括损失多晶硅栅4609，那么就对这些牺牲栅4609进行选择性蚀刻而基本上不蚀刻间隔4621和栅间绝缘层4627。如果虚拟挡块包括牺牲栅电介质层4667，那么使用等离子体内蚀刻或缠结法蚀刻能够去除这层4667。如图59所示，多个通孔4629在虚拟挡块4604以前所在的位置中形成。
通过去除虚拟挡块材料使沟道区4619上方的有源层4605的表面暴露之后，“真正的”或永久的栅电介质材料立即在暴露区上生长和/或沉积。最好该电介质包括选自ONO三重层或多个电隔离纳米晶体的电荷存储区4607，如图60所示。另一方面，如果TFT EEPROM包含浮栅4609，这种电介质就可以包括隧道电介质4606，如图61所示。电荷存储层4607位于沟道区4619上方的通孔4629的底上。电荷存储层4607还包含位于栅间绝缘层4627侧壁上(或间隔4621侧壁上，如果有间隔的话)的竖直部分和位于栅间绝缘层4627上方的水平部分，如图60所示。
其后，在栅间绝缘层4627和电荷存储区4607上方沉积导电材料。像在其他实施方案中一样，导电材料包括多晶硅或多晶硅4633，4637和硅化物层4635的组合。导电材料填满通孔4629并覆盖电荷存储层4607。像在其他实施方案中一样，导电材料然后形成图案以形成多个字线4641。像在其他实施方案中一样，然后使用字线4641作为掩膜使有源层4605和电荷存储层4607形成图案。字线4641位于通孔4629中的部分包括TFT EEPROM的控制栅4609，如图60所示。如果需要浮栅TFT EEPROM的话，那么浮栅4609和控制栅电介质4612在形成控制栅/字线4641之前可以在通道4629中形成，如图61所示。
在本发明第八优选实施方案中，在图52三维阵列多个层面中的TFT同时进行重新结晶和/或掺杂剂活化步骤。这就减少了器件的制造时间和成本。另外，如果阵列每个层面经受单独结晶和/或掺杂剂活化退火，那么下边层面要比上边层面经受更多的退火步骤。这就会造成器件的均一，因为下边层面有源区中的晶粒尺寸比上边层面中的大和/或下边层面中源和漏区会与上边层面中掺杂剂的分布不同。
因此，在第八实施方案第一优选情况中，多个层面中TFT的非晶硅或多晶硅有源区同时重新结晶。最好所有层面中的TFT都同时重新结晶。重新结晶可以通过炉内热退火或RTA系统中的快速热退火(RTA)完成。热退火可以在550-800℃进行6-10小时，最好在650-725℃进行7-8小时。
另外，由于硅化物层4423连接源和漏区4417，故硅化物对重新结果可以起催化剂的作用，特别是如果使用镍，钴或铜的硅化物时更是如此。金属原子通过TFT的有源区扩散而把大晶粒多晶硅留下。这样，在沉积位线金属喷镀后使非晶硅或多晶硅有源区重新结晶会使晶粒较大并能够使用较低的再结晶温度，如550-650℃。另外，对金属引起的结晶不要求单独的金属沉积和图案形成。因此，阵列的每一个层面在对该层面的位线金属喷镀形成以后都受到再结晶退火。另一方面，阵列的所有层面在对阵列每个层面的位线金属喷镀形成以后要进行再结晶退火。另外，在第八实施方案的另一种情况下，硅化物形成步骤和重新结晶步骤可以在阵列各层面同一退火步骤期间进行。
在第八实施方案第二优选情况中，多个层面中的掺杂区同时被活化。最好所有层面中的掺杂区都同时被活化。掺杂区包括TFT源和漏区以及在三维阵列中形成的任何其他掺杂区。最好通过对阵列进行RTA处理使掺杂区活化。但是，如果需要的话，通过在约700-800℃下20-60分钟的热退火可以进行活化。再结晶退火之前或之后都可以进行活化。
在第八实施方案第三优选情况中，重新结晶和掺杂剂活化在阵列多个层面或所有层面的同一退火步骤中进行。退火步骤应当在足够高的温度下和足够长的时间进行以活化掺杂剂并使TFT有源区重新结晶，而又不使源和漏区掺杂剂扩散进TFT的沟道区。最好结合的再结晶和掺杂剂活化退火步骤包括RTA处理。
在第八实施方案的第四优选情况中，提供额外的光刻掩膜步骤来形成用来沉积结晶催化剂材料的结晶窗。例如，如图62所示，用来形成侧壁间隔4721的材料4722使用单独的光刻掩膜形成图案以形成结晶窗4701。这样，在图55-61所示的置换栅晶体管方法中，结晶窗4701在低温氧化物(LTO)层中形成，后者用来在反向位线图案蚀刻进保护氧化物4771和牺牲栅4769之后制造侧壁间隔。结晶掩膜特性被蚀刻进氧化物层4722以清除有源层4705的表面。同时，侧壁间隔4721在牺牲栅4769上形成。然后，剥去光学抗蚀剂(未示出)。图63和64分别说明沿图62中直线A-A和B-B的剖面。如果需要，结晶窗也可以加到从第一至第四实施方案的工艺中。这些窗口将在这些实施方案形成侧壁间隔的过程中形成。
其次，沉积催化剂，Ni，Ge，Fe，Mo，Co，P t，Pd，Rh，Ru，Os，Ir，Cu，Au以及它们的硅化物，或其他过渡金属元素或它们的硅化物。催化剂只在打开的窗口4701中与非晶硅活化层4705连接。催化剂材料可以沉积为固体层或催化剂溶液。另一方面，催化剂也可以是离子注入或扩散进有源层4705。然后，器件在温度在600℃以下，最好在550℃退火几小时。最好用这种低退火温度使非晶硅中的自发结晶成核减至最小。本实施方案中的多晶硅晶粒从窗4705中的籽晶区开始生长并且是横向生长。退火完成时，晶粒边界4702的对准如图65所示。然后，去除催化剂。固体催化剂层通过选择性蚀刻可以去除，而再结晶多晶硅中的催化剂原子通过吸收，如使器件在含氯的气体中退火，可以去除。然后包括结晶窗4701边界的LTO氧化物层4722通过选择性蚀刻去除，于是像在其他实施方案中一样，器件就完成了。应当注意，字线(图62和65中的WL)随后在以前形成结晶窗4701的区域上方形成。因为结晶在窗4701中开始，故与字线平行的晶粒边界4702离开窗口区而处在字线之间有源层4705的区域中。在字线形成之后字线间有源层4705的这些区被去除。因此，由于TFT沟道区位于字线的下边，故这些TFT沟道区包含极少的晶粒边界，并且基本上不包含与字线平行的晶粒边界。
III.轨道堆叠TFT
下述优选实施方案提供具有电荷存储区的阵列TFT，如EEPROMTFT，其排列在轨道堆叠结构中。这里说明的实施方案均在非易失性可重编程半导体存储器及其制造和使用方法的范围之内。本领域一般技术人员将认识到，本发明实施方案的下述详细说明只是说明性的，无意以任何方式构成限制。本发明其他实施方案很容易呈现在得益于本公开内容的这些技术人员面前。现在将像附图中说明的那样详细地涉及本发明的实施问题。对涉及相同或类似部件的附图和下述详细说明将使用同样参考标记。
为清楚起见，并没有全部指出和说明这里所述实施过程的一般特点。当然，应当理解，在任何实施过程的发展中，必须做出大量的具体实施决策以便实现开发者的具体目标，如符合与应用和经贸有关的限制，而这些具体目标会随不同的实施过程和不同的开发者而有所改变。此外，应当理解，这样的研制工作可能是复杂而耗时的，但对受益于本公开内容的本领域一般技术人员来说它仍是一项经常的技术任务。
本实施方案涉及二维或最好是三维多次可编程(MTP)非易失存储器。该存储器提供的一个位单元大小是2F2/N，其中F为最小特征尺寸(例如，在0.18微米半导体工艺中为0.18微米，在0.25微米半导体工艺中为0.25微米)，N为第三维(即，竖直的)上器件的层数。这样，对于8个器件竖直堆叠的0.18微米工艺来说，投射到衬底上的有效位单元大小仅约0.0081平方微米。因此，一个在0.18微米工艺中具有50％阵列效率和8层存储器件约50mm2芯片将会有约3.1千兆个存储器单元，其容量是每单元存储两位时约为386兆字节，每单元存储一位时为193兆字节。三维形式的存储器使用常与单晶硅存储器件一起使用的三维“虚拟接地阵列”的外部分。优选存储器工艺结构使用垂直于交叉阵列中P-掺杂多晶硅/电荷俘获层/N+多晶硅轨道堆叠的N+掺杂多晶硅轨道，交叉阵列形成具有SONOS电荷俘获层的NMOS晶体管存储器件，其可以竖直重叠。当然也能够制造PMOS存储器。
相邻成对的N+多晶硅轨道和轨道堆叠P-掺杂多晶硅/电荷俘获层/N+掺杂多晶硅分别预定了单值NMOS存储器件的源，漏和栅。编程和擦除改变了这个NMOS的阈电压。使用热电子注入编程。每个NMOS能存储两位，而使用过热空穴注入或使用Fowler-Nordheim沟道效应可以进行擦除。
现在转向图80，根据本发明具体实施方案的存储器件组装成多层面阵列存储单元的方法将予以说明。制造从提供衬底5180开始，多层面阵列存储器件将在此衬底上形成。衬底5180一般将包括轻度掺杂的单晶硅衬底5182，晶体管如金属氧化物半导体(MOS)晶体管在其中形成。这些晶体管可以用作例如存取晶体管或连接在一起成为电路形成例如对所制造存储器件的电荷泵或检测放大器。衬底5180一般还包括多导面的相互连接和层间电介质5184，其用来把衬底5182中的晶体管连接在一起成为功能电路。衬底5180的顶表面5186一般包括绝缘层或钝化层以保护下面的晶体管和相互连接不受损害。顶表面5186一般包含电连接片，本发明多层面阵列存储器件能够与其电连接以便与硅衬底5182中的晶体管进行电连接。在本发明的一个实施方案中，存储器件通过多层面相互连接和电介质5184在实体上与单晶体衬底隔离并分开。钝化或绝缘层5186的顶表面一般要整平以便能够均一而可靠地制造本发明的多层面存储器件。根据本发明，存储器件在实体上与单晶硅衬底5182分离开。在本发明的另一实施方案中，存储器件能够在如平面屏幕显示中使用的玻璃衬底5180上制造。
根据本发明的一个实施方案，在衬底上方形成多层面阵列薄膜晶体管(TFT)存储器件的工艺过程从在衬底5180的表面5186上方均厚沉积第一导体层5188开始。导体层5188可以是任何合适的导体例如但并不限于硅化钛，掺杂多晶硅，或金属如铝或钨及其用任何适当技术形成的合金。导体层5188将用作为例如位线或字线以把一行或一列存储器件连接在一起。其次，通过在导体5188上方沉积或生长绝缘层如氧化硅进行整平从而填满位线之间的空间。常规的化学机械抛光(CMP)步骤完成整平并使位线露出。
现在转向图66，本发明的一个具体实施方案在前投影视图中予以说明。在此实施方案中，一个二维存储器阵列5040包括第一多个分隔导体如置于衬底(未示出)上方(不与其连接)第一方向第一高度的N+掺杂多晶硅位线5042，5044，5046，5048。第二多个分隔“轨道堆叠”5050，5052配置于衬底上方与第一方向不同的第二方向(最好相互垂直)第二高度上，因此它们在位线5042，5044，5046和5048的上方并在交叉点5054，5056，5058，5060，5062，5064，5066，5068与其连接。本实施方案中每个轨道堆叠5050，5052包括至少一层P-掺杂多晶硅5070，其可以，例如，使用化学气相沉积(CVD)通过沉积非晶硅膜来形成，而且其用P型杂质(例如，硼)就地掺杂至掺杂剂密度约1×1016一1×1018原子/cm3。然后非晶硅膜可以通过其后的退火步骤转换成多晶硅。另一方面，代替就地掺杂，未掺杂硅可以生长或沉积，然后注入或扩散掺杂剂。在层5070上方沉积电荷俘获层5072，其包括如下讨论的电荷俘获介质，和导电字线5074，其可以包括置于电荷俘获层5072上方的N+掺杂(或P+掺杂)多晶硅。整平的氧化物材料(图66中未示出)可以沉积在邻接位线和轨道之间及其上方的空间。可以使用常规化学机械抛光方法来完成整平。
图66的存储器阵列结构现在能够容易地外推至三维。为此，使用字线5050，5052上方的CMP平整的氧化物层。平整隔离层(或层间绝缘层)防止一组字线与下一组位线短接。然后另一层位线5042，5044，5046，5048在隔离层上方构成，接着进行氧化物沉积和CMP步骤，接着进行另一组字线的沉积。根据需要，这个过程可以重复多次。根据本发明的一个具体实施方案，八层(或更多)存储器一个堆叠在另一个之上提供了8倍于非三维形式的位密度。
现在转向图67，说明本发明的另一个具体实施方案。在本实施方案中，二维阵列5076包括隔离层5076，其在电气上将阵列与衬底(未示出)分离。隔离层可以是任何普通的隔离/绝缘层如氧化硅。在隔离层5078上方沉积多个分隔的位线5080，5082，5084，5086。虽然P+掺杂多晶硅也能够像任何合适的电导体一样可以使用，但是位线5080，5082，5084，5086最好使用N+掺杂多晶硅形成。使用沉积步骤用填充材料填满邻接位线5080，5082，5084，5086之间的区5088，5090，5092。填充材料必须是电绝缘体。另外，虽然也可以使用其他材料，但氧化硅更适宜。然后使用CMP步骤整平位线并使其露出。然后半导体材料如P-掺杂多晶硅层5094在位线5080，5082，5084，5086上方沉积并与其连接。ONO层5096配置在半导体层5094上方，导电字线5098配置在ONO层5096上方。根据现在的优选实施方案，位线5080，5082，5084，5086和字线5098由N+掺杂多晶硅形成。在热加工时，N+向外扩散区5100，5102，5104，5106在P-掺杂半导体层5094中形成。在邻接N+向外扩散区之间的沟道5108，5110，5112成为NMOS晶体管的沟道，其阈电压通过在ONO电介质堆叠5096的氮化物层中有或没有俘获电荷来控制。
本领域中的一般技术人员将会认识具有相反电导类型的半导体也可以使用。在使用导体而不是掺杂多晶硅用于字线和位线的地方，将必须以除了向外扩散以外的某种方式在半导体层5094中形成掺杂区。
图68是图67存储器阵列的顶平面视图。如图68所示，字线5098排列在交叉点阵列中位线5080的上方。虽然在图68中字线与位线相互垂直(即，在90°角)排列，但字线与位线之间的角度可能与90度有差别。此外，在存储器阵列的边界之外，字线和位线可能会改变方向，甚至相互平行。另外，术语“轨道堆叠”或“轨道”最好指直线排列的导体。然而，如果需要的话，轨道或轨道堆叠可以有弯曲，扭转，或变向，如果需要的话。
现在转向图69，图67的存储器阵列被外推至单体三维阵列。术语“单体”是指阵列每个层面的层都直接沉积在阵列各自下垫层面的层上。相反，二维阵列可以单独形成，然后组装到一起形成非单体存储器件。各个器件层面5076最好与图67中所示的一样，同时隔离层(即，层间绝缘层)5078将各个层面分开。图69中用虚线勾划出一个单个单元(即，TFT EEPROM)5099的轮廓。单元5099位于器件层面j中字线(n，j)和位线(m，j)以及位线(m+1，j)交叉处。
现在转向图70，说明本发明的另一具体实施方案。在本实施方案中，形成了一阵列底栅TFT。二维存储器阵列5114置于衬底上方。设置隔离层5116将存储器阵列5114与衬底(未示出)或存储器阵列的另一层面(未示出)隔开。多个分隔的字线5118置于隔离层5116的上方。在字线5118上方设置电荷俘获介质膜5120，如ONO电介质堆叠。在电荷俘获介质5120上方设置多个分隔的位线5122，5124，5126，5128。在位线5122，5124，5126，5128之间的空间5130，5132，5134中设置半导体材料膜5136。它可以沉积到空间5130，5132，5134或者它可在电荷俘获介质5120上方沉积或生长，然后再掩膜并蚀刻，以便在其形成之后再形成位线5122，5124，5126，5128。这种形式的存储器阵列接近于把图69的结构倒了个个。这样，位线就是将用N+掺杂多晶硅填满的沟槽。填充前，进行n型注入以形成MOS器件的源和漏。另外，在沟槽底部可以使用高熔点金属代替掺杂剂来形成源和漏。
现在转向图71，图70的存储器阵列外推到单体三维阵列。各个层面5114最好与图70中所示的一样，同时隔离层5116把各个层面分开。
现在转向图72，说明本发明的另一具体实施方案，其中每个位线都对两个器件层面中TFT起位线的作用。在本实施方案中，存储器阵列5140包括下字线5142和上字线5144。位线5146，5148，5150，5152置于上字线5144和下字线5142之间。与图67和图69中的方式相似，上半导体膜5154置于位线5146，5148，5150，5152与上字线5144之间。下半导体膜5156置于位线5146，5148，5150，5152与下字线5142之间。向外扩散区在上半导体膜5154和下半导体膜5156中邻接位线5146，5148，5150，5152形成。下电荷存储膜5158置于下字线5142和下半导体膜5156之间。上电荷存储介质膜5160置于上字线5144和上半导体膜5154之间。注意在本实施方案中，层是以镜象方式复制的。
现在转向图73，图72的存储器阵列外推到单体三维阵列。每个器件层面5140都可以看成是包括两个字线和两个TFT有源区以及置于有源区之间的多个位线。另一方面，每个器件层面也可以看成是一个置于两个TFT有源区之间的单个字线5142。这样，每个器件层面就包含或是一个字线层面和两个位线层面或是一个位线层面和两个字线层面。每个TFT有源区都与置于不同水平面的另一个TFT有源区共用位线和字线。
在图81A-81H说明另一种底栅TFT实施方案。图81A-81H的方法与图70的方法多少有些类似。层5116为隔离层如氧化物，其使存储器阵列结构5114与其他存储器阵列层面或与衬底相隔离。层5118为导电字线层。层5120是O-N-O电介质堆叠。层5136是半导体材料膜(当字线和位线是N+多晶硅时，它是P型材料)。
在图81B中，沉积或生长氧化物层5190。在图81C中，氧化物层5190用掩膜5192(即，光学抗蚀剂掩膜)进行掩膜。在图81D中，氧化物层5190的未掩膜部分以常规方式蚀刻。
在图81E中，掩膜5192被去除，用n型离子注入到半导体层5136，在氧化物层5190的每个开口处形成如图81F中说明的N+注入区5194。在图81G中，沉积N+层5196填满氧化物中的间隙并用N+材料形成与N+注入区5194连接的位线5198从而提供与O-N-O层5120的连接。在图81H中，N+层5196如所示出的那样用CMP整平形成位线5198，完成NMOS TFT阵列。当然PMOS TFT阵列通过改换层和掺杂剂的导电类型也可以构成。图81A-81H的多层形成存储器阵列可以通过形成用隔离的附件器件层面来构成。
在图82A-82I中说明顶栅TFT阵列的另一可供选择的实施方案。在图82A中，氧化物或隔离层5200置于衬底(未示出)上方。在图82B中，第一导电类型半导体材料层5202置于氧化物层5200上方。半导体材料可以是P-掺杂非晶硅。在图82C中半导体层5202上方沉积硬质氮化物CMP终止层5204来终止CMP工艺抛光层5202。
在图820中，正在构成之中的存储器阵列用掩膜5206作为光学抗蚀剂掩膜进行掩膜。在图82E中，正在进行蚀刻形成如图82F中所示的开口或沟槽5208。在图826中，沉积导电层5210，如n+掺杂多晶硅。在图82H中，这层5210被CMP向下抛光，留下N+位线5212而P-掺杂区5214则在N+位线5212中间。经热加工后，形成如图82I中所示的向外扩散区5216。此外，非晶硅层5202重新结晶成多晶硅层。
在图82I中，局部电荷存储膜5218置于位线5212上方，导电膜5220置于局部电荷存储膜5218上方。导电膜5220形成图案以形成字线。电荷存储膜5218也形成图案来形成包括字线和电荷存储膜的轨道堆叠。
这里使用的电荷存储介质膜(此处也称作“局部电荷存储膜”)需能保留局部电荷，也就是说，它横向一定不能导通。在一个实施方案中，电荷俘获层可以在电介质堆叠5160中形成，如图77所示。例如，电荷存储介质可以是电介质堆叠5160，其包括邻接多晶硅膜5164的第一氧化物层5162，邻接第一氧化物层5162的氮化物层5166，和邻接氮化物层5166及邻接多晶硅控制栅5170的第二氧化物层5168。这样的电介质堆叠5160有时称之为ONO(即，氧化物-氮化物-氧化物)堆叠。如果需要，可以使用其他适合的电荷俘获电介质膜，如注入硅的或富硅的氧化物。
电荷存储介质膜可以用另一种方法由多个电隔离纳米晶体5172形成，如图78所示。纳米晶体是相互电隔离的小集束式晶体导电材料。电荷存储介质使用纳米晶体的好处是因为纳米晶体不形成连续膜，它们是自隔离的。纳米晶体5172使多重自隔离电荷存储区能得以形成。
纳米晶体5172可以由导电材料如硅、钨或铝形成。为了形成自隔离，纳米晶体的材料集束大小必须小于单元间距的一半，以便使竖直和水平邻接单元的浮栅相隔离。也就是，纳米晶体或材料簇5172必须足够小使单个的纳米晶体5172不能够连接竖直或水平邻接的单元。以使硅相对于其粘结系数具有极高表面扩散系数的方式沉积硅能够形成硅纳米晶体。例如，通过使硅烷(SiH4)在较低压力下，约在19-200毫乇，温度约在250-650℃分解，利用化学气相沉积可以形成硅纳米晶体。在这一过程中，非常薄的沉积，约在50-250
Figure 2007101817842_14
，将形成小硅岛。如果沉积过程中H2加入硅烷，就可以不使用较高的压力而仍能得到纳米晶体。在本发明的另一实施方案中，利用金属靶在接近该金属熔点温度下产生的溅射可以形成金属纳米晶体如铝纳米晶体，这样金属便结块并形成纳米晶体。利用包括钨源气体如WF6和锗烷(GeH4)的反应剂气体混合物通过极低压力下的化学气相沉积能够形成钨纳米晶体。在本发明的一个实施方案中，可以沉积连续膜浮栅材料，然后(通过加热)使其淀积从而在膜中形成小岛。
应当了解，虽然纳米晶体由于其自隔离特性而优选用于浮栅，但是浮栅可以用连续膜例如但不限于金属如钨或硅膜如掺杂成所需导电类型(一般是N+硅)的多晶体或非晶硅来形成。如果使用连续膜作为局部电荷存储膜，那么这时就要对膜进行各向异性蚀刻将其部分去除，以便对膜的条带进行电隔离。
同样，小片浮栅材料，如重度掺杂硅，当埋置在绝缘体如氧化物层中时，可以形成局部电荷存储介质。
在多层面器件中使用N+向外扩散的问题是各个不同的层面都将受到不同的热加工。也就是说，底层将受到每一个热加工步骤，而顶层只受到最后的热加工步骤。因为不希望使MOS存储器晶体管由阵列层面决定的性能特点有显著的差别，也不希望能有横向扩散干扰MOS存储器晶体管，也必须注意热聚集和源/漏区的形成机制。在对位线使用N+掺杂，对半导体膜使用P-掺杂的情况下，可以使用锑作为掺杂剂来取代磷，因为锑表现出的扩散率比磷要小。也可以巧妙地设计位线多晶硅中的掺杂剂外形使得能有不同的向外扩散。这种情况在图76中示意表示出。在对多晶硅沉积的各种热聚集说明了多晶硅掺杂剂扩散特点之后，就能够很容易地确定N+就地掺杂材料随阵列内存储器层面的变化应当距离P-掺杂本体区有多远。如果需要，此处也可以使用锑并可以直接注入。在图76中，用(a)表示的位线距存储器阵列顶部层面比用(b)表示的位线要近。换句话说，在阵列中位线(a)处在位线(b)的上方。在热处理过程中，位线中的掺杂剂将通过所有位线向上扩散并向外扩散进入P-多晶硅层形成源和漏区。因此，在多个层面中的源和漏区将均匀地掺杂。
现在转向图69。为了对图69中选定单元中的第一位编程，WL(n，j)加以高脉冲(9-13V，高阻抗)而BL(m，j)接地，BL(m+1，j)加以高脉冲(3-8V，低阻抗)。第j层面上BL(m，j)左边的所有BL保持接地，而第j层面上BL(m+1，j)右边的所有BL保持在与BL(m+1，j)同一电压上。第j层面上所有其他WL保持接地以保证BL(m，j)和BL(m+1，j)之间所有其他MOS器件是断开的。在所有其他层上的所有其他BL和WL能够留在浮置状态。这就是说选定的单元MOS器件是唯一接通和通电的从而使过热载流子的产生并编程进入靠近漏(由BL(m+1，j)限定)的电荷俘获电介质达到最佳。
为了读出第一位，BL(m+1，j)现在是源，而BL(m，j)是漏。前者接地，后者提高至读出电压(～50mV-3V，最好1-3V)，而WL(m，j)加脉冲至少读出电压(～1-5V)。另外，BL(m，j)左边的所有BL保持在与BL(m，j)同样的电位，BL(m+1，j)右边的所有BL接地。同一层面上所有其他WL接地以断开两个相同BL之间的所有其他MOS器件。在所有其他层面上的所有其他BL和WL可以留在浮置状态。
为了编程和读出同一单元中的第二位，BL(m，j)和BL(M+1，j)上的电压对照上述情况倒换一下。
注意，MOS存储器晶体管本体区是浮置的，可以做得很薄(由沉积手段限定，例如最好为几百埃)。由于把这一区域做得很薄，可以避免器件的快速反向，并且也可以避免编程电流的快速增长。
存储器的擦除能够在挡块中进行并可以使用慢速Fowler-Nordheim沟道作用与过热空穴注入的组合。擦除电流将很小，因为MOS本体是浮置的，引起的带-带沟道作用和雪崩击穿极小。擦写可以在字线接地或保持在负电压(～-5V)，所有位线保持在某一正电压的情况下进行。擦除过程需100ms以上并且可以在每个存储器层面上直至所有存储器一次完成。
具有公共字线的非选对准应当能够在最坏情况的时间范围耐受住字线上的编程电压。图74以图示细节示出矩阵一个层面中的这种情况。
如果每一位(即半个单元)需要时间t来编程，而每个WL上有N个单元，那么，在最坏情况下，编程位要经历的编程电压加在字线上的时间为(2N-1)t。如果任何编程的单元没有将其Vt移动某一“最小”量，那么栅应力编程干扰就很小。由于编程使用热电子实现，故时间和电压与从电荷陷阱中沟道出所需的时间和电压相比分别要短和小。另外，在选定单元的编程过程中通过浮置未选定的位线可以有效地减小任何一位上的总应力。这样，只有接地的选对准线将经受电介质两端的真正全部编程电压。
具有与选对准公用位线的非选对准应当能够在最坏情况的时间内耐受住漏上的编程电压。图75以图示细节表示出沿位线剖面的这种情况。
另外，如果任何一个位线上有M个单元，而对任何一位编程需要的时间是t，那么编程位上最坏情况漏应力以时间表示将是(M-1)t。所以在经受这一应力后编程位上的Vt移动应当最小。
如果在单元读出过程中产生的过热载流子足以最终(超过10年寿命)将以前擦出(未写入)的位编程，那就出现读出干扰或“软写入”。这里通常进行加速试验以保证所需的读出电压对不带电单元的阈电压的移动不大于最小量值。
在上面提出的器件中，N+或P+掺杂多晶硅应当掺杂至掺杂剂密度约在1×1019-1×1021原子/cm3，而厚度最好在大约500-1000
Figure 2007101817842_15
。P-或N-掺杂半导体膜应当掺杂至掺杂剂密度约为1×1016-1×1018原子/cm3。
应当理解到，所示的各个存储器件通过简单的倒换各个硅区的导电类型并维持掺杂剂的浓度范围便可以制成相反极性的。这样，不仅可以制造NMOS器件，而且如果需要也可以形成PMOS器件。另外，用来形成器件的硅膜可以重新结晶成单晶硅或多晶硅。另外，硅膜可以是硅合金膜如用n型或P型导电离子掺杂至所需浓度的硅锗膜。
在要求增加多晶硅字线和位线横向导电率的场合，可以像在图79中说明的那样在字线或位线中沉积一层导电金属。在图79中，位线5174由重度N+掺杂的多晶硅5176形成。这就使位线成为导电的。为进一步减小电阻，可以在位线5174里面或在多晶硅5176的一个或多个表面上沉积一层高熔点的导电金属如钛5178。在常规的硅加工温度作用下，钛与横向强导电多晶硅形成硅化物。
IV.轨道堆叠结构中的闪速存储器阵列
在前面的实施方案中，TFT排列在虚拟接地阵列(VGA)中。在前面实施方案说明的VGA中，各个EEPROM的编程通热载流子注入进行。在过热载流子注入中，电压加在二极管的两端(即TFT EEPROM的源和漏之间)。通过TFT EEPROM的沟道从源到漏迁移的过热载流子(即，热电子和空穴)被注入到邻接沟道设置的电荷存储区。这个过程是比较高的功率过程。
对于编程/擦除和读出功率都很重要的低功率可移动应用来说，可以使用利用Fowler-Nordheim沟道效应(“FN沟道效应”)来编程和擦除的非易失性闪速存储器。FN沟道效应通过在电介质两端施加电压产生。因此，在TFT EEPROM中，电压加在TFT的控制栅与源(和/或漏)区之间来进行TFT EEPROM的擦写。这与过热载流子注入编程刚好形成对比，在后者电压加在源和漏区之间。
用FN沟道效应编程和擦除闪速存储器阵列是有好处的，因为在这种闪速存储器阵列中数以千计的位数可以同时编程。
还有，由于大部分(接受100％)电流都用于器件编程，故FN沟道效应是一种非常有效的编程方式。这与过热载流子注入相反，在过热载流子注入情况下，只有1-2％的源-漏电流用于器件编程。
因此，在本发明的优选实施方案中，电荷存储器件如TFT EEPROM都排列在闪速存储器阵列结构中。TFT EEPROM可以排列在前面实施方案的柱形，自对准TFT或轨道堆叠结构中。最好TFT EEPROM排列在轨道堆叠结构中。
VGA与沟道效应不相兼容，因为整个沟道多晶硅沿高脉冲字线的长度倒向了，然后将除了对需要编程的单元编程外对别的单元也编程。因此，FN沟道效应轨道堆叠(交叉)闪速存储器阵列与VGA的差别在于在FN沟道阵列中，有源多晶硅层形成图案成为多晶硅岛使得能够进行FN沟道效应编程。这样，附加的光刻掩膜步骤就加到了轨道堆叠阵列的制造过程，在这一制造过程中多晶硅有源层被蚀刻成各个器件单元中的岛。同样的光学抗蚀剂掩膜能够用来限定(即，蚀刻)各单元中的电荷存储区。
图83A说明根据本发明优选实施方案的轨道堆叠结构中的闪速存储器阵列。图83B示出沿图83A中直线B-B的剖面视图。
在图83A中，闪速存储器阵列5230最好在整平的层间绝缘层5231上方，如CMP整平的氧化硅层上方形成。层5231如在前面实施方案中一样在衬底(未示出)上方形成。这样，阵列的每个器件(图83A中用虚线表示的5232)就是一个TFT，因为它是在绝缘层上方形成的。
阵列5230包含第一多个分隔的导电位线5233，其置于第一方向衬底上方的第一高度上。阵列还包含第二多个分隔的轨道堆叠5235。轨道堆叠置于与第一方向不同的第二方向上的第二高度。最好位线5233和轨道堆叠5235相互垂直排列。TFT EEPROM5232在轨道堆叠5235和位线5233的交叉处形成。
每个轨道堆叠5235包括多个半导体岛5237，其包括TFT EEPROM5232的有源区。岛5237的一个表面与位线5233连接。每个轨道堆叠5235还包括导电字线5239以及置于半导体岛5237第二表面与字线5239之间的电荷存储区5241。
半导体岛5237最好包括第一导电类型(即，P-或N-)多晶硅。但是，如果需要，岛可以包括非晶硅。多晶硅岛5237包括第二导电类型(即，N+或P+)源和漏区5243。源和漏区5243位于位线导体5233和轨道堆叠5235之间的连接交叉处。
位线5233最好包括第二导电类型(即，N+或P+)多晶硅。位线5233连接源和漏区5243。最好通过掺杂剂从位线向外扩散来形成源和漏区。此外，选择性金属或金属硅化物层(图83A中未示出)可以与位线5233连接设置以增加位线的导电率。所说的分隔位线导体5233之间的空间用整平的绝缘填充材料5245如氧化硅填满。
如在前面的实施方案中一样，电荷存储区5241可以包括电介质隔离的浮栅，电隔离纳米晶体或O-N-O电介质堆叠。图83A和B中说明具有电介质隔离浮栅的典型阵列。因此，在图83A和B的实施例中，电荷存储区5241包括隧道电介质5249如氧化硅层和控制栅电介质5251(也称作栅间或共聚电介质)之间的多晶硅浮栅5247，而控制栅电介质5251是用如氧化硅或ONO层堆叠的材料制成的。
如图83A和B中所示，隧道电介质5249和浮栅5247的边侧面5253与半导体岛5237的边侧面5255对准。控制栅电介质5251在半导体岛5237之间延伸并与半导体岛5237之间整平的绝缘材料5245连接。如果需要的话，浮栅5247可以由半球形晶粒的多晶硅制成，其表面有纹理能最大限度的使控制栅与浮栅耦合。另一方面，通过增加浮栅高度，在浮栅中形成角状物或凸出物，或把浮栅表面弄粗糙都可以增加此耦合。
字线5239包括第二导电类型(即，N+或P+)多晶硅层及与此多晶硅层连接的金属或金属硅化物层。字线5239在其覆盖电荷存储区5241的位置起TFT EEPROMR的控制栅的作用。因此不要求对各个TFT形成单独的控制栅。
在本实施方案的一种优选情况中，轨道堆叠5235置于位线5233上方，如图83A和B所示。但是，如果需要的话，如在前面实施方案中关于图70说明的那样(即，形成底栅TFT EEPROM)，轨道堆叠5235可以置于各个器件层面中位线5233底下。
如图83B所示，字线5239，电荷存储区5241和半导体岛5237(即，轨道堆叠5235)在垂直于衬底，平行于源-漏方向的平面5256中对准。轨道堆叠5235用第二整平绝缘层5257如氧化硅来隔离。
虽然闪速存储器阵列可以包括二维阵列，但是最好闪速存储器阵列包括含有多个器件层面的单体三维阵列。例如，图83A示出的三个器件层面。器件层面利用层间绝缘层5259如氧化硅层隔离。如果需要的话，层5257和5259可以包括在轨道堆叠5259上方和它们之间沉积然后利用CMP整平的同样的氧化硅层。
为了对选定的TFT EEPROM 5232编程，或者其漏位线或其源位线5233(或两者都)要接地，而正编程电压则加在与器件5232(其为高阻抗结点)邻接的选定字线5239上。同一器件层面上的所有其他字线均接地，而同一器件层面上的所有其他位线则可以浮置或放在稍正的电压下。这就是说只有选定单元5232受到加在其两端的编程电压的作用。通过电容耦合，浮栅5247被拉上高电位而源和/或漏5243则接地。电子从源和/或漏5243隧穿进入浮栅5247，在硅沟道5237中形成反向沟道。对这样的单元编程使其在约一毫秒内得到约5V阈值电压移位的电流为几微微安培。
为了擦除单元，同样的位线5233可以接地，向负电压脉冲加到选定的字线5239上。所有其他字线可以或接地或浮置。所有其他位线浮置或放在稍负的电压下。通过对多个字线加以负高值脉冲同时使所有位线接地能够同时擦除阵列中的多个(或全部)EEPROM单元。另一种办法是，使选定的字线接地而使选定单元的位线加上正脉冲。所有其他字线浮置或加上稍正的脉冲而所有其他位线接地。
只使用FN沟道效应进行编程和擦除使得能够使用小电流编程和擦除，这有助于“大量并行”编程和擦除。因此，许多单元5232可以并行编程。例如，为得到5V的移位，一千个单元需要的总电流约为2nA，每单元编程平均约为1微秒。在编程和擦除过程中，寄生漏电流很小，因为在多晶硅二极管(即，源/沟道/漏结)两端加的电压不高。读出过程中，寄生漏电流也小，因为源-漏的电压也很小。可以使用10-20V编程电压对单元进行编程。在图83A和B的上述方法中，得到了体积小的单元。但是，只能够得到正的阈电压(图83A和B示出的是对NMOS TFT EEPROM的)，因为否则就会产生大量寄生位线-位线的泄漏。为了能够在和每个单元中容许既有正阈电压也有负阈电压，在闪速存储器阵列的第二优选情况中对每个单元都加了一个存取晶体管(即，TFT EEPROM)，如图84所示。
图84说明各单元中的内置存取晶体管5261，其阈电压可以定在稍正的数值。通过使用存取晶体管5261，实际的单元晶体管(即，TFTEEPROM 5232)能够有负的阈电压而不引起位线泄漏同时又避免使用防止过擦除的特殊辗转擦除-检查法。此外，存取晶体管还能减少基于缺陷的TFT带-带沟道泄漏，其在负栅电压下会出现而且可能在编程单元中成为问题(即，浮栅充满电子)(见S-H Hur等的“具有折叠浮栅的多晶硅薄膜晶体管EEPROM单元”，IEEE Trans.Elect.DEV.，Val.46，pp.436-438，Feb.1999，已收入参考文献中)。
如图84所示，半导体岛5237包含在公共源区5243A和漏区5243B之间的存取晶体管5261和EEPROM 5232各自的邻接沟道区5263，5265。字线5239形成EEPROM的控制栅和存取晶体管的栅电极。绝缘层5251形成EEPROM的公共控制栅电介质和存取晶体管的栅绝缘层。浮栅5247和隧道电介质5249位于EEPROM 5232的字线5239和沟道区5265之间。
为了对单元5232/5261的浮栅5247编程，其源位线5233A接地，漏位线5233B浮置，高正电压脉冲加在选定单元的字线上。这就使电子隧穿至浮栅。同一器件层面上的所有其他位线留在浮置状态或放在稍正的电压上而同一器件层面上的所有其他字线接地。为进行读出，对选定单元的字线加上高于存取晶体管阈电压的读出电压脉冲，而单元的源位线接地，漏位线置于低的正电压，如1-3V。在同一层面的所有其他位线留在浮置状态或接地而同一层面的所有字线都接地。为了对单元进行擦除，其字线加上高负值脉冲而其源位线接地。为对整个阵列进行擦除，所有字线可以加上高负值脉冲而所有的源位线接地。
在闪速存储器阵列的另一优选情况中，提供一个栅-漏偏置区5267来减少TFT带-带缺陷有关的漏泄漏，如图85所示。这样，在图85的实例中，除了漏区5243B外，字线5239和电荷存储区5141均得到衬偿。原绝缘层5269位于衬偿区5267中半导体岛5237与字线5239之间。浮栅5247，隧道电介质5249和控制栅电介质5251使边侧面5253A和B对准。边侧面5253A中只有一个与半导体岛5237的边侧面5255A对准。岛5237比浮栅5247，隧道电介质5249以及控制栅电介质5251的宽度都要宽。
如果需要的话，在图84和85的实施方案中可以使用ONO或隔离纳米晶体电荷存储区代替浮栅电荷存储区。此外，如果需要，图84和85的器件可以在底栅结构(即，位线在字线上方)中形成。
在图83A和B的闪速存储器阵列中，每位每个单元的大小约为8F2/N-10F2/N，其中F是最小特征尺寸，N是阵列中器件层面数。在图84和85的闪速存储器阵列中，每位每个单元的大小约为9F2/N-11F2/N。因此可以得到的每位的单元大小约为8F2/N-11F2/N。这种单元大小完全比得上市场上买得到的闪速存储器阵列的单元大小，其在7.7F2-13.9F2。如果在市场上现有器件的有效单元尺寸中对存取晶体管及连接乘以一个系数的话，那么因冗余度的关系，其单元尺寸在9.8F2-19.2F2。但是，当本实施方案的闪速存储器阵列以三维阵列(即，N＞1)形成时，那么本实施方案闪速存储器阵列的每位单元尺寸要比采用现有技术的每位单元尺寸小得多。例如，当N＝2时，单元尺寸约在4F2-5.5F2。当N＞2时，单元尺寸更小。
图86说明图83-85闪速存储器阵列的制造方法。图86A-D说明在各个器件层面中字线置于位线上方的闪速存储器阵列的制造方法。使用第一光学抗蚀剂掩膜对第一导电层蚀刻在衬底(未示出)上方第一高度上形成多个分隔的位线导体5233。位线导体5233A和B在第一方向上延伸，如图86A所示。最好位线包括多晶硅和金属或金属硅化物层。第一绝缘层5245沉积在位线导体5233A和5233B上方及它们之间。利用CMP将绝缘层5245整平至位线导体5233A和5233B的顶表面暴露。
包括第一半导体层5237和电荷存储膜的堆叠层沉积在暴露的位线导体5233A，5233B和整平的绝缘层5245上，如图86B所示。层5237可以是非晶硅或多晶硅层。在图86B中，电荷存储膜包括隧道电介质层5249和浮栅多晶硅层5247。另一方面，电荷存储膜可以是ONO堆叠或电介质隔离的纳米晶体。
第二光学抗蚀剂层(未示出)在堆叠上形成，并光刻形成图案成为掩膜。利用这一光学抗蚀剂层作为掩膜，对堆叠层5237，5249和5247蚀刻形成多个第一轨道堆叠5271(为清楚起见，图86C中仅示出一个这样的轨道堆叠)。第一轨道堆叠5271在与衬底平行的平面内，在与位线导体5233相同或基本上相同的方向上延伸。每一个第一轨道堆叠5271都包含半导体轨道5237和电荷存储区轨道5247/5249。第一轨道堆叠5271至少有一个对准的侧面边缘5253/5255。在图86C中，第一轨道堆叠5271有两个这样的对准侧面边缘，因为每个第一轨道堆叠都使用同样光学抗蚀剂掩膜形成图案，掩膜在蚀刻步骤后去掉。
如果要形成浮栅型EEPROM，那么控制栅绝缘层5251则沉积在第一轨道堆叠5271的上方和第一轨道堆叠之间的空间5273中，如图86D所示。这样，层5251就在第一轨道堆叠5271侧面边缘以外延伸。如果要形成ONO或隔离纳米晶体型EEPROM，那么就要沉积半导体层5237并在沉积后形成图案成为第一轨道堆叠5271。然后在形成图案的第一轨道堆叠5271上方沉积含ONO或纳米晶体的层，接着再沉积用于字线的导电层5239。
第二导电层5239沉积在栅绝缘层5251上方。最好层5239包括多晶硅和金属硅化物内层。在第二导电层5239上方形成第三光学抗蚀剂掩膜(未示出)。然后对第二导电层5239，控制栅电介质5251和第一轨道堆叠5271进行蚀刻形成多个第二轨道堆叠5235，如图86D所示。第二轨道堆叠包括形成图案的第二导电层，其形成字线5239，电荷存储区岛5247/5249/5251和半导体岛5237。
通过使第二导电类型(即，N+或P+)掺杂剂从第一多个分隔的导体向外扩散进入第一导电类型半导体岛5237来形成源区5243A和漏区5243B。在半导体层5237沉积在位线导体5233A，5233B上以后，在制造工序过程中的任何时间都可以形成源区和漏区。例如，形成第二轨道堆叠5235后可以对器件退火使掺杂剂向外扩散进入源和漏区并使非晶硅层5237重新结晶成多晶硅层(或增加层5237的晶粒大小)。在同一加热过程中或单独加热步骤过程中会出现向外扩散退火和结晶退火。例如，在层5237沉积后马上就会出现再结晶退火。
第二轨道堆叠5235的侧表面上与衬底垂直与TFT EEPROM 5232的源5243A-漏5243B延伸方向平行的平面中对准，如图83B所示。控制栅电介质5251置于字线5239和第一绝缘层5245之间。由于控制栅电介质是第一轨道堆叠5235的一，故控制栅电介质5251在与衬底垂直，与源-漏至半导体岛5237，隧道电介质5249，浮栅5247和控制栅5239方向平行的平面中对准，如图83B所示。第一轨道堆叠5271在第二轨道堆叠5235蚀刻过程中转换成岛。
然后在第二轨道堆叠5235上方沉积第二绝缘层5257并用CMP整平使与第二轨道堆叠相齐，如图83B所示。然后在第二绝缘层5257和第二轨道堆叠5235上方沉积层间绝缘层5259。如果需要的话，在第二轨道堆叠5235上方和它们之间沉积单独的绝缘层来形成第二绝缘层5257和层间绝缘层5259。单独层然后用CMP整平。
如果需要，可以在层5259上方以单体形式形成阵列的多个附加器件层面以形成至少有三个器件层面的三维单体阵列，如图83A所示。各个器件层面最好用层间绝缘层分开。
在闪速存储器阵列的另一制造方法中，各器件层面中的字线可以在位线导体底下形成(即，形成底栅TFT EEPROM而不是顶栅TFTEEPROM)。在这种方法中，首先形成包括栅线5239，电荷存储区5251/5247/5249和半导体岛5237的第二轨道堆叠5235，如图86E所示。然后，在第二轨道堆叠5235的半导体岛上形成第一绝缘层5245。如果需要的话，第一绝缘层5245也可以在第二轨道堆叠之间形成。另一方面，在第二轨道堆叠之间形成另一绝缘层并在第一绝缘层5245形成之前用CMP整平。
然后在第一绝缘层5245中形成沟槽。通过沟槽将掺杂剂离子进行离子注入(或扩散)在半导体岛5237中形成源和漏区5243。沟槽蚀刻过程中使用的光学抗蚀剂层(未示出)可以在离子注入前或后去除。第二导电层(如含多晶硅层和硅化物内层)在沟槽内和第一绝缘层上方形成，如图86F所示。然后第二导电层用CMP整平形成叠加在半导体岛5237上的位线导体5233。另一方面，源和漏区5243可以通过从位线导体5233的向外扩散而不是离子注入来形成。
可以使用类似的方法来形成具有存取晶体管TFT EEPROM的闪速存储器阵列，如图84所示，或具有带漏偏置区的TFT EEPROM的闪速存储器阵列，如图85所示。在这些方法中，包括隧道电介质层5249和浮栅层5247的堆叠层沉积在第一半导体层5237上方，如图86C所示。然后堆叠层形成图案来形成第一轨道堆叠5271，其包括具有第一宽度的半导体轨道5237和具有小于第一宽度的第二宽度电荷存储区轨道5247/5249，这样第一轨道堆叠就有一个对准侧面边缘而半导体轨道5237的漏部分则暴露出来。
用两种不同的蚀刻方法可以实现这样的结构。第一种蚀刻方法包括在堆叠上方形成具有第一宽度的第一光学抗蚀剂掩膜5275，如图86G所示。然后使用第一光学抗蚀剂掩膜5275对第一半导体层5237，隧道电介质层5249和浮栅层5247进行蚀刻，如图86G所示。然后在浮栅5247上方形成第二光学抗蚀剂掩膜5277，其具有小于第一宽度的第二宽度。然后使用第二光学抗蚀剂掩膜对隧道电介质层5249和浮栅层5247但不包括第一半导体层5237进行蚀刻，如图86H所示。
第二种蚀刻方法包括在堆叠上方形成具有第一宽度的第一光学抗蚀剂掩膜5279以及使用第一光学抗蚀剂掩膜5279蚀刻隧道电介质层5249和浮栅层5247使部分第一半导体层5237暴露，如图86I所示。然后在浮栅层5247上方和第一半导体层5237暴露部分的上方形成第二光学抗蚀剂掩膜5281，其具有大于第一宽度的第二宽度(有可能在层5281和层5247/5249之间存在一些对准偏差)。然后使用第二光敏掩膜5281对第一半导体层5237蚀刻，如图86J所示。
为了形成图84有存取晶体管5261的TFT EEPROM，在形成图案的浮栅5247上方和第一轨道堆叠5271的半导体轨道5237暴露部分的上方形成控制栅电介质层5251。控制栅电介质层5251起在半导体轨道5237暴露部分上方的存取晶体管5261栅电介质的作用。
为了形成图85有漏偏置区5267的TFT EEPROM，控制栅电介质5251与浮栅层5247和隧道电介质层5249同时形成图案使半导体沟道5237的漏部分和部分沟道硅暴露。然后在控制栅电介质5251和半导体轨道5237暴露部分的上方以及在半导体轨道5237之间形成第二绝缘层5269使半导体轨道互相隔离。层5269相当厚，其厚度与电荷存储区5241的厚度相同或大于其厚度。然后用CMP整平层5269使电荷存储区的顶部部分暴露。然后在第二绝缘层上方形成字线5239以形成偏置区5267。
本优选实施方案的非易失性可编程闪速存储器阵列提供了交叉点(即，轨道堆叠)阵列中的多次可编程单元。FN沟道效应用于编程和擦除。这就使许多单元能够并行写入并提供高密度低功率的文件存储。此外，每层的单元尺寸与市场上现有闪速存储器的单元尺寸相比也很有利。
V.用于逻辑和存储器电路的CMOS阵列
在前面的实施方案中，说明了NMOS或PMOS器件阵列。但是，在本发明的另一优选实施方案中，提供一种CMOS(互补型金属氧化物半导体)晶体管阵列。最好，邻接的NMOS和PMOS晶体管有公共栅。但是，如果需要的话，邻接NMOS和PMOS晶体管可以有独立栅。CMOS器件阵列可以包括如前面任一实施方案中说明的竖直柱形CMOS器件阵列，自对准CMOS TFT阵列或轨道堆叠TFT阵列。CMOS器件最好在衬底上方以三维单体阵列形成。但是，如果需要的话，CMOS器件也可以在半导体衬底中或上方以二维阵列形成。
CMOS阵列的NMOS和PMOS晶体管可以以交替方式(即，按NMOS和PMOS晶体管交替的方式)在同一器件层面中互相邻接形成。但是，在本发明的优选实施方案中，一种载流子类型的晶体管(即，NMOS或PMOS)在另一种载流子类型的晶体管(即，PMOS或NMOS)上方形成，在它们之间有公共栅线(在存储器件中也称为字线)。因此，阵列最好包括多个竖直堆叠的公共栅CMOS晶体管。
图87说明根据本发明优实施方案在轨道堆叠结构中竖直堆叠公共栅CMOS阵列的一个器件层面。应当指出阵列也可以以前面所述的自对准TFT或柱形结构排列。除了栅线两侧各形成不同载流子类型的晶体管以外，图87中的CMOS阵列与图73中说明的阵列相似。在图87中，NMOS晶体管排列在PMOS晶体管的下面。但是，应当了解，如果需要，PMOS晶体管也可以排列在NMOS晶体管的下面。
在图87中，CMOS器件5300阵列最好在整平层间绝缘层5301，如CMP整平氧化硅层的上方形成。如在前面的实施方案一样，层5301在衬底(未示出)上方形成。这样每个CMOS器件就是一个CMOS TFT，因为它是在绝缘层上方形成的。但是，如果需要的话，CMOS器件可以在单晶硅衬底中形成。
阵列包括多个栅线(即，字线)5303(在图87剖面视图中只示出一个栅线)。最好栅线包括第一多晶硅层上方的第一N+多晶硅层5305，硅化物层5307和TiSix或WSix层，以及硅化物层上方的第二P+多晶硅层5309。栅线5303起各TFT中栅电极的作用。因此，不需要与栅线连接的单独的栅电极。
第一绝缘层5311邻接栅电极5303的第一侧设置。绝缘层5311可以是普通的栅电介质。最好绝缘层5311为电荷存储层(即，电荷俘获介质)如ONO堆叠或隔离多晶体以形成电荷存储CMOS TFT，如EEPROMCMOS TFT。如果需要浮栅型EEPROM CMOS TFT，那么可以在绝缘层5311和栅线5303之间加入浮栅和控制栅电介质。
P型半导体层5313如P-多晶硅层置于第一绝缘层与栅5303相对的侧面上。这层含有NMOS TFT本体。N+源和漏区5315置于层5313之中，在区5315之间的层5313部分包括NMOS TFT沟道区。
最好通过N型掺杂剂从源和漏电极(即，位线)5317的向外扩散来形成源和漏区5315。但是，用任何其他方法，如利用掩膜和离子注入也可以形成区5315。电极5317与源和漏区5315连接并设置于P型半导体层5313底部上(即，层5313与第一绝缘层5311相对的一侧面上)。最好电级5317包括N+多晶硅轨道，其在垂直于栅线5303的方向上延伸。如果需要的话，形成与电极5317连接的可选择的金属或金属硅化物层来增加其导电率。但是，如果需要，电极5317可以包括金属或金属硅化物来取代重度掺杂多晶硅。平面型绝缘填充层5318，如氧化硅，置于源和漏电极5317之间。
因此，每个NMOS TFT 5319都处在邻接的源和漏区5315之间并包括层5305，5311，5313和5317的一部分，如图87说明。PMOS TFT 5321位于NMOS TFT 5319的上方。
PMOS TFT 5321包括与栅电极5303第二侧面邻接的第二绝缘层5323。在图87中，层5323位于栅线5303的P+多晶硅层5309上。绝缘层5323可以是普通的栅电介质。最好绝缘层5323为电荷存储层(即，电荷俘获介质)如ONO堆叠或隔离纳米晶体以形成电荷存储CMOSTFT，如EEPROM CMOS TFT。如果需要浮栅型EEPROM CMOS TFT，那么在绝缘层5323和栅线5303之间可加入浮栅和控制栅电介质。
N型半导体层5325，如N-多晶硅层置于第二绝缘层5323上方。层5325置于层5323与栅电极5303相反的侧面上。P+源和漏区5327置于层5325之内，因而源和漏区5327之间的层5325的区域就包括PMOS TFT的沟道区。源和漏电极5329置于N-多晶硅层5325上方并与源和漏区5329连接。这样，电极5329就置于与第二绝缘层5323相对的N-多晶硅层5325的顶侧面上。平面型绝缘填充层5331，如氧化硅，置于源和漏电极5329之间。如果需要，形成与电极5329相连接的选择性金属或金属硅化物层以增加其导电率。
因此，如图87说明的那样，每个PMOS TFT 5321都位于邻接的源和漏区5327之间并包括层5309，5323，5325和5329的一部分。TFTEEPROM CMOS器件(5319和5321)在第一和第三分隔的电极或导体5317，5329与公共栅线5303的各交叉处形成。如果需要的话，CMOS结构可以倒过来，PMOS TFT可以在NMOS TFT下边形成。应当指出，虽然NMOS和PMOS电极(即，位线)最好间距相同，但它们都不一定必须直接地在彼此的顶上。这样NMOS和PMOS晶体管能够有不同的沟道长度，但间距(从而阵列尺寸)将受两个沟道长度中的较长者限制。在一种优选情况中，一种导电类型的TFT(即，NMOS或PMOS TFT)包含电荷存储层或区，而另一种导电类型的TFT(即，PMOS或PMOS TFT)没有电荷存储区或层。因此，这种情况的CMOS包括一个EEPROM TFT和一个非EEPROM TFT。
图87中说明的TFT CMOS器件阵列5300非常平坦且小巧。NMOS源和漏电极5317包括多晶体轨道，其在与衬底表面平行的第一平面中的层间绝缘层5301上方延伸。P型多晶硅层5313在第二平面中的源和漏电极5317上方延伸。栅线5303在第三平面中的层5317，5313和5311上方延伸。n型多晶硅层5325在第四平面中的栅线5303上方延伸。PMOS源和漏电极5329包括多晶硅轨道，其在第五平面中的n型半导体层5325上方延伸。这五个平面中的每一个平面都不与任何其他平面交叉。
TFT CMOS阵列5300也是自对准的。栅电极5303，第一绝缘层5311，P型半导体层5313，第二绝缘层5323和n型半导体层5325组成一个轨道堆叠，其位于平行于衬底的平面中。轨道堆叠垂直于源和漏电极5317，5329延伸。因此，将如下面更详细说明的那样，栅电极5303，第一绝缘层5311，P型半导体层5313，第二绝缘层5323和n型半导体5325在垂直于衬底而平行于源-漏方向的平面中自对准。
TFT CMOS阵列5300最好排列在单体三维阵列中，该单体三维阵列包括由一个或多个层间绝缘层竖直分开的多个器件层面。如在前面实施方案中一样，阵列的每个器件层面都包含TFT CMOS器件5300。外设或驱动电路(未示出)排列在衬底中，最好在阵列下方并且至少部分地与阵列竖直对准，或者用另一种办法，在阵列之内或上方并且至少部分地与阵列竖直对准。
图88A-D说明根据本发明优选实施方案的轨道堆叠TFT CMOS阵列5300的制造方法。首先，沉积N+多晶硅层并使其形成图案以形成源和漏电极或导体5317。然后，在导体5317上方以及它们之间沉积绝缘层5318，如氧化硅层。然后用CMP将层5318整平以形成整平的块体5331，如图88A中所示。导体5317顶表面暴露在块体的顶表面中。
然后一堆叠层沉积在块体5332上。这些层包括P型多晶硅(或非晶硅)层5313，第一绝缘或局部电荷存储膜5311，栅层5303，第二绝缘或电荷存储膜5323及n型多晶硅(或非晶硅)层5325。然后在这一堆叠上方形成光学抗蚀剂掩膜(未示出)，并使该堆叠层形成图案以形成多个轨道堆叠5333(为清楚起见图88B中仅示出一个轨道堆叠5333)。在所有层部形成图案后可以把掩膜去除。因为轨道堆叠5333中的所有层部是在同一步骤期间形成图案的，故轨道堆叠5333中的这些层在与衬底垂直的平面中自对准(即，轨道堆叠5333的侧面是平的)。轨道堆叠5333置于块体5332上方。轨道堆叠在与电极5317方向不同的方向延伸。最好轨道堆叠5333和电极5317在阵列内相互垂直的方向上延伸，如图88B所示。
然后在轨道堆叠5333上方沉积绝缘层5331，如氧化硅层，从而使其填满轨道堆叠5333之间的空间5335，如图88C所示。然后用CMP把层5331整平。在层5331上形成光学抗蚀剂掩膜(未示出)，并使用此掩膜在层5331中蚀刻出平行沟槽5339。这些沟槽平行于电极5317垂直于轨道堆叠5333延伸，如图88C所示。
如果需要的话，在沉积层5331之前在轨道堆叠5333侧壁上形成选择性侧壁间隔(未示出)。最好间隔用与层5331材料不同的绝缘材料制成。间隔最好由氮化硅制成。在蚀刻沟槽过程中间隔保护堆叠5333的侧壁。间隔阻止沟槽蚀刻，通过栅线顶部之后在栅线之间的区域中延伸太远以防止栅-源/漏短路。
利用层5331和/或光学抗蚀剂作为掩膜，P型离子(即，硼或BF2)穿过沟槽5339注入到暴露的n型半导体层5325。离子在层5325中形成P+源和漏区5327，如图88D所示。
然后在层5331上方和沟槽5339中沉积P型多晶硅层。多晶硅层用CMP整平或内蚀刻以形成多个埋置在整平绝缘层5331中分隔的P+电极5329。电接5329位于轨道堆叠5333上方并与P+源和漏区5327连接。因为电极5329与源和漏区5327在同一光刻步骤期间形成，所以在电极5329与源和漏区5327之间没有对准偏移。另一方面，源和漏区5327可以通过从电极5329的向外扩散来形成而不是通过离子注入到沟槽5339来形成。
对阵列退火通过从N+电极5317的向外扩散形成N+源和漏区5315并使非晶或多晶硅半导体层5313和5325重新结晶。向外扩散和重新结晶可以在同一或不同退火步骤期间在制造过程中要求的任何一点上进行。
如果需要的话，在图87和88D所示阵列上方形成层间绝缘层，在层间绝缘层上以单体形成包含另一阵列TFT CMOS EEPROM器件5300的另一器件层面。在层间绝缘层中可以形成路由金属化层(最好是铝以外的金属层)。在阵列的第二层面上方可以形成附加层间绝缘层和器件层面，如果需要的话，形成至少三个器件层。在本实施方案的另一可供选择情况中，含栅线的第二轨道堆叠直接在PMOS电极5329的顶上形成而不插入层栅绝缘层。这样，PMOS电极5329就包含两个轨道堆叠中的源和漏区。换句话说，可以形成多个器件层面而不插入层间绝缘层来形成三维单体阵列。这种排列以较少的加工步骤提供了较多的晶体管，但编程灵活性较小。
如图89所示，最后得到的TFT CMOS阵列是具有公共栅5303的NMOS 5319和PMOS 5321器件的一个矩阵。图89所示阵列是一个未编程或未确定结构形式的阵列。然后该阵列可以通过遮断栅电介质(即，电荷存储膜或区)构成逻辑元件或存储器件以形成连接栅线(即，字线行)5303与源和漏电极5317，5329(即，位线)的导电连接，或者通过把电荷存储在或NMOS或PMOS晶体管的电荷存储区以提高其阈电压并保持它们永久断开。可以使用阵列TFT CMOS EEPROM器件5300来形成逻辑元件或存储器阵列。此外，结构未定阵列中的相同半导体器件可以用作为抗熔断器或EPROM或EEPROM。
根据本发明的优选实施方案，提供一个包括多个电荷存储器件和多个抗熔断器件的电路。该电路可以包括场编程栅阵列或可编程逻辑器件。最好，多个电荷存储器件和多个抗熔断器件包括同样一套器件。这就大大简化了电路的制造。在第一编程电压加在器件两端通过增加其阈电压来关断这些器件时，这些器件起电荷存储器件的作用。当高于第一电压的第二编程电压加在器件两端时，这些器件还起抗熔断器的作用。第二电压可以是足以形成穿过电荷存储区导电连接的任何电压。例如，第一电压(即，电荷存储电压)可以小于5伏，而足以形成导电连接的第二电压可以是5-50伏，视器件特性而定。电压由驱动或外设电路供给到器件。但是，如果需要的话可以提供具有不同结构的电荷存储和抗熔断半导体器件。
应当指出，当穿过器件电荷存储区已形成导电连接时，起抗熔断器作用的任何电荷存储器件都在本发明的范围之内。这样，如果任何器件包含半导体有源区，与半导体有源区邻接的电荷存储区，第一电极和第二电极，并且其中在第一编程电压加在第一和第二电极之间时电荷存储在电荷存储区，以及穿过电荷存储区形成导电连接从而在第一和第二电极之间形成导电通孔，那么该器件就在本发明的范围之内，因此，能够用作抗熔断器的电荷存储器件并不限制于轨道堆叠TFTEEPROM。这样的电荷存储器件可以包括前面实施方案的柱形或自对准TFT EEPROM和有电荷存储区的二极管以及在单晶体半导体衬底中形成的EPROM和EEPROM。
图90说明图89电路的一个4×4单元阵列如何能够编程成为一个倒相器5343。首先，高电压加在栅(即，字)线5345和位线5347之间，其将用来传送输出电压V出这就使导电抗熔断器节5348形成了线5345和5347的电连接。然后，驱动电路向除NMOS晶体管5355和PMOS晶体管5357以外的所有其他晶体管5350供给编程电压来增加其阈电压从而使它们断开。NMOS晶体管5355和PMOS晶体管5357形成倒相器。当高电压V入供给栅线5349时，那么就读出低压V出，反之亦然。电压VSS(即，地)和VDD(即，电源电压)供给与晶体管5355和5357连接的位线5351和5353。
图91说明图89电路的一个4×4单元阵列如何能够编程成为双输入NAND栅5360。首先，高电压加在栅(即，字)线5345和位线5347之间，其将用来传送输出电压V出。这就使导电抗熔断器节5348形成线5345和5347的电连接。然后，驱动电路向除PMOS晶体管5361和5365以及NMOS晶体管5363和5365以外的所有其他晶体管5350供给编程电压来增加其阈电压从而使它们断开。晶体管5361，5363，5365和5367形成NAND栅。输入电压V入1和V入2供给栅线5369和5371。CMOS 5361/5363与栅线5369连接，而晶体管5365和5367与栅线5371连接。电压VSS和VDD供给位线5373和5375。NMOS 5367与位线5375连接，而PMOS 5361和5365与位线5373连接。输出电压可以从线5345或5347读出，后两者是通过熔断的抗熔断器5348连接的。
图92说明图89的电路的一个5×6单元阵列如何能够编程成为一个静态随机存取存储器(SRAM)5380。首先，高电压加在栅(即，字)线5381，5383与位线5385，5386，5387和5388之间。这就使导电抗熔断器节5348形成线5381与线5385和5386的电连接，以及线5383与线5387和5388的电连接。然后，驱动电路向除晶体管5389，5390，5391，5392，5393和5394以外的所有其他晶体管5350供给编程电压来增加阈电压从而使它们断开。晶体管5389和5390为SRAM存取晶体管，而晶体管5391，5392，5393和5394是交叉耦合倒相器。通过在字线5395上置以正电压对单元进行存取。数据从分别供给位线5396和5397的BL和BL汇流条输入和读出。电压VSS和VDD分别供给位线5398和5399。
图89-91示出可以编程的各种典型结构。应当指出，所需的任何其他逻辑或存储器件，如NOR栅等都可以使用上述方法编程。由于所有逻辑功能都可以通过基本元件，如NAND栅完成，所以任何逻辑电路都能够编程成为这类阵列。此外，如果需要的话，逻辑或存储器件可以编程成为同样的电路。对逻辑器件而言，一般来说，逻辑块的大小为(x+1)2乘以单元面积，其中(x)为逻辑栅上的输入数目。因为此处的单元面积可以小到4F2，其中F是最小特征尺寸(半个间距)，那么当F＝0.25微米时，每个逻辑栅的最小面积就是4(F(x+1))2，或对2-输入NAND或NOR栅来说为2.25微米2。最好每逻辑栅面积在4(F(x+1))2-5(F(x+1))2。这个尺寸包括本块与邻接块共有边缘上的“隔离”行和列。
VI金属诱发的结晶
本发明的一个优选实施方案是针对非易失性薄膜晶体管(TFT)存储器或逻辑器件的，器件在衬底上方构成，包括源、漏和沟道区，沟道区由借助过渡金属诱发横向结晶(MILC)方法结晶的沉积或生长非晶硅或多晶硅制成。一种两个或最好多个三维多次可编程(MTP)永久存储器或逻辑电路由这样的薄膜晶体管存储器件构成。
根据本实施方案的第一种情况，最好的是改进以TFT为基础的非易失存储器或逻辑单元的工作特性，单元的沟道在沉积的硅如非晶硅(a-Si)或多晶硅的薄层中形成。如果a-Si或多晶硅的晶粒尺寸能够增加到与单晶硅相似，就能够做到这点。
过去，已经用几种方式完成了a-Si的结晶。根据第一种方法，a-Si可以部分结晶形成多晶硅，退火步骤在约600℃需数十小时。这种方法是不利的，因为以这种材料形成的器件工作特性差而且制造时间相当长。因此，通过使用过渡金属或锗催化剂在籽晶位诱发横向结晶能够提高结晶作用。
遗憾的是，以这种方式制造的大多数以晶体管为基础的器件都有工作特性相当差(相对于单晶硅而言)的缺点，同时显示的亚阈斜率值约为100′smV/dec和an 1dsat的10′sμA/μm。金属诱发横向结晶(MILC)在温度约400℃-700℃下进行以达到几个μm/hr或更高的横向结晶生长率。为了进一步把硅晶体格位扩大至几百微米，加上持续时间相当短的高温退火步骤，例如900℃，30分钟，使多层a-Si(或另外的半导体材料)同时结晶。注意，如果退火时间进行适当地调整，那么约750℃-975℃的结晶温度范围也将给出令人满意的结果。这种短时高湿退火不会使这里考虑的器件扩散区饱和，并且能像低温退火步骤一样在多层面器件上能够应用一次。
根据本发明具体实施方案的对a-Si沉积层再结晶方法的实例现在在图93-95中说明。本领域中一般技术人员现在会认识到对这里说明的方法的许多常规改进都是可能的，而且将不影响这里提出的发明理念。
现在转向图93-95，图93中说明结晶沉积a-Si层制造方法的工艺流程图。图94A-94H说明根据图93方法制备的硅晶片直剖面。图95说明金属诱发横向结晶(MILC)穿过a-Si中籽晶窗口5424的影响，而a-Si沉积在标准硅晶片上方的埋置氧化物上方。
方法5408的第一步5406是在标准硅晶片衬底5412上生长(或沉积)厚的氧化物层5410(图94A)(例如，3000
Figure 2007101817842_16
)以提供埋置氧化物层。接下来的一步5414是在埋置氧化物层5410上方沉积薄的非晶硅(a-Si)层5416(例如，1000
Figure 2007101817842_17
)。这可以，例如，使用流量率为70 SCCM，压力为300毫乇的SiH4作为硅源，用550℃下的低压化学气相沉积(LPCVD)来完成。另一方面，层5416可以包括多晶硅层。下一步5418是沉积损失低温氧化物(LTO)层5420(例如，3000
Figure 2007101817842_18
)，然后在步骤5419中用掩膜5422使其形成图案并蚀刻以暴露过渡金属籽晶窗口5424。这些籽晶窗口可以是宽度约2μm的槽缝，如图95所示。现在可以去除掩膜5422。
下一步骤5426是在LTO层5420上方沉积过渡金属层5428(例如，100
Figure 2007101817842_19
 Ni(镍))。虽然Ni在目前是优选的，但也可以使用其他过渡金属。还可以使用但不如Ni理想的其他过渡金属是：Fe(铁)，Co(钴)，Ru(钌)，Rh(铑)，Pd(钯)，Os(锇)，Ir(铱)，Pt(铂)，Cu(铜)和Au(金)。如果需要，也可以使用锗。过渡金属还可通过本领域一般技术人员所熟知的注入和其他机理引入到籽晶窗。
下一步骤5430是对开始的横向结晶退火。图94F说明的这一步骤可以在某温度和时间范围内进行。例如，在560℃下的N2环境中退火20小时就行。温度较低时要求退火时间较长，温度较高的要求退火时间较短。本领域的一般技术人员现在会认识到通过全面考虑能够使这点实现最佳化。这一步骤进行的结晶可能对一些器件是适合的，其提供的硅晶粒的大小在几至数十μm。要求性能更高。硅晶粒大小在数百μm的其他器件可能需要下面讨论的高温退火步骤。
下一步骤5432是剥离留下的过渡金属层5428。这可以在70℃下使用H2SO4∶H2O2(4∶1)完成。然后，步骤5434是用HF剥离LTO层5420。
最后，进行(如果需要的话)高温退火步骤5436(例如，900℃，30分钟，N2环境)来进一步使局部结晶的a-Si结晶形成晶粒更大的硅晶体(尺寸＞100μm)。这一步骤给出的结晶a-Si层(即，大晶粒多晶硅层)工作特性与常规SOI(绝缘体上延伸硅)CMOS工艺给出的相似。注意这里所用的过渡金属结晶的半导体材料将含有用于促进结晶的可探测得到的微量过渡金属。在一般的半导体加工中，微量过渡金属(一般为Fe，Ni)将逃离半导体制造设备(通常含不锈钢)的结构而使用自身埋置在其中将要形成TFT沟道的半导体膜中。通常这些过渡金属存在的水平约小于1014原子/cc。但是，在过渡金属结晶中，超过约1014原子/cc到高达约1018原子/cc的外加微量过渡金属在加工后将保留在结晶半导体材料中。通常这并不是杂质问题，不过，在希望建立这样的杂质梯度的情况下，可以在TFT的源和/或漏区放置吸气材料，例如P(磷)，通过增加在各自源和/漏区中这些杂质的浓度来减小沟道区中这些杂质的浓度。应当避免因过渡金属杂质过量而在籽晶窗口5424的区域内形成器件。
可以使用上述金属诱发结晶法使任何上述器件的有源半导体层重新结晶。这样，各种不同结构的柱形TFT，自对准TFT，轨道堆叠TFT和二极管(即，含一个或多个p-n结的有源半导体层)就可以在再结晶a-Si或多晶硅中形成。
VII
在上述各种实施方案中，金属硅化物层与硅层如多晶硅字线或位线相连接而形成。形成与硅层相连接的硅化钛层的一个优选方法是使用硅罩和TiN层。硅化钛层在未掺杂的非晶硅罩层上形成。罩层在重度掺杂硅层上形成，如多晶硅或非晶硅层，其掺杂浓度超过1019cm-3，如1019cm-3-1021cm-3.罩层最好沉积在P+多晶硅或N+非晶硅层上。然后N+非晶硅在随后的退火步骤中可以再结晶成N+多晶硅。
硅化钛(TiSi2)层形成方法包括以下步骤。沉积重度掺杂的多晶硅层。例如，P+多晶硅层掺杂硼使浓度在5×2020cm-3，厚度为约1400埃。在P+多晶硅层上沉积未掺杂的非晶硅罩层。例如，罩厚可以是600埃。在罩上沉积钛层。例如，钛层可以是250埃厚。在钛层上沉积氮化钛层。例如，氮化钛层可以是100埃厚。按需要可以使用其他层厚。
这些层在温度在650℃以下退火少于5分钟使罩内钛与硅反应形成C49相TiSi2层。例如，退火可以在600℃下进行1分钟。如果需要的话，在堆叠上方沉积另一个P+多晶硅层，然后堆叠被蚀刻成薄“导线”或“轨道”，如字线或位线。导线或轨道可以为0.25mm宽或更小。然后硅化钛通过高温(即，650℃以上)退火从C49相转换至C54相。例如，在导线或轨道形成图案之前或之后可以在800℃下进行1分钟退火。通过对每个Si/Ti/TiN膜堆叠在650℃以下退火，掺杂剂扩散和TiSi2热刻槽被减少到最低程度。能够沉积多重膜堆叠并顺序蚀刻。
为进行图解和说明，已经提供了本发明的上述说明。并不打算详尽地说明或把本发明限制在已分开的确切结构上，按照上述讲授内容进行改进和变动是可能的，或者可以通过本发明的实践来达到这些改进和变动。为了解释本发明的原理及其实际应用选择了附图和说明。附图不一定是按比例的而是以示意方框格式对阵列进行说明。本发明的范围试图以这里所附的权利要求及其相当的要求来界定。

Claims (12)

1.存储器件，包括：
第一输入/输出导体，其在衬底第一平面上或其上方形成；
第二输入/输出导体；
半导体区，其位于第一输入/输出导体与第二输入/输出导体之间导体凸出部的交叉处；
电荷存储介质，该电荷存储介质邻接半导体区，或者该电荷存储介质在半导体区之上或者之下；及
其中存储在电荷存储介质中的电荷影响在第一输入/输出导体与第二输入/输出导体间流动的电流量。
2.权利要求1的存储器件，其中电荷存储介质在第一输入/输出导体和第二输入/输出导体的交叉处形成。
3.权利要求2的存储器件，其中电荷存储介质直接在半导体区上形成。
4.权利要求1的存储器件，其中电荷存储介质邻接半导体区形成。
5.权利要求4的存储器，其进一步包括邻接电荷存储介质形成的控制栅。
6.权利要求1的存储器，其中电流在与衬底所说的平面相垂直的方向流过半导体区。
7.权利要求1的存储器，其中半导体区包括掺杂硅。
8.存储器件，包括：
第一输入/输出导体，其在衬底第一平面上或上方形成；
第二输入/输出导体，其在第一输入/输出导体上方形成并且与第一输入/输出导体有凸出的交叉；
硅本体，其位于第一输入/输出导体与第二输入/输出导体之间并且与第一和第二输入/输出导体的交叉处直接对准；
电荷存储介质，该电荷存储介质邻接半导体区，或者该电荷存储介质在半导体区之上或者之下；及
其中读出电流在与衬底平面垂直的方向流过第一输入/输出与第二输入/输出之间的硅本体，同时其中存储在电荷存储介质中的电荷影响在第一输入/输出导体与第二输入/输出导体间施加给定电压时流过第一输入/输出导体与第二输入/输出导体之间的读出电流量。
9.权利要求8的存储器件，其中电荷存储介质在硅本体上形成并与第一和第二输入/输出导体的交叉处直接对准。
10.权利要求8的存储器件，其中电荷存储介质邻接硅本体形成。
11.权利要求8的存储器件，其进一步包括邻接电荷存储介质形成的控制栅。
12.存储器件，包括：
第一输入/输出导体，其在衬底第一平面上或上方形成；
第二输入/输出导体，其在第一输入/输出导体上方形成；
第三输入/输出导体，其在第二输入/输出导体上方形成；
第一半导体区，其位于第一输入/输出导体和第二输入/输出导体交叉凸出部之间；
第二半导体区，其位于第二输入/输出导体和第三输入/输出导体的交叉凸出部之间；及
第一电荷存储介质，它影响在第一输入/输出导体与第二输入/输出导体之间流动的电流量，其中该第一电荷存储介质邻接半导体区，或者该电荷存储介质在半导体区之上或者之下。
CN2007101817842A 2000-08-14 2001-08-13 密集阵列和电荷存储器件及其制造方法 Expired - Lifetime CN101179079B (zh)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
US63970200A 2000-08-14 2000-08-14
US63957900A 2000-08-14 2000-08-14
US09/639579 2000-08-14
US09/639702 2000-08-14
US63974900A 2000-08-17 2000-08-17
US09/639749 2000-08-17
US74512500A 2000-12-21 2000-12-21
US09/745125 2000-12-21
US80123301A 2001-03-06 2001-03-06
US09/801233 2001-03-06
US27985501P 2001-03-28 2001-03-28
US60/279855 2001-03-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB018031544A Division CN100358147C (zh) 2000-08-14 2001-08-13 密集阵列和电荷存储器件及其制造方法

Publications (2)

Publication Number Publication Date
CN101179079A CN101179079A (zh) 2008-05-14
CN101179079B true CN101179079B (zh) 2010-11-03

Family

ID=27559541

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2007101817842A Expired - Lifetime CN101179079B (zh) 2000-08-14 2001-08-13 密集阵列和电荷存储器件及其制造方法
CNB018031544A Expired - Lifetime CN100358147C (zh) 2000-08-14 2001-08-13 密集阵列和电荷存储器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB018031544A Expired - Lifetime CN100358147C (zh) 2000-08-14 2001-08-13 密集阵列和电荷存储器件及其制造方法

Country Status (8)

Country Link
US (14) US6881994B2 (zh)
EP (3) EP2323164B1 (zh)
JP (1) JP5792918B2 (zh)
KR (2) KR100821456B1 (zh)
CN (2) CN101179079B (zh)
AU (1) AU2001286432A1 (zh)
MY (1) MY129228A (zh)
WO (1) WO2002015277A2 (zh)

Families Citing this family (883)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779597B2 (en) * 2004-06-21 2014-07-15 Sang-Yun Lee Semiconductor device with base support structure
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
AU2001286432A1 (en) 2000-08-14 2002-02-25 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
KR100426380B1 (ko) * 2001-03-30 2004-04-08 주승기 실리콘 박막의 결정화 방법 및 이를 이용한 반도체 소자제조 방법
DE10130766B4 (de) 2001-06-26 2005-08-11 Infineon Technologies Ag Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US7075829B2 (en) * 2001-08-30 2006-07-11 Micron Technology, Inc. Programmable memory address and decode circuits with low tunnel barrier interpoly insulators
US7135734B2 (en) * 2001-08-30 2006-11-14 Micron Technology, Inc. Graded composition metal oxide tunnel barrier interpoly insulators
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7132711B2 (en) * 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7087954B2 (en) * 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US7068544B2 (en) * 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
US6754108B2 (en) * 2001-08-30 2004-06-22 Micron Technology, Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US6815781B2 (en) 2001-09-25 2004-11-09 Matrix Semiconductor, Inc. Inverted staggered thin film transistor with salicided source/drain structures and method of making same
US6690026B2 (en) * 2001-09-28 2004-02-10 Intel Corporation Method of fabricating a three-dimensional array of active media
US7219271B2 (en) 2001-12-14 2007-05-15 Sandisk 3D Llc Memory device and method for redundancy/self-repair
JP3879518B2 (ja) * 2002-01-21 2007-02-14 ソニー株式会社 磁気記憶装置およびその製造方法
US6781189B2 (en) 2002-01-22 2004-08-24 Micron Technology, Inc. Floating gate transistor with STI
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7045430B2 (en) * 2002-05-02 2006-05-16 Micron Technology Inc. Atomic layer-deposited LaAlO3 films for gate dielectrics
US20030218896A1 (en) * 2002-05-22 2003-11-27 Pon Harry Q Combined memory
DE10224956A1 (de) * 2002-06-05 2004-01-08 Infineon Technologies Ag Verfahren zur Einstellung der Einsatzspannung eines Feldeffekttansistors, Feldeffekttransistor sowie integrierte Schaltung
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US6952043B2 (en) * 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US6734063B2 (en) * 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US7019353B2 (en) * 2002-07-26 2006-03-28 Micron Technology, Inc. Three dimensional flash cell
US6921702B2 (en) * 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
US6835619B2 (en) 2002-08-08 2004-12-28 Micron Technology, Inc. Method of forming a memory transistor comprising a Schottky contact
US6808983B2 (en) * 2002-08-27 2004-10-26 Micron Technology, Inc. Silicon nanocrystal capacitor and process for forming same
US6740957B2 (en) * 2002-08-29 2004-05-25 Micron Technology, Inc. Shallow trench antifuse and methods of making and using same
US6888200B2 (en) * 2002-08-30 2005-05-03 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
US7042027B2 (en) * 2002-08-30 2006-05-09 Micron Technology, Inc. Gated lateral thyristor-based random access memory cell (GLTRAM)
US6917078B2 (en) * 2002-08-30 2005-07-12 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
JP4183464B2 (ja) * 2002-09-20 2008-11-19 富士フイルム株式会社 固体撮像装置とその駆動方法
US6858899B2 (en) * 2002-10-15 2005-02-22 Matrix Semiconductor, Inc. Thin film transistor with metal oxide layer and method of making same
US6710409B1 (en) 2002-10-15 2004-03-23 Matrix Semiconductor, Inc. Inverted staggered thin film transistor with etch stop layer and method of making same
US6995053B2 (en) * 2004-04-23 2006-02-07 Sharp Laboratories Of America, Inc. Vertical thin film transistor
US7259984B2 (en) * 2002-11-26 2007-08-21 Cornell Research Foundation, Inc. Multibit metal nanocrystal memories and fabrication
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US6859410B2 (en) 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US7618850B2 (en) * 2002-12-19 2009-11-17 Sandisk 3D Llc Method of making a diode read/write memory cell in a programmed state
US7660181B2 (en) * 2002-12-19 2010-02-09 Sandisk 3D Llc Method of making non-volatile memory cell with embedded antifuse
US7800933B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7800932B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
AU2003296988A1 (en) * 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US8008700B2 (en) * 2002-12-19 2011-08-30 Sandisk 3D Llc Non-volatile memory cell with embedded antifuse
US20070164388A1 (en) * 2002-12-19 2007-07-19 Sandisk 3D Llc Memory cell comprising a diode fabricated in a low resistivity, programmed state
DE10260185B4 (de) * 2002-12-20 2007-04-12 Infineon Technologies Ag Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen und Verfahren zu seiner Herstellung
US6849905B2 (en) * 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US6807119B2 (en) * 2002-12-23 2004-10-19 Matrix Semiconductor, Inc. Array containing charge storage and dummy transistors and method of operating the array
EP1434264A3 (en) * 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6713371B1 (en) * 2003-03-17 2004-03-30 Matrix Semiconductor, Inc. Large grain size polysilicon films formed by nuclei-induced solid phase crystallization
US6868022B2 (en) * 2003-03-28 2005-03-15 Matrix Semiconductor, Inc. Redundant memory structure using bad bit pointers
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6815077B1 (en) * 2003-05-20 2004-11-09 Matrix Semiconductor, Inc. Low temperature, low-resistivity heavily doped p-type polysilicon deposition
US6963104B2 (en) * 2003-06-12 2005-11-08 Advanced Micro Devices, Inc. Non-volatile memory device
DE10326805B4 (de) * 2003-06-13 2007-02-15 Infineon Technologies Ag Herstellungsverfahren für nichtflüchtige Speicherzellen
US7243203B2 (en) * 2003-06-13 2007-07-10 Sandisk 3D Llc Pipeline circuit for low latency memory
US8125003B2 (en) * 2003-07-02 2012-02-28 Micron Technology, Inc. High-performance one-transistor memory cell
JP2005057187A (ja) * 2003-08-07 2005-03-03 Renesas Technology Corp 半導体記憶装置およびその製造方法
US7012299B2 (en) * 2003-09-23 2006-03-14 Matrix Semiconductors, Inc. Storage layer optimization of a nonvolatile memory device
US7057958B2 (en) * 2003-09-30 2006-06-06 Sandisk Corporation Method and system for temperature compensation for memory cells with temperature-dependent behavior
US7221008B2 (en) * 2003-10-06 2007-05-22 Sandisk Corporation Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory
US7195992B2 (en) * 2003-10-07 2007-03-27 Sandisk 3D Llc Method of uniform seeding to control grain and defect density of crystallized silicon for use in sub-micron thin film transistors
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
US6933558B2 (en) * 2003-12-04 2005-08-23 Advanced Micro Devices, Inc. Flash memory device
US7423304B2 (en) 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate
US7172840B2 (en) * 2003-12-05 2007-02-06 Sandisk Corporation Photomask features with interior nonprinting window using alternating phase shifting
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7241654B2 (en) * 2003-12-17 2007-07-10 Micron Technology, Inc. Vertical NROM NAND flash memory array
US6951780B1 (en) * 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
US7816722B2 (en) * 2004-02-04 2010-10-19 Hewlett-Packard Development Company, L.P. Memory array
US7256450B2 (en) * 2004-03-24 2007-08-14 Micron Technology, Inc. NROM memory device with a high-permittivity gate dielectric formed by the low temperature oxidation of metals
TWI228832B (en) * 2004-04-05 2005-03-01 Quanta Display Inc Structure of LTPS-TFT and fabricating method of channel layer thereof
US8264039B2 (en) * 2004-04-26 2012-09-11 Synopsys, Inc. High-voltage LDMOSFET and applications therefor in standard CMOS
US7315067B2 (en) * 2004-07-02 2008-01-01 Impinj, Inc. Native high-voltage n-channel LDMOSFET in standard logic CMOS
US20050275106A1 (en) * 2004-06-14 2005-12-15 Fricke Peter J Electronic isolation device
US7825982B2 (en) * 2004-06-17 2010-11-02 Aptina Imaging Corporation Operation stabilized pixel bias circuit
KR100536043B1 (ko) * 2004-06-25 2005-12-12 삼성전자주식회사 적층형 반도체 장치 및 그 제조 방법
US8159001B2 (en) * 2004-07-02 2012-04-17 Synopsys, Inc. Graded junction high voltage semiconductor device
KR100668301B1 (ko) 2004-07-16 2007-01-12 삼성전자주식회사 실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조방법
US7205486B2 (en) * 2004-07-16 2007-04-17 Cardiac Pacemakers, Inc. Thermally isolated via structure
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7601649B2 (en) * 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
KR100615093B1 (ko) * 2004-08-24 2006-08-22 삼성전자주식회사 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7271433B1 (en) 2004-09-02 2007-09-18 Micron Technology, Inc. High-density single transistor vertical memory gain cell
US7259415B1 (en) * 2004-09-02 2007-08-21 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US7271052B1 (en) 2004-09-02 2007-09-18 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US7566974B2 (en) * 2004-09-29 2009-07-28 Sandisk 3D, Llc Doped polysilicon via connecting polysilicon layers
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
US7381615B2 (en) 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7402886B2 (en) * 2004-11-23 2008-07-22 Sandisk Corporation Memory with self-aligned trenches for narrow gap isolation regions
US7199419B2 (en) * 2004-12-13 2007-04-03 Micron Technology, Inc. Memory structure for reduced floating body effect
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
US7277336B2 (en) * 2004-12-28 2007-10-02 Sandisk 3D Llc Method and apparatus for improving yield in semiconductor devices by guaranteeing health of redundancy information
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US7642585B2 (en) * 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
KR100695892B1 (ko) * 2005-01-25 2007-03-19 삼성전자주식회사 굴곡진 프로파일을 갖는 부유 게이트를 구비하는 비휘발성메모리 소자 및 그 형성 방법
US7692236B1 (en) * 2005-02-15 2010-04-06 Spansion Llc Multiple dual bit memory integrated circuit system
US7517796B2 (en) * 2005-02-17 2009-04-14 Sandisk 3D Llc Method for patterning submicron pillars
US20060205129A1 (en) * 2005-02-25 2006-09-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7303959B2 (en) * 2005-03-11 2007-12-04 Sandisk 3D Llc Bottom-gate SONOS-type cell having a silicide gate
US7521353B2 (en) 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7687409B2 (en) 2005-03-29 2010-03-30 Micron Technology, Inc. Atomic layer deposited titanium silicon oxide films
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7142471B2 (en) * 2005-03-31 2006-11-28 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7054219B1 (en) 2005-03-31 2006-05-30 Matrix Semiconductor, Inc. Transistor layout configuration for tight-pitched memory array lines
US7602006B2 (en) * 2005-04-20 2009-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor flash device
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7473952B2 (en) * 2005-05-02 2009-01-06 Infineon Technologies Ag Memory cell array and method of manufacturing the same
US7728390B2 (en) * 2005-05-06 2010-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level interconnection memory device
US7120046B1 (en) * 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7183608B2 (en) * 2005-05-26 2007-02-27 Macronix International Co., Ltd. Memory array including isolation between memory cell and dummy cell portions
US7378707B2 (en) * 2005-05-26 2008-05-27 Micron Technology, Inc. Scalable high density non-volatile memory cells in a contactless memory array
US7572695B2 (en) 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
US8110863B2 (en) 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
US20060273298A1 (en) * 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7538389B2 (en) * 2005-06-08 2009-05-26 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
US7317641B2 (en) * 2005-06-20 2008-01-08 Sandisk Corporation Volatile memory cell two-pass writing method
US7764549B2 (en) * 2005-06-20 2010-07-27 Sandisk 3D Llc Floating body memory cell system and method of manufacture
US7212454B2 (en) * 2005-06-22 2007-05-01 Sandisk 3D Llc Method and apparatus for programming a memory array
TWI270977B (en) * 2005-06-27 2007-01-11 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7157345B1 (en) * 2005-06-29 2007-01-02 Freescale Semiconductor, Inc. Source side injection storage device and method therefor
US7132329B1 (en) 2005-06-29 2006-11-07 Freescale Semiconductor, Inc. Source side injection storage device with spacer gates and method therefor
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US7786512B2 (en) * 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7211858B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Split gate storage device including a horizontal first gate and a vertical second gate in a trench
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
US7768051B2 (en) * 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7211487B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7526739B2 (en) * 2005-07-26 2009-04-28 R3 Logic, Inc. Methods and systems for computer aided design of 3D integrated circuits
US7755129B2 (en) * 2005-08-15 2010-07-13 Macronix International Co., Ltd. Systems and methods for memory structure comprising a PPROM and an embedded flash memory
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US7560335B2 (en) * 2005-08-30 2009-07-14 Micron Technology, Inc. Memory device transistors
US7696567B2 (en) * 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
KR100697291B1 (ko) * 2005-09-15 2007-03-20 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
US7800934B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Programming methods to increase window for reverse write 3D cell
JP4822791B2 (ja) * 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7521950B2 (en) * 2005-10-07 2009-04-21 International Business Machines Corporation Wafer level I/O test and repair enabled by I/O layer
US7737003B2 (en) 2005-10-11 2010-06-15 International Business Machines Corporation Method and structure for optimizing yield of 3-D chip manufacture
US20070085129A1 (en) * 2005-10-14 2007-04-19 Macronix International Co., Ltd. Nitride read only memory device with buried diffusion spacers and method for making the same
US20070102724A1 (en) * 2005-11-10 2007-05-10 Matrix Semiconductor, Inc. Vertical diode doped with antimony to avoid or limit dopant diffusion
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US20070120173A1 (en) * 2005-11-28 2007-05-31 Bohumil Lojek Non-volatile memory cell with high current output line
US7615502B2 (en) * 2005-12-16 2009-11-10 Sandisk 3D Llc Laser anneal of vertically oriented semiconductor structures while maintaining a dopant profile
TWI266423B (en) * 2005-12-23 2006-11-11 Ind Tech Res Inst Three-dimensional thin-film transistor nano-die memory device and manufacturing method thereof
KR100713301B1 (ko) * 2005-12-28 2007-05-04 동부일렉트로닉스 주식회사 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법
JP2007193862A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
US7544980B2 (en) * 2006-01-27 2009-06-09 Freescale Semiconductor, Inc. Split gate memory cell in a FinFET
US20070183189A1 (en) * 2006-02-08 2007-08-09 Thomas Nirschl Memory having nanotube transistor access device
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
US8357994B1 (en) * 2006-03-01 2013-01-22 Sandia Corporation Antifuse with a single silicon-rich silicon nitride insulating layer
US8008137B2 (en) * 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
US7700461B2 (en) 2006-03-17 2010-04-20 Samsung Electronics Co., Ltd. Methods of laterally forming single crystalline thin film regions from seed layers
US8759915B2 (en) 2006-03-20 2014-06-24 Micron Technology, Inc. Semiconductor field-effect transistor, memory cell and memory device
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7427549B2 (en) * 2006-03-31 2008-09-23 Freescale Semiconductor, Inc. Method of separating a structure in a semiconductor device
US20070228491A1 (en) * 2006-04-04 2007-10-04 Micron Technology, Inc. Tunneling transistor with sublithographic channel
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US8354311B2 (en) * 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US8734583B2 (en) * 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
JP4908901B2 (ja) * 2006-04-11 2012-04-04 ラピスセミコンダクタ株式会社 不揮発性メモリの製造方法
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8129242B2 (en) * 2006-05-12 2012-03-06 Macronix International Co., Ltd. Method of manufacturing a memory device
US7283414B1 (en) 2006-05-24 2007-10-16 Sandisk 3D Llc Method for improving the precision of a temperature-sensor circuit
US20080135914A1 (en) * 2006-06-30 2008-06-12 Krishna Nety M Nanocrystal formation
US20080017890A1 (en) * 2006-06-30 2008-01-24 Sandisk 3D Llc Highly dense monolithic three dimensional memory array and method for forming
US20080012065A1 (en) * 2006-07-11 2008-01-17 Sandisk Corporation Bandgap engineered charge storage layer for 3D TFT
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
JP2008028257A (ja) * 2006-07-24 2008-02-07 Toshiba Corp 半導体装置及びその製造方法
US20080032464A1 (en) * 2006-08-02 2008-02-07 Spansion Llc Memory cell system with nitride charge isolation
US20080032475A1 (en) * 2006-08-02 2008-02-07 Spansion Llc Memory cell system with gradient charge isolation
US7619945B2 (en) * 2006-08-18 2009-11-17 Unity Semiconductor Corporation Memory power management
JP4250649B2 (ja) * 2006-09-26 2009-04-08 株式会社東芝 不揮発性半導体記憶素子及び不揮発性半導体記憶装置
US7598130B2 (en) * 2006-09-28 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing layout-dependent variations in semiconductor devices
JP5068053B2 (ja) * 2006-10-02 2012-11-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその動作方法
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
KR101131136B1 (ko) * 2006-10-19 2012-04-03 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자의 동작 방법
KR100881392B1 (ko) * 2006-10-31 2009-02-05 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
US20080111182A1 (en) * 2006-11-02 2008-05-15 Rustom Irani Forming buried contact etch stop layer (CESL) in semiconductor devices self-aligned to diffusion
US7994564B2 (en) * 2006-11-20 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cells formed in back-end-of line processes
US8077536B2 (en) 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8194451B2 (en) 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8514622B2 (en) * 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
KR100780249B1 (ko) * 2006-11-30 2007-11-27 동부일렉트로닉스 주식회사 플래시 메모리 소자
CN101192611A (zh) * 2006-12-01 2008-06-04 张国飙 混合层三维存储器
WO2008070814A2 (en) * 2006-12-06 2008-06-12 Fusion Multisystems, Inc. (Dba Fusion-Io) Apparatus, system, and method for a scalable, composite, reconfigurable backplane
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
US20080150011A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Integrated circuit system with memory system
KR100854861B1 (ko) * 2006-12-27 2008-08-28 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
JP2008166437A (ja) 2006-12-27 2008-07-17 Spansion Llc 半導体装置、その制御方法およびその製造方法
US20080157169A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Shield plates for reduced field coupling in nonvolatile memory
US20080160680A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Methods of fabricating shield plates for reduced field coupling in nonvolatile memory
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US7888200B2 (en) 2007-01-31 2011-02-15 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US7868388B2 (en) * 2007-01-31 2011-01-11 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
US7745265B2 (en) * 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US7851851B2 (en) * 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
TWI424536B (zh) * 2007-03-27 2014-01-21 Sandisk 3D Llc 三維反及型記憶體及其製作方法
US7575973B2 (en) * 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
WO2008118433A1 (en) * 2007-03-27 2008-10-02 Sandisk 3D Llc Three dimensional nand memory and method of making thereof
US7808038B2 (en) * 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
WO2008118435A1 (en) * 2007-03-27 2008-10-02 Sandisk 3D Llc Three dimensional nand memory and method of making thereof
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7714377B2 (en) * 2007-04-19 2010-05-11 Qimonda Ag Integrated circuits and methods of manufacturing thereof
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US7958390B2 (en) * 2007-05-15 2011-06-07 Sandisk Corporation Memory device for repairing a neighborhood of rows in a memory array using a patch table
US7966518B2 (en) * 2007-05-15 2011-06-21 Sandisk Corporation Method for repairing a neighborhood of rows in a memory array using a patch table
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
TW200849493A (en) * 2007-06-07 2008-12-16 Promos Technologies Inc Method for fabricating non-volatile memory
US8004013B2 (en) 2007-06-15 2011-08-23 Sandisk 3D Llc Polycrystalline thin film bipolar transistors
US7855119B2 (en) * 2007-06-15 2010-12-21 Sandisk 3D Llc Method for forming polycrystalline thin film bipolar transistors
US7790534B2 (en) * 2007-06-15 2010-09-07 Sandisk 3D Llc Method to form low-defect polycrystalline semiconductor material for use in a transistor
US20080315206A1 (en) * 2007-06-19 2008-12-25 Herner S Brad Highly Scalable Thin Film Transistor
US7537968B2 (en) * 2007-06-19 2009-05-26 Sandisk 3D Llc Junction diode with reduced reverse current
KR100950470B1 (ko) * 2007-06-22 2010-03-31 주식회사 하이닉스반도체 반도체 메모리소자의 스토리지전극 형성방법
US8072791B2 (en) * 2007-06-25 2011-12-06 Sandisk 3D Llc Method of making nonvolatile memory device containing carbon or nitrogen doped diode
US7830697B2 (en) * 2007-06-25 2010-11-09 Sandisk 3D Llc High forward current diodes for reverse write 3D cell
US8102694B2 (en) * 2007-06-25 2012-01-24 Sandisk 3D Llc Nonvolatile memory device containing carbon or nitrogen doped diode
US7684226B2 (en) * 2007-06-25 2010-03-23 Sandisk 3D Llc Method of making high forward current diodes for reverse write 3D cell
US7718546B2 (en) * 2007-06-27 2010-05-18 Sandisk 3D Llc Method for fabricating a 3-D integrated circuit using a hard mask of silicon-oxynitride on amorphous carbon
US7701746B2 (en) * 2007-06-28 2010-04-20 Sandisk 3D, Llc Method of making memory cell with voltage modulated sidewall poly resistor
US20090003083A1 (en) * 2007-06-28 2009-01-01 Sandisk 3D Llc Memory cell with voltage modulated sidewall poly resistor
US7800939B2 (en) * 2007-06-29 2010-09-21 Sandisk 3D Llc Method of making 3D R/W cell with reduced reverse leakage
US7759666B2 (en) * 2007-06-29 2010-07-20 Sandisk 3D Llc 3D R/W cell with reduced reverse leakage
US7749838B2 (en) * 2007-07-06 2010-07-06 Macronix International Co., Ltd. Fabricating method of non-volatile memory cell
US8247861B2 (en) * 2007-07-18 2012-08-21 Infineon Technologies Ag Semiconductor device and method of making same
US8679977B2 (en) * 2007-07-25 2014-03-25 Micron Technology, Inc. Method and apparatus providing multi-planed array memory device
US7737488B2 (en) 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
TW200908102A (en) * 2007-08-09 2009-02-16 Ind Tech Res Inst Laser crystallization process and laser process
US8349663B2 (en) * 2007-09-28 2013-01-08 Sandisk 3D Llc Vertical diode based memory cells having a lowered programming voltage and methods of forming the same
US7846782B2 (en) 2007-09-28 2010-12-07 Sandisk 3D Llc Diode array and method of making thereof
US8298931B2 (en) * 2007-09-28 2012-10-30 Sandisk 3D Llc Dual damascene with amorphous carbon for 3D deep via/trench application
US7884475B2 (en) * 2007-10-16 2011-02-08 International Business Machines Corporation Conductor structure including manganese oxide capping layer
US8059459B2 (en) 2007-10-24 2011-11-15 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality and method of operating
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8679861B2 (en) * 2007-11-29 2014-03-25 International Business Machines Corporation Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip
US8130548B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US20090144678A1 (en) * 2007-11-30 2009-06-04 International Business Machines Corporation Method and on-chip control apparatus for enhancing process reliability and process variability through 3d integration
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US7746680B2 (en) 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
US7764534B2 (en) 2007-12-28 2010-07-27 Sandisk 3D Llc Two terminal nonvolatile memory using gate controlled diode elements
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
US7843730B2 (en) 2008-01-16 2010-11-30 Freescale Semiconductor, Inc. Non-volatile memory with reduced charge fluence
CN101236780B (zh) * 2008-02-26 2012-07-04 中国科学院上海微系统与信息技术研究所 三维立体结构相变存储器芯片的电路及实现方法
US7906818B2 (en) * 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP4649487B2 (ja) * 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8674434B2 (en) 2008-03-24 2014-03-18 Micron Technology, Inc. Impact ionization devices
KR101477690B1 (ko) 2008-04-03 2014-12-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US7804119B2 (en) * 2008-04-08 2010-09-28 International Business Machines Corporation Device structures with a hyper-abrupt P-N junction, methods of forming a hyper-abrupt P-N junction, and design structures for an integrated circuit
US7830698B2 (en) * 2008-04-11 2010-11-09 Sandisk 3D Llc Multilevel nonvolatile memory device containing a carbon storage material and methods of making and using same
US7812335B2 (en) * 2008-04-11 2010-10-12 Sandisk 3D Llc Sidewall structured switchable resistor cell
US7923328B2 (en) * 2008-04-15 2011-04-12 Freescale Semiconductor, Inc. Split gate non-volatile memory cell with improved endurance and method therefor
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US8450835B2 (en) * 2008-04-29 2013-05-28 Sandisk 3D Llc Reverse leakage reduction and vertical height shrinking of diode with halo doping
JP5419384B2 (ja) * 2008-05-20 2014-02-19 東京エレクトロン株式会社 真空処理装置
JP5191803B2 (ja) * 2008-05-29 2013-05-08 株式会社東芝 不揮発性記憶装置の製造方法
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7915667B2 (en) * 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
US8581342B2 (en) * 2008-06-20 2013-11-12 Infineon Technologies Austria Ag Semiconductor device with field electrode and method
WO2010005380A1 (en) * 2008-07-09 2010-01-14 Qunano Ab Nanostructured memory device
US7825479B2 (en) 2008-08-06 2010-11-02 International Business Machines Corporation Electrical antifuse having a multi-thickness dielectric layer
ATE544155T1 (de) * 2008-08-07 2012-02-15 Sony Corp Elektronische vorrichtung für eine rekonfigurierbare logikschaltung
US7995384B2 (en) 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
USRE47381E1 (en) 2008-09-03 2019-05-07 Zeno Semiconductor, Inc. Forming semiconductor cells with regions of varying conductivity
JP5454945B2 (ja) * 2008-09-05 2014-03-26 株式会社東芝 記憶装置
KR20100032211A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US8633074B2 (en) * 2008-09-17 2014-01-21 Spansion Llc Electrically programmable and erasable memory device and method of fabrication thereof
KR101502584B1 (ko) * 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
US9030867B2 (en) 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US8173505B2 (en) * 2008-10-20 2012-05-08 Freescale Semiconductor, Inc. Method of making a split gate memory cell
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
KR20100071211A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법
US8093661B2 (en) * 2009-01-07 2012-01-10 Macronix International Co., Ltd. Integrated circuit device with single crystal silicon on silicide and manufacturing method
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
KR20100099912A (ko) * 2009-03-04 2010-09-15 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP4829320B2 (ja) * 2009-03-17 2011-12-07 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US8076717B2 (en) * 2009-05-20 2011-12-13 Micron Technology, Inc. Vertically-oriented semiconductor selection device for cross-point array memory
US8350316B2 (en) * 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US7968876B2 (en) * 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8168538B2 (en) * 2009-05-26 2012-05-01 Macronix International Co., Ltd. Buried silicide structure and method for making
US8138541B2 (en) * 2009-07-02 2012-03-20 Micron Technology, Inc. Memory cells
US20110002169A1 (en) 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US8208285B2 (en) 2009-07-13 2012-06-26 Seagate Technology Llc Vertical non-volatile switch with punchthrough access and method of fabrication therefor
US7993989B2 (en) * 2009-08-13 2011-08-09 International Business Machines Corporation Vertical spacer forming and related transistor
US8207064B2 (en) 2009-09-17 2012-06-26 Sandisk 3D Llc 3D polysilicon diode with low contact resistance and method for forming same
US8164146B2 (en) * 2009-09-23 2012-04-24 Macronix International Co., Ltd. Substrate symmetrical silicide source/drain surrounding gate transistor
US8383512B2 (en) 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
US8154128B2 (en) * 2009-10-14 2012-04-10 Macronix International Co., Ltd. 3D integrated circuit layer interconnect
CN102044569B (zh) * 2009-10-23 2013-09-11 中芯国际集成电路制造(上海)有限公司 电容器及其制造方法
US8158967B2 (en) 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
US8148222B2 (en) * 2009-12-10 2012-04-03 Micron Technology, Inc. Cross-point diode arrays and methods of manufacturing cross-point diode arrays
US7985649B1 (en) * 2010-01-07 2011-07-26 Freescale Semiconductor, Inc. Method of making a semiconductor structure useful in making a split gate non-volatile memory cell
US8299519B2 (en) * 2010-01-11 2012-10-30 International Business Machines Corporation Read transistor for single poly non-volatile memory using body contacted SOI device
US20110186799A1 (en) * 2010-02-04 2011-08-04 Sandisk 3D Llc Non-volatile memory cell containing nanodots and method of making thereof
CN107293322B (zh) 2010-02-07 2021-09-21 芝诺半导体有限公司 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
US9608119B2 (en) * 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
KR20130007609A (ko) 2010-03-15 2013-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 장치를 제공하기 위한 기술들
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8355281B2 (en) * 2010-04-20 2013-01-15 Micron Technology, Inc. Flash memory having multi-level architecture
WO2011152254A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101894897B1 (ko) * 2010-06-04 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9012307B2 (en) 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
WO2011156787A2 (en) 2010-06-11 2011-12-15 Crossbar, Inc. Pillar structure for memory device and method
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
EP2589070B1 (en) 2010-06-30 2019-11-27 SanDisk Technologies LLC Ultrahigh density vertical nand memory device and method of making thereof
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US8890233B2 (en) 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8557650B2 (en) 2010-08-31 2013-10-15 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) using a dummy gate stack
US8202778B2 (en) * 2010-08-31 2012-06-19 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with simultaneous etch in non-NVM area
US8659944B2 (en) 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
JP5075959B2 (ja) * 2010-09-14 2012-11-21 株式会社東芝 抵抗変化メモリ
US8883589B2 (en) 2010-09-28 2014-11-11 Sandisk 3D Llc Counter doping compensation methods to improve diode performance
US8391049B2 (en) * 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
KR101736235B1 (ko) * 2010-10-08 2017-05-17 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
KR101723864B1 (ko) * 2010-10-08 2017-04-07 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
US11600667B1 (en) * 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US9490261B2 (en) * 2010-10-21 2016-11-08 Cypress Semiconductor Ltd. Minimizing disturbs in dense non volatile memory arrays
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
US8329567B2 (en) 2010-11-03 2012-12-11 Micron Technology, Inc. Methods of forming doped regions in semiconductor substrates
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8351243B2 (en) 2010-11-16 2013-01-08 Sandisk 3D Llc Transistor driven 3D memory
US11482439B2 (en) * 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US20220208594A1 (en) * 2010-11-18 2022-06-30 Monolithic 3D Inc. Various 3d semiconductor devices and structures with memory cells
KR20120069034A (ko) * 2010-12-20 2012-06-28 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
KR20120077505A (ko) * 2010-12-30 2012-07-10 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조 방법
KR101172272B1 (ko) * 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US8630114B2 (en) * 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
US8598032B2 (en) * 2011-01-19 2013-12-03 Macronix International Co., Ltd Reduced number of masks for IC device with stacked contact levels
TWI447851B (zh) * 2011-01-19 2014-08-01 Macronix Int Co Ltd 多層連線結構及製造方法
US8486791B2 (en) 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8642452B2 (en) 2011-01-24 2014-02-04 International Business Machines Corporation Semiconductor-on-insulator device with asymmetric structure
US9431400B2 (en) * 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8450175B2 (en) * 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
KR101187641B1 (ko) * 2011-03-04 2012-10-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 제조 방법, 및 그 동작 방법
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
WO2012121265A1 (en) * 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
US8836137B2 (en) 2012-04-19 2014-09-16 Macronix International Co., Ltd. Method for creating a 3D stacked multichip module
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US8963231B2 (en) 2011-03-29 2015-02-24 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
JP2012234980A (ja) * 2011-05-02 2012-11-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8415721B2 (en) * 2011-05-23 2013-04-09 Flashsilicon Incorporation Field side sub-bitline nor flash array and method of fabricating the same
JP2012244180A (ja) 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
US8569831B2 (en) 2011-05-27 2013-10-29 Micron Technology, Inc. Integrated circuit arrays and semiconductor constructions
JP5816570B2 (ja) 2011-05-27 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US9437555B2 (en) * 2011-06-07 2016-09-06 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
WO2013015776A1 (en) 2011-07-22 2013-01-31 Crossbar, Inc. Seed layer for a p + silicon germanium material for a non-volatile memory device and method
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8802525B2 (en) 2011-08-08 2014-08-12 Micron Technology, Inc. Methods of forming charge storage structures including etching diffused regions to form recesses
US8767482B2 (en) * 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US9177872B2 (en) * 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
US8664076B2 (en) * 2011-09-21 2014-03-04 Texas Instruments Incorporated Method of forming a robust, modular MIS (metal-insulator-semiconductor) capacitor with improved capacitance density
US8541882B2 (en) 2011-09-22 2013-09-24 Macronix International Co. Ltd. Stacked IC device with recessed conductive layers adjacent to interlevel conductors
US8574992B2 (en) 2011-09-22 2013-11-05 Macronix International Co., Ltd. Contact architecture for 3D memory array
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
KR102151585B1 (ko) * 2011-11-04 2020-09-03 인텔 코포레이션 자기 정렬 캡의 형성 방법 및 장치
US9082656B2 (en) 2011-11-11 2015-07-14 Macronix International Co., Ltd. NAND flash with non-trapping switch transistors
KR101298327B1 (ko) * 2011-12-09 2013-08-20 제주대학교 산학협력단 광 저장 장치 및 방법
US8748258B2 (en) 2011-12-12 2014-06-10 International Business Machines Corporation Method and structure for forming on-chip high quality capacitors with ETSOI transistors
US8709890B2 (en) 2011-12-12 2014-04-29 International Business Machines Corporation Method and structure for forming ETSOI capacitors, diodes, resistors and back gate contacts
US8570806B2 (en) 2011-12-13 2013-10-29 Macronix International Co., Ltd. Z-direction decoding for three dimensional memory array
US9035275B2 (en) 2011-12-19 2015-05-19 Macronix International Co., Ltd. Three dimensional memory array adjacent to trench sidewalls
KR20130070150A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
KR20130075348A (ko) 2011-12-27 2013-07-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
US8587998B2 (en) 2012-01-06 2013-11-19 Macronix International Co., Ltd. 3D memory array with read bit line shielding
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
KR20130103942A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
CN102637641B (zh) * 2012-03-20 2015-05-20 华中科技大学 一种相变随机存储器阵列与外围电路芯片的集成方法
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
TWI676265B (zh) * 2012-03-31 2019-11-01 愛爾蘭商經度閃存解決方案有限公司 具有高介電常數阻擋區域之非揮發性電荷擷取記憶體裝置
KR20130113212A (ko) * 2012-04-05 2013-10-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US8592889B1 (en) * 2012-05-21 2013-11-26 United Microelectronics Corp. Memory structure
US8975705B2 (en) * 2012-05-21 2015-03-10 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US9331273B2 (en) * 2012-05-24 2016-05-03 SK Hynix Inc. Memory cell array and variable resistive memory device including the same
KR101430415B1 (ko) * 2012-06-09 2014-08-14 서울대학교산학협력단 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US8822288B2 (en) 2012-07-02 2014-09-02 Sandisk Technologies Inc. NAND memory device containing nanodots and method of making thereof
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
FR2993389B1 (fr) * 2012-07-10 2015-02-27 Soitec Silicon On Insulator Antifusible
US8633099B1 (en) 2012-07-19 2014-01-21 Macronix International Co., Ltd. Method for forming interlayer connectors in a three-dimensional stacked IC device
US8896096B2 (en) 2012-07-19 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
US8927957B2 (en) 2012-08-09 2015-01-06 Macronix International Co., Ltd. Sidewall diode driving device and memory using same
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8614126B1 (en) 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
US9006060B2 (en) 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US8736069B2 (en) 2012-08-23 2014-05-27 Macronix International Co., Ltd. Multi-level vertical plug formation with stop layers of increasing thicknesses
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
JP2014049745A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 半導体記憶装置、及びその製造方法
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
US8897073B2 (en) * 2012-09-14 2014-11-25 Freescale Semiconductor, Inc. NVM with charge pump and method therefor
US9012318B2 (en) 2012-09-21 2015-04-21 Micron Technology, Inc. Etching polysilicon
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
KR20200011610A (ko) 2012-11-08 2020-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 막 및 금속 산화물 막의 형성 방법
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9196315B2 (en) 2012-11-19 2015-11-24 Macronix International Co., Ltd. Three dimensional gate structures with horizontal extensions
US8823075B2 (en) 2012-11-30 2014-09-02 Sandisk Technologies Inc. Select gate formation for nanodot flat cell
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9171636B2 (en) 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US8987914B2 (en) 2013-02-07 2015-03-24 Macronix International Co., Ltd. Conductor structure and method
JP2014165457A (ja) * 2013-02-27 2014-09-08 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US8987802B2 (en) 2013-02-28 2015-03-24 Sandisk Technologies Inc. Method for using nanoparticles to make uniform discrete floating gate layer
US9112047B2 (en) 2013-02-28 2015-08-18 Freescale Semiconductor, Inc. Split gate non-volatile memory (NVM) cell and method therefor
JP2014175348A (ja) 2013-03-06 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9331181B2 (en) 2013-03-11 2016-05-03 Sandisk Technologies Inc. Nanodot enhanced hybrid floating gate for non-volatile memory devices
US8930866B2 (en) * 2013-03-11 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of converting between non-volatile memory technologies and system for implementing the method
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9449982B2 (en) 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US8933457B2 (en) * 2013-03-13 2015-01-13 Macronix International Co., Ltd. 3D memory array including crystallized channels
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US8901529B2 (en) * 2013-03-15 2014-12-02 International Business Machines Corporation Memory array with self-aligned epitaxially grown memory elements and annular FET
US9111853B2 (en) 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US9093480B2 (en) 2013-04-01 2015-07-28 Sandisk Technologies Inc. Spacer passivation for high aspect ratio etching of multilayer stacks for three dimensional NAND device
US9099496B2 (en) 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
KR102002942B1 (ko) * 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9177808B2 (en) 2013-05-21 2015-11-03 Sandisk Technologies Inc. Memory device with control gate oxygen diffusion control and method of making thereof
KR102109462B1 (ko) * 2013-06-13 2020-05-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US8969153B2 (en) 2013-07-01 2015-03-03 Sandisk Technologies Inc. NAND string containing self-aligned control gate sidewall cladding
GB2515750B (en) * 2013-07-01 2017-11-15 Flexenable Ltd Supressing Leakage Currents in a Multi - TFT Device
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
US9252151B2 (en) 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
US9076535B2 (en) 2013-07-08 2015-07-07 Macronix International Co., Ltd. Array arrangement including carrier source
US9117526B2 (en) 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
KR20150020847A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법
US9214234B2 (en) * 2013-09-05 2015-12-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US8987089B1 (en) 2013-09-17 2015-03-24 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9460931B2 (en) 2013-09-17 2016-10-04 Sandisk Technologies Llc High aspect ratio memory hole channel contact formation
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9202785B2 (en) * 2013-11-08 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit capacitor having vias
CN104638029A (zh) * 2013-11-13 2015-05-20 上海华虹宏力半导体制造有限公司 电容及其制造方法
US9685958B2 (en) * 2013-11-14 2017-06-20 Case Western Reserve University Defense against counterfeiting using antifuses
US9025386B1 (en) * 2013-11-20 2015-05-05 International Business Machines Corporation Embedded charge trap multi-time-programmable-read-only-memory for high performance logic technology
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor
KR20150076764A (ko) * 2013-12-27 2015-07-07 에스케이하이닉스 주식회사 반도체 장치
US9023701B1 (en) * 2013-12-31 2015-05-05 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
US9230905B2 (en) 2014-01-08 2016-01-05 Sandisk 3D Llc Trench multilevel contact to a 3D memory array and method of making thereof
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
WO2015116118A1 (en) * 2014-01-30 2015-08-06 Hewlett-Packard Development Company, L.P. Charge trapping memristor
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
KR102154093B1 (ko) * 2014-02-14 2020-09-10 삼성전자주식회사 3차원 반도체 소자
KR102225989B1 (ko) * 2014-03-04 2021-03-10 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
US20150255510A1 (en) 2014-03-06 2015-09-10 Kabushiki Kaisha Toshiba Semiconductor device
US9343507B2 (en) 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US9331088B2 (en) 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
JP2015195262A (ja) * 2014-03-31 2015-11-05 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR102188538B1 (ko) 2014-04-21 2020-12-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9887939B2 (en) 2015-03-11 2018-02-06 International Business Machines Corporation Transmitting multi-destination packets in overlay networks
US10062426B2 (en) 2014-04-24 2018-08-28 Micron Technology, Inc. Field effect transistor constructions with gate insulator having local regions radially there-through that have different capacitance at different circumferential locations relative to a channel core periphery
US9552991B2 (en) 2014-04-30 2017-01-24 Sandisk Technologies Llc Trench vertical NAND and method of making thereof
US9331094B2 (en) 2014-04-30 2016-05-03 Sandisk Technologies Inc. Method of selective filling of memory openings
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9196628B1 (en) 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
US9548313B2 (en) 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US9721964B2 (en) 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
US9553146B2 (en) 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US9524779B2 (en) 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
US9379124B2 (en) 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
US9768270B2 (en) 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9305932B2 (en) 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
US9397107B2 (en) 2014-06-30 2016-07-19 Sandisk Technologies Llc Methods of making three dimensional NAND devices
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
US9373409B2 (en) 2014-07-08 2016-06-21 Macronix International Co., Ltd. Systems and methods for reduced program disturb for 3D NAND flash
US9484086B2 (en) 2014-07-10 2016-11-01 Sandisk Technologies Llc Determination of word line to local source line shorts
US9514835B2 (en) * 2014-07-10 2016-12-06 Sandisk Technologies Llc Determination of word line to word line shorts between adjacent blocks
US9443612B2 (en) 2014-07-10 2016-09-13 Sandisk Technologies Llc Determination of bit line to low voltage signal shorts
US9425046B1 (en) * 2014-07-18 2016-08-23 Crossbar, Inc. Method for surface roughness reduction after silicon germanium thin film deposition
US9570460B2 (en) 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9356031B2 (en) 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9281065B2 (en) * 2014-08-11 2016-03-08 Empire Technology Development Llc Low-power nonvolatile memory cells with select gates
US9136130B1 (en) 2014-08-11 2015-09-15 Sandisk Technologies Inc. Three dimensional NAND string with discrete charge trap segments
US9640270B2 (en) * 2014-08-12 2017-05-02 Sandisk Technologies Llc System and method of using multiple read operations
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9583539B2 (en) 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US9230983B1 (en) 2014-08-20 2016-01-05 Sandisk Technologies Inc. Metal word lines for three dimensional memory devices
US9601502B2 (en) 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9230974B1 (en) 2014-08-26 2016-01-05 Sandisk Technologies Inc. Methods of selective removal of blocking dielectric in NAND memory strings
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9666594B2 (en) 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US9620514B2 (en) 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9666590B2 (en) 2014-09-24 2017-05-30 Sandisk Technologies Llc High stack 3D memory and method of making
US9515085B2 (en) 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
TWI555120B (zh) * 2014-10-14 2016-10-21 力晶科技股份有限公司 半導體元件及其製作方法
US9305934B1 (en) 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9449981B2 (en) 2014-10-21 2016-09-20 Sandisk Technologies Llc Three dimensional NAND string memory devices and methods of fabrication thereof
US9934872B2 (en) 2014-10-30 2018-04-03 Sandisk Technologies Llc Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
US9230979B1 (en) 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9449980B2 (en) 2014-10-31 2016-09-20 Sandisk Technologies Llc Band gap tailoring for a tunneling dielectric for a three-dimensional memory structure
US9305849B1 (en) 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
US9236396B1 (en) 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
US9698152B2 (en) 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9947682B2 (en) * 2014-11-18 2018-04-17 Sandisk Technologies Llc Three dimensional non-volatile memory with separate source lines
US9496419B2 (en) 2014-11-25 2016-11-15 Sandisk Technologies Llc Ruthenium nucleation layer for control gate electrodes in a memory structure
US9570455B2 (en) 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
US9698223B2 (en) 2014-11-25 2017-07-04 Sandisk Technologies Llc Memory device containing stress-tunable control gate electrodes
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9793288B2 (en) 2014-12-04 2017-10-17 Sandisk Technologies Llc Methods of fabricating memory device with spaced-apart semiconductor charge storage regions
US9754956B2 (en) 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
CN107112049A (zh) 2014-12-23 2017-08-29 3B技术公司 采用薄膜晶体管的三维集成电路
US9224502B1 (en) * 2015-01-14 2015-12-29 Sandisk Technologies Inc. Techniques for detection and treating memory hole to local interconnect marginality defects
US9984963B2 (en) 2015-02-04 2018-05-29 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9780182B2 (en) 2015-02-04 2017-10-03 Sandisk Technologies Llc Molybdenum-containing conductive layers for control gate electrodes in a memory structure
US10741572B2 (en) 2015-02-04 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US9356034B1 (en) 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
US9419058B1 (en) 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
US9842847B2 (en) 2015-02-11 2017-12-12 Micron Technology, Inc. Drain select gate formation methods and apparatus
US9484296B2 (en) 2015-02-12 2016-11-01 Sandisk Technologies Llc Self-aligned integrated line and via structure for a three-dimensional semiconductor device
US9583615B2 (en) 2015-02-17 2017-02-28 Sandisk Technologies Llc Vertical transistor and local interconnect structure
US9698202B2 (en) 2015-03-02 2017-07-04 Sandisk Technologies Llc Parallel bit line three-dimensional resistive random access memory
US9870945B2 (en) 2015-03-10 2018-01-16 Sandisk Technologies Llc Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
US9530788B2 (en) 2015-03-17 2016-12-27 Sandisk Technologies Llc Metallic etch stop layer in a three-dimensional memory structure
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
KR20230065374A (ko) 2015-04-29 2023-05-11 제노 세미컨덕터, 인크. 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀
US10553683B2 (en) 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
US9397046B1 (en) 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9478259B1 (en) 2015-05-05 2016-10-25 Macronix International Co., Ltd. 3D voltage switching transistors for 3D vertical gate memory array
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9666281B2 (en) 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
JP6773453B2 (ja) 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9859422B2 (en) 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9443861B1 (en) 2015-05-28 2016-09-13 Sandisk Technologies Llc Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102408898B1 (ko) * 2015-06-19 2022-06-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US9419012B1 (en) 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation
US9356043B1 (en) 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
US10622368B2 (en) 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
US9613977B2 (en) 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
US9530785B1 (en) 2015-07-21 2016-12-27 Sandisk Technologies Llc Three-dimensional memory devices having a single layer channel and methods of making thereof
US9627399B2 (en) 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9543318B1 (en) 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
US9576966B1 (en) 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
CN108401468A (zh) * 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
KR102424964B1 (ko) * 2015-09-23 2022-07-25 삼성전자주식회사 반도체 소자 및 그 제조방법
US9842907B2 (en) 2015-09-29 2017-12-12 Sandisk Technologies Llc Memory device containing cobalt silicide control gate electrodes and method of making thereof
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9780108B2 (en) 2015-10-19 2017-10-03 Sandisk Technologies Llc Ultrathin semiconductor channel three-dimensional memory devices
US9876025B2 (en) 2015-10-19 2018-01-23 Sandisk Technologies Llc Methods for manufacturing ultrathin semiconductor channel three-dimensional memory devices
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9704920B2 (en) * 2015-10-27 2017-07-11 Sandisk Technologies Llc Resistive random access memory containing a steering element and a tunneling dielectric element
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9793139B2 (en) 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
US9899399B2 (en) 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9837431B2 (en) 2015-11-20 2017-12-05 Sandisk Technologies Llc 3D semicircular vertical NAND string with recessed inactive semiconductor channel sections
CN108140643B (zh) * 2015-11-20 2022-03-15 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9935124B2 (en) 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
US9530790B1 (en) 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9589839B1 (en) 2016-02-01 2017-03-07 Sandisk Technologies Llc Method of reducing control gate electrode curvature in three-dimensional memory devices
US9754820B2 (en) 2016-02-01 2017-09-05 Sandisk Technologies Llc Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
CN108540126A (zh) * 2017-03-03 2018-09-14 成都海存艾匹科技有限公司 基于三维可写存储器的可编程门阵列
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US10056265B2 (en) * 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
US9859338B2 (en) * 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory
US10224104B2 (en) 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10355015B2 (en) 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US9711530B1 (en) 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
CN110021622A (zh) * 2018-01-10 2019-07-16 厦门海存艾匹科技有限公司 地址线含有不同金属材料的三维纵向多次编程存储器
US9728547B1 (en) 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof
US9985046B2 (en) 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10121794B2 (en) 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
KR102106664B1 (ko) * 2016-06-22 2020-05-06 매그나칩 반도체 유한회사 Otp 셀 및 이를 이용한 otp 메모리 어레이
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US9978768B2 (en) 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
US9659866B1 (en) 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance
US10529620B2 (en) 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US10381372B2 (en) 2016-07-13 2019-08-13 Sandisk Technologies Llc Selective tungsten growth for word lines of a three-dimensional memory device
US9748266B1 (en) 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
US9824966B1 (en) 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9805805B1 (en) 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US9911754B1 (en) * 2016-10-07 2018-03-06 Macronix International Co., Ltd. 3D memory structure
US9806256B1 (en) 2016-10-21 2017-10-31 Sandisk Technologies Llc Resistive memory device having sidewall spacer electrode and method of making thereof
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9929174B1 (en) 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
DE102016222213A1 (de) * 2016-11-11 2018-05-17 Robert Bosch Gmbh MOS-Bauelement, elektrische Schaltung sowie Batterieeinheit für ein Kraftfahrzeug
US9991277B1 (en) 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US10853244B2 (en) 2016-12-07 2020-12-01 Sandisk Technologies Llc Randomly writable memory device and method of operating thereof
US9899410B1 (en) * 2016-12-13 2018-02-20 Sandisk Technologies Llc Charge storage region in non-volatile memory
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10032908B1 (en) 2017-01-06 2018-07-24 Sandisk Technologies Llc Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof
US10115735B2 (en) 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
JP2018157114A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
FR3064399B1 (fr) * 2017-03-22 2019-05-03 Stmicroelectronics (Crolles 2) Sas Transistor quantique vertical
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
JP6876500B2 (ja) * 2017-04-19 2021-05-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10157833B1 (en) 2017-05-23 2018-12-18 Globalfoundries Inc. Via and skip via structures
US10411695B2 (en) * 2017-05-26 2019-09-10 Indian Institute Of Science Programmable tunnel thermionic mode transistor
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
CN111033625B (zh) 2017-06-20 2024-02-06 日升存储公司 三维nor存储器阵列架构及其制造方法
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
KR20190008676A (ko) * 2017-07-17 2019-01-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10964683B2 (en) * 2017-08-30 2021-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array circuit and method of manufacturing the same
US10332985B2 (en) * 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10522686B2 (en) * 2017-09-26 2019-12-31 International Business Machines Corporation Vertical thin film transistor
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10115459B1 (en) 2017-09-29 2018-10-30 Sandisk Technologies Llc Multiple liner interconnects for three dimensional memory devices and method of making thereof
US11239235B2 (en) 2017-10-20 2022-02-01 Chen-Chih WANG Transistor and logic gate
TWI707432B (zh) 2017-10-20 2020-10-11 王振志 電晶體、半導體元件及形成記憶體元件的方法
US10083877B1 (en) 2017-10-25 2018-09-25 Sandisk Technologies Llc Vertical field effect transistors including two-tier select gates and method of making the same
JP6956592B2 (ja) * 2017-10-31 2021-11-02 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
US10115897B1 (en) 2017-11-07 2018-10-30 Sandisk Technologies Llc Resistive memory cell containing a middle electrode and method of making the same
US10217746B1 (en) * 2017-11-30 2019-02-26 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and a support structure and methods of making the same
US10229931B1 (en) 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same
US11201163B2 (en) * 2017-12-30 2021-12-14 Haibing Peng High-density NOR-type flash memory
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US10199434B1 (en) 2018-02-05 2019-02-05 Sandisk Technologies Llc Three-dimensional cross rail phase change memory device and method of manufacturing the same
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
US10468596B2 (en) 2018-02-21 2019-11-05 Sandisk Technologies Llc Damascene process for forming three-dimensional cross rail phase change memory devices
US10615123B2 (en) 2018-03-14 2020-04-07 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
US10580976B2 (en) 2018-03-19 2020-03-03 Sandisk Technologies Llc Three-dimensional phase change memory device having a laterally constricted element and method of making the same
WO2019182261A1 (ko) * 2018-03-23 2019-09-26 홍잉 단결정립 나노와이어 제조 방법 및 이를 적용하는 반도체 소자의 제조 방법
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
KR102416099B1 (ko) * 2018-03-28 2022-07-01 에스케이하이닉스 주식회사 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법
KR102592882B1 (ko) 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102588311B1 (ko) 2018-04-03 2023-10-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10756186B2 (en) 2018-04-12 2020-08-25 Sandisk Technologies Llc Three-dimensional memory device including germanium-containing vertical channels and method of making the same
DE102018109013A1 (de) * 2018-04-17 2019-10-17 Infineon Technologies Ag Formmasse und halbleiter-package mit formmasse
TWI821065B (zh) 2018-04-18 2023-11-01 美商季諾半導體股份有限公司 包括電性浮體電晶體的記憶裝置
US10700069B2 (en) 2018-04-19 2020-06-30 Tc Lab, Inc. Multi-layer thyristor random access memory with silicon-germanium bases
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10593692B2 (en) 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
US10950786B2 (en) 2018-05-17 2021-03-16 Macronix International Co., Ltd. Layer cost scalable 3D phase change cross-point memory
US10756097B2 (en) 2018-06-29 2020-08-25 International Business Machines Corporation Stacked vertical transistor-based mask-programmable ROM
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
US11069696B2 (en) * 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
WO2020014655A1 (en) 2018-07-12 2020-01-16 Sunrise Memory Corporation Fabrication method for a 3-dimensional nor memory array
JP6789576B2 (ja) * 2018-08-02 2020-11-25 株式会社フローディア 積和演算装置
US10615225B2 (en) * 2018-08-22 2020-04-07 International Business Machines Corporation Multilayer back end of line (BEOL)-stackable cross-point memory array with complementary pass transistor selectors
JP7402401B2 (ja) * 2018-09-05 2023-12-21 東京エレクトロン株式会社 モノリシック集積型３次元ｃｍｏｓロジック及びメモリを製造するためのアーキテクチャ設計及びプロセス
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
KR102059896B1 (ko) * 2018-10-24 2019-12-27 가천대학교 산학협력단 양자우물 구조를 갖는 1t 디램 셀 소자
US10868025B2 (en) 2018-11-26 2020-12-15 Sandisk Technologies Llc Three-dimensional memory device including replacement crystalline channels and methods of making the same
EP3891780A4 (en) 2018-12-07 2022-12-21 Sunrise Memory Corporation METHODS OF FORMING NETWORKS OF MULTILAYER VERTICAL NOR TYPE MEMORY CHAINS
US10797060B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
EP3711091A4 (en) 2018-12-17 2021-11-24 SanDisk Technologies LLC THREE-DIMENSIONAL STORAGE DEVICE WITH TENSIONED VERTICAL SEMICONDUCTOR CHANNELS AND PROCESS FOR THEIR PRODUCTION
US10797061B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
KR20200078048A (ko) * 2018-12-21 2020-07-01 에스케이하이닉스 주식회사 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
US10985172B2 (en) 2019-01-18 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device with mobility-enhanced vertical channels and methods of forming the same
CN109817624B (zh) * 2019-01-22 2020-09-25 上海华虹宏力半导体制造有限公司 存储器及其操作方法
US11670620B2 (en) 2019-01-30 2023-06-06 Sunrise Memory Corporation Device with embedded high-bandwidth, high-capacity memory using wafer bonding
US11610914B2 (en) 2019-02-11 2023-03-21 Sunrise Memory Corporation Vertical thin-film transistor and application as bit-line connector for 3-dimensional memory arrays
JP2022519537A (ja) 2019-02-11 2022-03-24 サンライズ メモリー コーポレイション 垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11398451B2 (en) * 2019-03-01 2022-07-26 Sandisk Technologies Llc Methods for reusing substrates during manufacture of a bonded assembly including a logic die and a memory die
US11424231B2 (en) * 2019-03-01 2022-08-23 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US10790300B2 (en) * 2019-03-01 2020-09-29 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US11239253B2 (en) * 2019-03-01 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US10950545B2 (en) 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US11101290B2 (en) * 2019-04-29 2021-08-24 International Business Machines Corporation Cross-point multilayer stackable ferroelectric field-effect transistor random access memory
TWI743784B (zh) 2019-05-17 2021-10-21 美商森恩萊斯記憶體公司 形成三維水平ｎｏｒ記憶陣列之製程
CN110476209B (zh) 2019-06-28 2020-11-17 长江存储科技有限责任公司 三维存储器件中的存储器内计算
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
US10950626B2 (en) * 2019-08-13 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US11018153B2 (en) 2019-08-13 2021-05-25 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
CN112885830B (zh) * 2019-11-29 2023-05-26 芯恩（青岛）集成电路有限公司 堆叠神经元器件结构及其制作方法
US11251199B2 (en) 2019-12-09 2022-02-15 Sandisk Technologies Llc Three-dimensional NOR array including active region pillars and method of making the same
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
CN111146203A (zh) * 2019-12-27 2020-05-12 上海华力微电子有限公司 3d nor闪存的制作方法及其的存储单元结构
US11114534B2 (en) 2019-12-27 2021-09-07 Sandisk Technologies Llc Three-dimensional nor array including vertical word lines and discrete channels and methods of making the same
US11164890B2 (en) 2020-01-09 2021-11-02 Sandisk Technologies Llc Cross-point array of ferroelectric field effect transistors and method of making the same
KR20210095266A (ko) * 2020-01-22 2021-08-02 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치
CN115413367A (zh) 2020-02-07 2022-11-29 日升存储公司 具有低有效延迟的高容量存储器电路
WO2021173572A1 (en) 2020-02-24 2021-09-02 Sunrise Memory Corporation Channel controller for shared memory access
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
US11502128B2 (en) 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11521984B2 (en) 2020-06-24 2022-12-06 Sandisk Technologies Llc Three-dimensional memory device containing low resistance source-level contact and method of making thereof
US11069410B1 (en) 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same
US11545500B2 (en) * 2020-08-12 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11296113B2 (en) 2020-08-31 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11569215B2 (en) 2020-08-31 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
WO2022047067A1 (en) 2020-08-31 2022-03-03 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array or nor memory strings and process for fabricating the same
US11646372B2 (en) 2020-09-19 2023-05-09 International Business Machines Corporation Vertical transistor floating body one transistor DRAM memory cell
US11482539B2 (en) 2020-10-28 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including metal silicide source regions and methods for forming the same
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors
JP2022108157A (ja) * 2021-01-12 2022-07-25 キオクシア株式会社 半導体装置
US11515250B2 (en) 2021-02-03 2022-11-29 Sandisk Technologies Llc Three dimensional semiconductor device containing composite contact via structures and methods of making the same
US11468920B2 (en) 2021-02-05 2022-10-11 Winbond Electronics Corp. Semiconductor connection structure and method for manufacturing the same
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US20220262809A1 (en) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array and methods of forming same
US11882702B2 (en) 2021-02-16 2024-01-23 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same
US11626415B2 (en) 2021-02-16 2023-04-11 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same
CN112786614B (zh) * 2021-03-22 2022-04-29 长江存储科技有限责任公司 制备三维存储器的方法
US11482490B1 (en) * 2021-04-12 2022-10-25 Nanya Technology Corporation Semiconductor device with branch type programmable structure and method for fabricating the same
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
CN113764531B (zh) * 2021-08-31 2023-10-20 沈阳工业大学 源漏辅助可编程单栅肖特基势垒晶体管及制造方法
CN113725301A (zh) * 2021-08-31 2021-11-30 上海积塔半导体有限公司 垂直型存储器件及其制备方法
KR102596333B1 (ko) * 2021-11-16 2023-10-31 재단법인대구경북과학기술원 모놀리식 3차원 집적 구조, 및 이의 제조 방법
CN116456718A (zh) * 2022-01-07 2023-07-18 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612559A (en) * 1993-11-24 1997-03-18 Samsung Electronics Co., Ltd. Semiconductor device having pillar shaped transistor and a method for manufacturing the same
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array

Family Cites Families (298)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3432827A (en) 1964-09-04 1969-03-11 An Controls Inc Di Stacked magnetic memory system
US3414892A (en) 1967-12-26 1968-12-03 Lab For Electronics Inc Means interconnecting printed circuit memory planes
US3634929A (en) * 1968-11-02 1972-01-18 Tokyo Shibaura Electric Co Method of manufacturing semiconductor integrated circuits
US3699543A (en) 1968-11-04 1972-10-17 Energy Conversion Devices Inc Combination film deposited switch unit and integrated circuits
US3573757A (en) 1968-11-04 1971-04-06 Energy Conversion Devices Inc Memory matrix having serially connected threshold and memory switch devices at each cross-over point
US3629863A (en) * 1968-11-04 1971-12-21 Energy Conversion Devices Inc Film deposited circuits and devices therefor
US3571809A (en) 1968-11-04 1971-03-23 Energy Conversion Devices Inc Memory matrix having serially connected threshold and memory switch devices at each cross-over point
US3563231A (en) * 1969-02-19 1971-02-16 Tracor Electronystagmograph control system
US3582908A (en) * 1969-03-10 1971-06-01 Bell Telephone Labor Inc Writing a read-only memory while protecting nonselected elements
US3576549A (en) 1969-04-14 1971-04-27 Cogar Corp Semiconductor device, method, and memory array
FR2048311A6 (zh) * 1969-12-23 1971-03-19 Ruiz Jose
US3671948A (en) 1970-09-25 1972-06-20 North American Rockwell Read-only memory
FR2134172B1 (zh) 1971-04-23 1977-03-18 Radiotechnique Compelec
US3717852A (en) 1971-09-17 1973-02-20 Ibm Electronically rewritable read-only memory using via connections
US3728695A (en) 1971-10-06 1973-04-17 Intel Corp Random-access floating gate mos memory array
JPS568438B2 (zh) * 1971-12-29 1981-02-24
US3990098A (en) 1972-12-22 1976-11-02 E. I. Du Pont De Nemours And Co. Structure capable of forming a diode and associated conductive path
US3863231A (en) 1973-07-23 1975-01-28 Nat Res Dev Read only memory with annular fuse links
US3886577A (en) 1973-09-12 1975-05-27 Energy Conversion Devices Inc Filament-type memory semiconductor device and method of making the same
US3980505A (en) 1973-09-12 1976-09-14 Buckley William D Process of making a filament-type memory semiconductor device
US3846767A (en) 1973-10-24 1974-11-05 Energy Conversion Devices Inc Method and means for resetting filament-forming memory semiconductor device
US3877049A (en) 1973-11-28 1975-04-08 William D Buckley Electrodes for amorphous semiconductor switch devices and method of making the same
US4037243A (en) * 1974-07-01 1977-07-19 Motorola, Inc. Semi conductor memory cell utilizing sensing of variations in PN junction current conrolled by stored data
US3922648A (en) 1974-08-19 1975-11-25 Energy Conversion Devices Inc Method and means for preventing degradation of threshold voltage of filament-forming memory semiconductor device
JPS5267532A (en) 1975-12-03 1977-06-04 Nippon Telegr & Teleph Corp <Ntt> Semiconductor memory unit
CA1135854A (en) 1977-09-30 1982-11-16 Michel Moussie Programmable read only memory cell
US4177475A (en) 1977-10-31 1979-12-04 Burroughs Corporation High temperature amorphous memory device for an electrically alterable read-only memory
US4203123A (en) 1977-12-12 1980-05-13 Burroughs Corporation Thin film memory device employing amorphous semiconductor materials
US4203158A (en) 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
JPS5563854A (en) 1978-11-08 1980-05-14 Nec Kyushu Ltd Method of manufacturing semiconductor device
US4272880A (en) 1979-04-20 1981-06-16 Intel Corporation MOS/SOS Process
USRE33510E (en) * 1979-07-26 1991-01-01 Hester Industries, Inc. High humidity steam cooker with continuously running conveyor
US4281397A (en) 1979-10-29 1981-07-28 Texas Instruments Incorporated Virtual ground MOS EPROM or ROM matrix
US4419741A (en) 1980-01-28 1983-12-06 Rca Corporation Read only memory (ROM) having high density memory array with on pitch decoder circuitry
JPS5728364A (en) 1980-07-28 1982-02-16 Fujitsu Ltd Semiconductor memory device
US4499557A (en) 1980-10-28 1985-02-12 Energy Conversion Devices, Inc. Programmable cell for use in programmable electronic arrays
US4420766A (en) 1981-02-09 1983-12-13 Harris Corporation Reversibly programmable polycrystalline silicon memory element
US4442507A (en) 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
JPS5837948A (ja) 1981-08-31 1983-03-05 Toshiba Corp 積層半導体記憶装置
DE3278799D1 (en) 1981-08-31 1988-08-25 Toshiba Kk Method for manufacturing three-dimensional semiconductor device
US4489478A (en) 1981-09-29 1984-12-25 Fujitsu Limited Process for producing a three-dimensional semiconductor device
US4500905A (en) 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS5856456A (ja) * 1981-09-30 1983-04-04 Toshiba Corp 半導体装置の製造方法
US4507757A (en) 1982-03-23 1985-03-26 Texas Instruments Incorporated Avalanche fuse element in programmable memory
US4535424A (en) 1982-06-03 1985-08-13 Texas Instruments Incorporated Solid state three dimensional semiconductor memory array
US4543594A (en) 1982-09-07 1985-09-24 Intel Corporation Fusible link employing capacitor structure
US4677742A (en) 1983-01-18 1987-07-07 Energy Conversion Devices, Inc. Electronic matrix arrays and method for making the same
US4569121A (en) 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing deposition of amorphous semiconductor layer
JPS60100885A (ja) 1983-11-08 1985-06-04 Toshiba Corp カラ−テレビジヨンカメラの調整装置
US4639893A (en) 1984-05-15 1987-01-27 Wafer Scale Integration, Inc. Self-aligned split gate EPROM
JPS60242676A (ja) * 1984-05-17 1985-12-02 Seiko Epson Corp 不揮発性記憶装置及びその製造方法
US4630096A (en) 1984-05-30 1986-12-16 Motorola, Inc. High density IC module assembly
JPS613450A (ja) 1984-06-18 1986-01-09 Hiroshima Daigaku 三次元光結合共有メモリ集積装置
US4686758A (en) 1984-06-27 1987-08-18 Honeywell Inc. Three-dimensional CMOS using selective epitaxial growth
US4646266A (en) 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
JPS61222216A (ja) 1985-03-28 1986-10-02 Canon Inc 超格子半導体の作製方法
US4729005A (en) 1985-04-29 1988-03-01 General Electric Company Method and apparatus for improved metal-insulator-semiconductor device operation
US4774556A (en) * 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JPS6258673A (ja) 1985-09-09 1987-03-14 Fujitsu Ltd 半導体記憶装置
CA1226966A (en) 1985-09-10 1987-09-15 Gabriel Marcantonio Integrated circuit chip package
US4728626A (en) * 1985-11-18 1988-03-01 International Business Machines Corporation Method for making planar 3D heterepitaxial semiconductor structures with buried epitaxial silicides
US5840589A (en) * 1985-11-19 1998-11-24 Warner, Jr.; Raymond M. Method for fabricating monolithic and monocrystalline all-semiconductor three-dimensional integrated circuits
US5089862A (en) 1986-05-12 1992-02-18 Warner Jr Raymond M Monocrystalline three-dimensional integrated circuit
JPS6316761A (ja) 1986-02-24 1988-01-23 Konica Corp 画像読取装置
US4692994A (en) 1986-04-29 1987-09-15 Hitachi, Ltd. Process for manufacturing semiconductor devices containing microbridges
US4943538A (en) 1986-05-09 1990-07-24 Actel Corporation Programmable low impedance anti-fuse element
US4823181A (en) 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
US4899205A (en) 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4881114A (en) 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
US4876220A (en) 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
US4697120A (en) 1986-06-26 1987-09-29 Rca Corporation Color display system with electrostatic convergence means
JPS6352463A (ja) 1986-08-22 1988-03-05 Hitachi Ltd 半導体集積回路
US4867247A (en) * 1986-09-12 1989-09-19 Heckendorf David W Bedding plow
JPS6352463U (zh) 1986-09-24 1988-04-08
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US4820657A (en) 1987-02-06 1989-04-11 Georgia Tech Research Corporation Method for altering characteristics of junction semiconductor devices
JP2606857B2 (ja) 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5283468A (en) 1988-05-30 1994-02-01 Canon Kabushiki Kaisha Electric circuit apparatus
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
JPH07109873B2 (ja) * 1988-07-05 1995-11-22 株式会社東芝 半導体記憶装置
JPH0770623B2 (ja) 1988-07-08 1995-07-31 三菱電機株式会社 スタティックランダムアクセスメモリ装置
JPH0622352Y2 (ja) 1988-07-14 1994-06-15 川澄化学工業株式会社 体液処理回路用部材
JPH0271564A (ja) * 1988-09-06 1990-03-12 Seiko Epson Corp 記憶装置
JPH0622352B2 (ja) 1988-10-12 1994-03-23 勝敏 嶺 ノイズ除去方法
US5306935A (en) 1988-12-21 1994-04-26 Texas Instruments Incorporated Method of forming a nonvolatile stacked memory
US5191405A (en) 1988-12-23 1993-03-02 Matsushita Electric Industrial Co., Ltd. Three-dimensional stacked lsi
US5070383A (en) 1989-01-10 1991-12-03 Zoran Corporation Programmable memory matrix employing voltage-variable resistors
JP2778977B2 (ja) 1989-03-14 1998-07-23 株式会社東芝 半導体装置及びその製造方法
EP0395886A2 (en) 1989-04-03 1990-11-07 Olympus Optical Co., Ltd. Memory cell and multidimensinal memory device constituted by arranging the memory cells
US5057885A (en) * 1989-07-28 1991-10-15 Casio Computer Co., Ltd. Memory cell system with first and second gates
JP2893594B2 (ja) * 1989-08-29 1999-05-24 カシオ計算機株式会社 半導体メモリ
US5270562A (en) * 1989-09-07 1993-12-14 Sgs-Thomson Microelectronics S.A. Locking device with a never-programmable floating gate cell
JPH03104285A (ja) * 1989-09-19 1991-05-01 Casio Comput Co Ltd 不揮発性半導体メモリ
US5160987A (en) 1989-10-26 1992-11-03 International Business Machines Corporation Three-dimensional semiconductor structures formed from planar layers
US5006909A (en) 1989-10-30 1991-04-09 Motorola, Inc. Dram with a vertical capacitor and transistor
US5008909A (en) 1990-02-07 1991-04-16 The United States Of America As Represented By The Department Of Energy Diffractometer data collecting method and apparatus
US5070384A (en) 1990-04-12 1991-12-03 Actel Corporation Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer
US5311039A (en) 1990-04-24 1994-05-10 Seiko Epson Corporation PROM and ROM memory cells
JP2877462B2 (ja) 1990-07-23 1999-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3060680B2 (ja) 1990-11-30 2000-07-10 日本電気株式会社 不揮発性半導体記憶装置
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
KR950000103B1 (ko) 1991-04-15 1995-01-09 금성일렉트론 주식회사 반도체 장치 및 그 제조방법
JPH05102430A (ja) 1991-04-23 1993-04-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5334880A (en) 1991-04-30 1994-08-02 International Business Machines Corporation Low voltage programmable storage element
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
JP3547146B2 (ja) 1991-06-10 2004-07-28 日本特殊陶業株式会社 集積回路用パッケージ
US5202754A (en) 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
JPH0582787A (ja) 1991-09-19 1993-04-02 Sony Corp 薄膜トランジスタ型不揮発性半導体メモリ装置
JPH0715969B2 (ja) 1991-09-30 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチチツプ集積回路パツケージ及びそのシステム
US5321286A (en) 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
JP2817500B2 (ja) 1992-02-07 1998-10-30 日本電気株式会社 不揮発性半導体記憶装置
US5398200A (en) 1992-03-02 1995-03-14 Motorola, Inc. Vertically formed semiconductor random access memory device
US5467305A (en) 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5283458A (en) 1992-03-30 1994-02-01 Trw Inc. Temperature stable semiconductor bulk acoustic resonator
US5985693A (en) 1994-09-30 1999-11-16 Elm Technology Corporation High density three-dimensional IC interconnection
JPH0637037Y2 (ja) 1992-04-10 1994-09-28 裕一 大西 折畳み自在小型ボート
US5422435A (en) 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
JPH0622352A (ja) 1992-06-30 1994-01-28 Fujitsu Ltd 出回線ハント方式及び出回線ハント方法
US5266912A (en) 1992-08-19 1993-11-30 Micron Technology, Inc. Inherently impedance matched multiple integrated circuit module
JPH0677439A (ja) * 1992-08-25 1994-03-18 Toshiba Corp 不揮発性半導体記憶装置
JPH0677500A (ja) * 1992-08-25 1994-03-18 Sony Corp 半導体記憶装置
PL169823B1 (pl) 1992-09-14 1996-09-30 Pierre Badehi Sposób wytwarzania ukladów scalonych PL
EP0592084B1 (en) * 1992-09-22 1998-01-07 National Semiconductor Corporation Process for fabricating a retrograde nwell cathode Schottky transistor and fabrication process
EP0595021A1 (en) * 1992-10-28 1994-05-04 International Business Machines Corporation Improved lead frame package for electronic devices
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JP3267409B2 (ja) 1992-11-24 2002-03-18 株式会社日立製作所 半導体集積回路装置
US5379255A (en) 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
US5536968A (en) 1992-12-18 1996-07-16 At&T Global Information Solutions Company Polysilicon fuse array structure for integrated circuits
EP0606653A1 (en) 1993-01-04 1994-07-20 Texas Instruments Incorporated Field programmable distributed processing memory
US5629863A (en) * 1993-03-02 1997-05-13 372103 Ontario Ltd. Additive blending controller
US5471090A (en) 1993-03-08 1995-11-28 International Business Machines Corporation Electronic structures having a joining geometry providing reduced capacitive loading
JP3535205B2 (ja) * 1993-03-22 2004-06-07 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
US5455740A (en) 1994-03-07 1995-10-03 Staktek Corporation Bus communication system for stacked high density integrated circuit packages
EP0695494B1 (en) 1993-04-23 2001-02-14 Irvine Sensors Corporation Electronic module comprising a stack of ic chips
JP3651689B2 (ja) 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
US5292683A (en) * 1993-06-09 1994-03-08 Micron Semiconductor, Inc. Method of isolating semiconductor devices and arrays of memory integrated circuitry
US5334800A (en) * 1993-07-21 1994-08-02 Parlex Corporation Flexible shielded circuit board
DE69432634D1 (de) 1993-08-13 2003-06-12 Irvine Sensors Corp Ic-stapel als ersatz für einzelnen ic
US5561622A (en) 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5391518A (en) 1993-09-24 1995-02-21 Vlsi Technology, Inc. Method of making a field programmable read only memory (ROM) cell using an amorphous silicon fuse with buried contact polysilicon and metal electrodes
EP1178530A2 (en) 1993-09-30 2002-02-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5427979A (en) 1993-10-18 1995-06-27 Vlsi Technology, Inc. Method for making multi-level antifuse structure
JP2956455B2 (ja) * 1993-11-17 1999-10-04 日本電気株式会社 半導体記憶装置の製造方法
US5455445A (en) 1994-01-21 1995-10-03 Kulite Semiconductor Products, Inc. Multi-level semiconductor structures having environmentally isolated elements
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5489792A (en) 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US5535156A (en) 1994-05-05 1996-07-09 California Institute Of Technology Transistorless, multistable current-mode memory cells and memory arrays and methods of reading and writing to the same
US5585675A (en) 1994-05-11 1996-12-17 Harris Corporation Semiconductor die packaging tub having angularly offset pad-to-pad via structure configured to allow three-dimensional stacking and electrical interconnections among multiple identical tubs
US5463244A (en) 1994-05-26 1995-10-31 Symetrix Corporation Antifuse programmable element using ferroelectric material
US5432739A (en) * 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
US5441907A (en) 1994-06-27 1995-08-15 Taiwan Semiconductor Manufacturing Company Process for manufacturing a plug-diode mask ROM
US5434745A (en) 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
US5523628A (en) 1994-08-05 1996-06-04 Hughes Aircraft Company Apparatus and method for protecting metal bumped integrated circuit chips during processing and for providing mechanical support to interconnected chips
JPH0878635A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
JPH08162547A (ja) * 1994-11-30 1996-06-21 Toshiba Corp 半導体記憶装置
US5703747A (en) 1995-02-22 1997-12-30 Voldman; Steven Howard Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore
US5852317A (en) 1995-03-31 1998-12-22 National Semiconductor Corporation Method to reduce gate oxide damage due to non-uniform plasmas in read only memory arrays
US6433382B1 (en) * 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
US5612570A (en) * 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
US5557122A (en) 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
US5675547A (en) 1995-06-01 1997-10-07 Sony Corporation One time programmable read only memory programmed by destruction of insulating layer
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
JP3424427B2 (ja) * 1995-07-27 2003-07-07 ソニー株式会社 不揮発性半導体メモリ装置
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
DE19600423C2 (de) * 1996-01-08 2001-07-05 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
KR100190016B1 (ko) * 1996-01-31 1999-06-01 윤종용 불휘발성 메모리 장치 및 그 제조 방법
US5696031A (en) 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US6653733B1 (en) * 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US5936883A (en) 1996-03-29 1999-08-10 Sanyo Electric Co., Ltd. Split gate type transistor memory device
JP3081543B2 (ja) 1996-03-29 2000-08-28 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
US5778422A (en) 1996-04-04 1998-07-07 International Business Machines Corporation Data processing system memory controller that selectively caches data associated with write requests
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US5693552A (en) 1996-04-29 1997-12-02 United Microelectronics Corporation Method for fabricating read-only memory device with a three-dimensional memory cell structure
US5969380A (en) 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
JP3766181B2 (ja) * 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
KR0174688B1 (ko) * 1996-06-26 1999-04-01 김광호 현상기 토너 공급장치
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
JP2000515327A (ja) * 1996-08-01 2000-11-14 シーメンス アクチエンゲゼルシヤフト メモリセル装置の作動方法
US5981974A (en) * 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US5812441A (en) * 1996-10-21 1998-09-22 Micron Technology, Inc. MOS diode for use in a non-volatile memory cell
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
US6087674A (en) * 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
TW307048B (en) * 1996-11-22 1997-06-01 United Microelectronics Corp High density read only memory structure and manufacturing method thereof
TW306005B (en) * 1996-11-22 1997-05-21 United Microelectronics Corp Decoding method of diode-type read only memory array
US5953588A (en) * 1996-12-21 1999-09-14 Irvine Sensors Corporation Stackable layers containing encapsulated IC chips
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
US5936280A (en) * 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Multilayer quadruple gate field effect transistor structure for use in integrated circuit devices
JP3376247B2 (ja) * 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
US5966603A (en) 1997-06-11 1999-10-12 Saifun Semiconductors Ltd. NROM fabrication method with a periphery portion
NO972803D0 (no) * 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6066547A (en) * 1997-06-20 2000-05-23 Sharp Laboratories Of America, Inc. Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method
JP3070531B2 (ja) 1997-06-27 2000-07-31 日本電気株式会社 不揮発性半導体記憶装置
JP4032454B2 (ja) * 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
JPH1154731A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体装置
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5973352A (en) * 1997-08-20 1999-10-26 Micron Technology, Inc. Ultra high density flash memory having vertically stacked devices
JP3425853B2 (ja) * 1997-08-29 2003-07-14 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP3980178B2 (ja) 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
JPH1197705A (ja) 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
US6005270A (en) * 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
US6344413B1 (en) * 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
JP4538693B2 (ja) 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
JPH11214640A (ja) * 1998-01-28 1999-08-06 Hitachi Ltd 半導体記憶素子、半導体記憶装置とその制御方法
JP4126747B2 (ja) * 1998-02-27 2008-07-30 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6124729A (en) * 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
TW412861B (en) 1998-02-27 2000-11-21 Sanyo Electric Co Non-volatile semiconductor memory
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
EP1062692A1 (en) * 1998-03-09 2000-12-27 Harris Corporation Devices formable by low temperature direct bonding
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
KR100316060B1 (ko) * 1998-06-16 2002-02-19 박종섭 플래시메모리의레이아웃및그형성방법
US6141241A (en) * 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US6110278A (en) * 1998-08-10 2000-08-29 Saxena; Arjun N. Methods for and products of growth of single-crystal on arrayed nucleation sites (SCANS) defined in nucleation unfriendly substrates
US6197641B1 (en) * 1998-08-28 2001-03-06 Lucent Technologies Inc. Process for fabricating vertical transistors
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
KR100278661B1 (ko) * 1998-11-13 2001-02-01 윤종용 비휘발성 메모리소자 및 그 제조방법
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6122187A (en) 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
US6299338B1 (en) 1998-11-30 2001-10-09 General Electric Company Decorative lighting apparatus with light source and luminescent material
EP1014448A3 (en) * 1998-12-25 2000-10-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
TW518637B (en) 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
TW497376B (en) 1999-05-14 2002-08-01 Siliconware Precision Industries Co Ltd Dual-die semiconductor package using lead as die pad
US6075719A (en) * 1999-06-22 2000-06-13 Energy Conversion Devices, Inc. Method of programming phase-change memory element
JP3768744B2 (ja) * 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6291858B1 (en) 2000-01-03 2001-09-18 International Business Machines Corporation Multistack 3-dimensional high density semiconductor device and method for fabrication
US6525962B1 (en) 2000-04-05 2003-02-25 Cypress Semiconductor Corporation High current and/or high speed electrically erasable memory cell for programmable logic devices
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
JP3370646B2 (ja) 2000-06-02 2003-01-27 株式会社新川 半導体装置
AU2001286432A1 (en) 2000-08-14 2002-02-25 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP2002076250A (ja) 2000-08-29 2002-03-15 Nec Corp 半導体装置
US6587365B1 (en) * 2000-08-31 2003-07-01 Micron Technology, Inc. Array architecture for depletion mode ferroelectric memory devices
JP3581086B2 (ja) 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
US6355501B1 (en) * 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
US7125763B1 (en) * 2000-09-29 2006-10-24 Spansion Llc Silicided buried bitline process for a non-volatile memory cell
JP2002134752A (ja) 2000-10-23 2002-05-10 Citizen Watch Co Ltd 半導体装置
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
US6759707B2 (en) * 2001-03-08 2004-07-06 Micron Technology, Inc. 2F2 memory device system
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US7081377B2 (en) * 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6737675B2 (en) * 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US7071008B2 (en) * 2002-08-02 2006-07-04 Unity Semiconductor Corporation Multi-resistive state material that uses dopants
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US7800933B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7800932B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US7176064B2 (en) * 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US20050226067A1 (en) * 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
US8637366B2 (en) * 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US6713810B1 (en) * 2003-02-10 2004-03-30 Micron Technology, Inc. Non-volatile devices, and electronic systems comprising non-volatile devices
US6873543B2 (en) * 2003-05-30 2005-03-29 Hewlett-Packard Development Company, L.P. Memory device
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US8125003B2 (en) * 2003-07-02 2012-02-28 Micron Technology, Inc. High-performance one-transistor memory cell
US6847544B1 (en) * 2003-10-20 2005-01-25 Hewlett-Packard Development Company, L.P. Magnetic memory which detects changes between first and second resistive states of memory cell
US6999366B2 (en) * 2003-12-03 2006-02-14 Hewlett-Packard Development Company, Lp. Magnetic memory including a sense result category between logic states
US7172840B2 (en) * 2003-12-05 2007-02-06 Sandisk Corporation Photomask features with interior nonprinting window using alternating phase shifting
US7157782B1 (en) * 2004-02-17 2007-01-02 Altera Corporation Electrically-programmable transistor antifuses
US20050221200A1 (en) * 2004-04-01 2005-10-06 Matrix Semiconductor, Inc. Photomask features with chromeless nonprinting phase shifting window
US7307013B2 (en) * 2004-06-30 2007-12-11 Sandisk 3D Llc Nonselective unpatterned etchback to expose buried patterned features
US9231201B2 (en) 2004-06-30 2016-01-05 Nxp B.V. Electric device with a layer of conductive material contacted by nanowires
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7224013B2 (en) * 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
US7615821B2 (en) * 2005-02-03 2009-11-10 Seoul National University Industry Foundation Charge trap memory with avalanche generation inducing layer
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US20060273298A1 (en) * 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US20070010100A1 (en) * 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Method of plasma etching transition metals and their compounds
US7834338B2 (en) * 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
US7575984B2 (en) * 2006-05-31 2009-08-18 Sandisk 3D Llc Conductive hard mask to protect patterned features during trench etch
US7486537B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Method for using a mixed-use memory array with different data states
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
JP5082787B2 (ja) 2007-01-09 2012-11-28 株式会社アドヴィックス 基板収容ケースおよびそれを用いた液圧制御装置
WO2009031052A2 (en) * 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US20090034355A1 (en) * 2007-07-30 2009-02-05 Qimonda Ag Integrated circuit including memory cells with tunnel fet as selection transistor
US7764534B2 (en) 2007-12-28 2010-07-27 Sandisk 3D Llc Two terminal nonvolatile memory using gate controlled diode elements
US7706177B2 (en) * 2007-12-28 2010-04-27 Sandisk 3D Llc Method of programming cross-point diode memory array
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
US8223580B2 (en) * 2008-06-17 2012-07-17 Ovonyx, Inc. Method and apparatus for decoding memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612559A (en) * 1993-11-24 1997-03-18 Samsung Electronics Co., Ltd. Semiconductor device having pillar shaped transistor and a method for manufacturing the same
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP平8-64777A 1996.03.08
JP平8-64778 1996.03.08

Also Published As

Publication number Publication date
WO2002015277A2 (en) 2002-02-21
US8853765B2 (en) 2014-10-07
US20090173985A1 (en) 2009-07-09
WO2002015277A8 (en) 2002-07-11
US20150044833A1 (en) 2015-02-12
KR100819730B1 (ko) 2008-04-07
US9171857B2 (en) 2015-10-27
US6992349B2 (en) 2006-01-31
US10644021B2 (en) 2020-05-05
US7129538B2 (en) 2006-10-31
US20160079258A1 (en) 2016-03-17
US20040214379A1 (en) 2004-10-28
US9559110B2 (en) 2017-01-31
US8823076B2 (en) 2014-09-02
US20140225180A1 (en) 2014-08-14
EP2988331A1 (en) 2016-02-24
EP2323164B1 (en) 2015-11-25
CN1401140A (zh) 2003-03-05
US20070029607A1 (en) 2007-02-08
US20180254286A1 (en) 2018-09-06
US20140217491A1 (en) 2014-08-07
US20110156044A1 (en) 2011-06-30
JP2004507091A (ja) 2004-03-04
EP2323164A3 (en) 2011-07-13
AU2001286432A1 (en) 2002-02-25
US20120223380A1 (en) 2012-09-06
US6881994B2 (en) 2005-04-19
US8981457B2 (en) 2015-03-17
JP5792918B2 (ja) 2015-10-14
EP2988331B1 (en) 2019-01-09
CN100358147C (zh) 2007-12-26
US20170084627A1 (en) 2017-03-23
CN101179079A (zh) 2008-05-14
US10008511B2 (en) 2018-06-26
MY129228A (en) 2007-03-30
KR20020047228A (ko) 2002-06-21
US20020028541A1 (en) 2002-03-07
US7825455B2 (en) 2010-11-02
KR20070091238A (ko) 2007-09-07
EP2323164A2 (en) 2011-05-18
US20040206996A1 (en) 2004-10-21
US20200251492A1 (en) 2020-08-06
EP1312120A1 (en) 2003-05-21
WO2002015277A9 (en) 2002-09-19
KR100821456B1 (ko) 2008-04-11

Similar Documents

Publication Publication Date Title
CN101179079B (zh) 密集阵列和电荷存储器件及其制造方法
US8203187B2 (en) 3D memory array arranged for FN tunneling program and erase
US8143666B2 (en) Semiconductor device with amorphous silicon monos memory cell structure and method for manufacturing thereof
JP7333464B2 (ja) 集積アセンブリ及び集積アセンブリを形成する方法
WO2021231031A1 (en) Integrated assemblies and methods of forming integrated assemblies
TW540086B (en) Dense arrays and charge storage devices, and methods for making same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20101103

CX01 Expiry of patent term