CN101163977A - 集成电路测试模块 - Google Patents

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Abstract

公开了测试集成电路(130)的系统(100)和方法。系统(100)包含测试模块(120)，其被配置成在自动测试设备(110)和要测试的集成电路(130)之间操作。测试接口(120)被配置成以高于自动测试设备(110)的时钟频率测试集成电路。为此，测试接口(120)包含被配置用于产生要提供到集成电路(130)的地址和测试数据的部件。能够产生各种测试数据模式，并且能够相关寻址测试数据。

Description

集成电路测试模块
技术领域
本发明涉及集成电路(IC)设备，尤其涉及集成电路设备的测试。
背景技术
集成电路(IC)设备可以包括许多在半导体衬底中实现的小型化电路。在使用IC设备之前必须进行测试以保证能够正确操作。能够使用在IC设备自身内实现的内部自测试(BIST)电路以有限方式测试IC设备。然而BIST测试是不完备的，并且未测试设备操作的所有方面。复杂和昂贵的外部测试设备被用来实现IC设备的彻底测试。
随着集成电路的复杂度和时钟速度的增加，现有外部测试设备的能力变成新集成电路的测试的限制因素。例如，最快速存储器设备的时钟速度几乎每年增加。使用为测试较慢存储器而建立的旧测试设备不能以这些更快存储器设备的最大时钟速度测试它们。由于其成本，每当时钟速度提高时便购买新测试设备是不切实际的。因此需要一种改进的测试集成电路的系统和方法。
发明内容
在各个实施例中，本发明包含测试模块，其被配置成在测试设备和一或多个要测试的集成电路之间进行操作。测试模块被配置成以第一时钟频率与测试设备通信，并且以通常更快的第二时钟频率与要测试的集成电路通信。在某些实施例中，测试模块包含被配置成响应从测试设备接收的数据和命令产生用于存储器设备测试的地址和测试数据的部件。这些存储器设备能够包含例如DRAM(动态随机存取存储器)，SRAM(静态随机存取存储器)，快擦写存储器等等。
可选地，要测试的集成电路被嵌入在电子设备内。例如，在某些实施例中，要测试的集成电路是片上系统(SoC)，封装内系统(SiP)，模块内系统(SiM)，模块内模块(MiM)，封装上封装(POP)，封装中封装(PiP)等等内的存储器电路。在这些实施例中，测试模块能够被配置成在第一模式和第二模式中操作电子设备，在第一模式中针对电子设备的共享输入被用于测试电子设备内的第一电路，在第二模式中共享输入被用于与电子设备内的其它电路通信。因而，在某些实施例中，测试模块被配置成以比使用测试设备时更快的时钟频率测试电路，同时也通过共享输入与在测试模式中测试的电路通信。
在某些实施例中，测试模块可被编程为产生可期望用于测试各种存储器体系结构的各种测试模式。例如，测试模块产生的数据可以被配置成在被测试的存储器中形成实心(solid)、国际象棋棋盘式(checkerboard)或条纹(striped)模式。可选地，所产生的测试数据是响应于所产生的地址的。在某些实施例中，测试模块包含命令调度器部件，其被配置成以预定间隔向被测试的存储器设备传送指令(例如命令)。
本发明的各个实施例包含一种系统，包括：一或多个输入部件，被配置成以第一时钟频率从自动测试设备接收信号，所述自动测试设备被配置成测试集成电路；地址产生部件，被配置成响应从自动测试设备接收的信号产生地址；一或多个数据产生部件，被配置成响应从自动测试设备接收的信号产生测试数据，所述测试数据要被传送到地址产生部件产生的地址；和一或多个输出部件，被配置成以第二时钟频率向集成电路内的所述产生的地址传送所述产生的测试数据，所述集成电路能与所述一或多个输出部件分离，所述第二时钟频率高于所述第一时钟频率。
本发明的各个实施例包含一种方法，包括：将自动测试设备附连到测试模块；将要测试的集成电路附连到测试模块；为所述集成电路的测试而配置所述测试模块；以第一时钟频率在测试模块从自动测试设备接收测试信号；响应从自动测试设备接收的测试信号在测试模块内产生测试地址；响应从自动测试设备接收的测试信号在测试模块内产生测试数据；和以第二时钟频率向集成电路内的所述产生的测试地址发送所述产生的测试数据，所述第二时钟频率高于所述第一时钟频率。
本发明的各个实施例包含一种系统，包括：用于在自动测试设备和要测试的集成电路之间连接测试模块的装置；用于为所述集成电路的测试而配置测试模块的装置；用于以第一时钟频率在测试模块从自动测试设备接收测试信号的装置；用于响应从自动测试设备接收的测试信号在测试模块内产生测试地址的装置；用于响应从自动测试设备接收的测试信号在测试模块内产生测试数据的装置；用于以第二时钟频率向集成电路内的所述产生的测试地址发送所述产生的测试数据的装置，所述第二时钟频率高于所述第一时钟频率；用于以第二时钟频率从集成电路接收信号的装置，接收的信号响应于发送到所述集成电路的测试数据；和用于响应从集成电路接收的信号而向自动测试设备发送来自测试模块的通信的装置。
本发明的各个实施例包含一种系统，包括：一或多个数据接收部件，被配置成以第一时钟频率从被测集成电路接收数据；数据压缩部件，被配置成压缩从集成电路接收的数据以产生压缩数据；至少一个输入，被配置用于接收由所述数据压缩部件使用的期望数据或复用模式；和一或多个数据输出部件，被配置成以第二时钟频率向自动测试设备传送所述压缩数据。
本发明的各个实施例包含一种系统，包括：一或多个数据接收部件，被配置成从被测集成电路接收数据；数据压缩部件，被配置成压缩从所述集成电路接收的数据以产生压缩数据，所述压缩响应于所述数据被接收来自的集成电路内的地址；至少一个输入，被配置用于接收由所述数据压缩部件使用的期望数据或复用模式；和一或多个数据输出部件，被配置成向自动测试设备传送所述压缩数据。
本发明的各个实施例包含一种方法，包括：将要测试的集成电路附连到测试模块；从所述集成电路接收数据；响应期望数据压缩接收的数据，以产生压缩数据；和向自动测试设备提供压缩数据。
附图说明
为了更完整地理解本发明和进一步特性和优点，现在参考下列结合附图所进行的描述，其中：
图1是基于本发明各个实施例的测试系统的模块图；
图2是基于本发明各个实施例的测试模块的模块图；
图3A和3B基于本发明一个实施例说明了测试模式命令；
图4根据本发明各个实施例说明了地址产生器的进一步细节；
图5根据本发明各个实施例说明了用于向集成电路写入数据和从集成电路读取数据的数据路径的进一步细节；
图6的模块图根据本发明各个实施例说明了数据写入寄存器的进一步细节；
图7A和7B包含根据本发明各个实施例说明使用图6图解的系统进行的数据扩充的若干例子的表格；
图8A-8H根据本发明各个实施例说明了可以从测试模块传送到集成电路的各种测试数据模式；
图9根据本发明各个实施例说明了被配置成调度命令到集成电路的传送的命令驱动器的实施例；
图10包含根据本发明各个实施例说明基于时钟周期的命令调度的表格；
图11根据本发明各个实施例说明了包含至少一个测试模块和被配置成接纳集成电路的至少一个底座的测试安装板；
图12根据本发明各个实施例说明了包含多个测试安装板的测试阵列；
图13根据本发明各个实施例说明了使用测试模块测试集成电路的方法；
图14根据本发明各个实施例说明了产生测试数据的方法；
图15根据本发明各个实施例说明了处理从集成电路接收的测试结果的方法；
图16根据本发明各个实施例说明了处理从集成电路接收的测试结果的可选方法；
图17根据本发明各个实施例说明了产生地址数据的方法；
图18根据本发明各个实施例说明了命令调度的方法；
图19根据本发明各个实施例说明了配置用于测试多个集成电路的测试阵列的方法；
图20说明了测试模块被配置成测试多个集成电路的本发明实施例；
图21说明了在从被测试的集成电路读取数据之后在串行压缩中使用的逻辑；
图22A和22B说明了图21的串行压缩逻辑的应用；
图23说明了在图21的串行压缩之后在并行压缩中使用的逻辑；而
图24根据本发明各个实施例说明了压缩数据的方法。
具体实施方式
本发明各个实施例包含测试模块，其被配置成在自动测试设备和一或多个要测试的集成电路之间操作。测试模块被配置成从自动测试设备接收数据、地址和指令，并且使用这些数据和指令产生附加数据和地址。测试模块进一步被配置成使用产生的数据和地址测试集成电路，从集成电路接收测试结果，并且向自动测试设备报告这些测试结果。
可选地，以和测试模块与被测试的集成电路之间的通信不同的时钟频率进行自动测试设备和测试模块之间的通信。同样地，通过使用测试模块，被配置成以第一频率操作的自动测试设备能够被用于以更高的第二频率测试集成电路。例如，被配置成以150MHz测试存储器设备的自动测试设备可以被用于以300MHz或更高频率测试存储器设备。
为了以大于从自动测试设备接收通信的频率测试存储器，测试模块包含被配置成响应从自动测试设备接收的地址和测试数据自动产生存储器地址和测试数据的部件。如这里进一步描述的，可选地，这些部件可编程为产生各种测试模式。
测试模块还包含这样的部件，其被配置成从被测试的集成电路接收数据，并且向自动测试设备报告这些接收的数据的摘要，或将接收的数据与期望数据相比较并且向自动测试设备报告该比较的结果。因而，测试模块被配置成以第一频率接收测试结果，并且响应这些结果以可选地更低的第二频率向自动测试设备进行通信。
在某些实施例中，测试模块还包含命令调度器，其被配置成以适于测试集成电路的间隔向被测试的集成电路传送来自测试模块的命令。例如，如果集成电路的彻底测试需要集成电路在3个时钟周期内接收2个命令，则命令调度器可以被编程为以此间隔传送这些命令，即使测试模块可以以不同间隔从自动测试设备接收这些命令。
为了说明的目的，这里讨论存储器设备的测试。然而，本发明的范围和所提供的例子可扩展到其它类型的的集成电路，包含逻辑器件、处理器、模拟电路、专用集成电路(ASIC)、通信电路、光学电路等等。此外，本发明的范围可适用于电路组件的测试，例如片上系统(SoC)、封装内系统(SiP)、模块内系统(SiM)、模块内模块(MiM)、封装上封装(POP)、封装中封装(PiP)等等。参照这些组件之一的例子也适用于其它组件。
图1是基于本发明各个实施例的测试系统100的模块图。测试系统100包含被配置用于以第一频率测试集成电路的自动测试设备(ATE)110，和被配置成充当ATE 110和要测试的集成电路(IC)130之间的接口的测试模块120。在某些实施例中，测试模块120和IC 130被包含在同一电子设备中。例如，测试模块120和IC 130可以均在同一SiP内。在某些实施例中，测试模块120和IC 130被包含在同一硅小片中。在某些实施例中，测试模块120是与IC 130分离的设备。
可选地，测试系统100还包含时钟140，其被配置成向测试模块120提供时钟参考信号。ATE 110被配置成以第一频率通过N通道接口115与测试模块120通信，测试模块120被配置成通过M通道接口125与IC130通信。在某些实施例中，N通道接口115中通道的数目与M通道接口125中通道的数目相同。在某些实施例中，M通道接口125中通道的数目是N通道接口中通道的数目的倍数。N通道接口和M通道接口125能够包含例如测试垫、测试探头、线缆、测试引脚或其它连接器。在某些实施例中，M通道接口125包含片上系统(SoC)、封装内系统(SiP)、模块内系统(SiM)、模块内模块(MiM)、封装上封装(POP)，封装中封装(PiP)等等内的内部连接。可选地，测试模块120与IC 130分离，并且与ATE 110分离。
可选地，ATE 110是被配置成测试集成电路的现有技术自动测试设备。例如，ATE 110可以包含当前由日本东京的Advantest公司，马萨诸塞州波士顿的Teradyne公司或加利福尼亚Palo Alto的AgilentTechnologies公司提供的测试设备。ATE 110的特征在于最大频率，ATE110被配置成在测试期间以该最大频率与集成电路通信。
通常，ATE 110可被编程为根据用户的指示执行特定测试例程。这些测试例程包含经由N通道接口115发送(即写入)测试数据、命令和可选的地址。由测试模块120接收这些测试数据、命令和地址。ATE 110进一步被配置成经由N通道接口115接收(即读取)测试结果，将接收的结果与期望结果相比较，并且报告所接收的结果和期望结果之间的偏差。
在可选实施例中，ATE 110被配置成作为模块而包含测试模块120。例如，在某些实施例中，测试模块120被包含在ATE 110中，以作为能够随着测试技术要求(例如，测试频率、形状因素、命令词汇等等)的演变而被更换和/或升级的可替换部件。因而在一个实施例中，ATE 110被配置成通过更换测试模块120的实例来升级。
测试模块120被配置成经由N通道接口115从ATE 110接收测试数据、命令和可选的地址，并且使用这种接收的信息产生附加测试数据，以及可选的附加地址，以用于IC 130的测试。例如，在某些实施例中，测试模块120被配置成从ATE 110接收存储器控制命令、用于测试存储器的数据和存储器地址。接收的存储器控制命令、数据和存储器地址被用于产生进一步的数据和进一步的存储器地址以用于测试存储器。经由M通道接口125从测试模块120向IC 130传送命令、进一步的数据和进一步的存储器地址。
测试模块120进一步被配置成从IC 130接收(即读取)测试结果并且处理这些接收的测试结果。在某些实施例中，测试模块120被配置成向ATE 110报告这种处理的结果。在某些实施例中，测试模块120被配置成向ATE 110传送接收的测试结果的压缩版本。这里在其它地方讨论测试模块120的进一步细节。
IC 130是经由测试模块120测试的集成电路。在测试之前，IC 130不必包含为测试系统100的一部分。可选地，IC 130是例如专用集成电路(ASIC)、处理器、微处理器、微控制器、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)等等的逻辑器件。可选地，IC 130可以被实现成模拟器件、模块、电路板或存储器设备等等。
作为存储器设备，IC 130能够是IC存储器芯片，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、非易失随机访问存储器(NVRAM)和只读存储器(ROM)(例如可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和快擦写存储器)，或者是任何按照适当格式或协议(例如双数据速率(DDR)或DDR2)操作的存储器设备。存储器设备能够按照各种配置(例如X32、X16、X8或X4)进行配置，并且可以包括例如按行和列排列的多个存储器单元。能够使用晶体管、电容器、可编程熔断等等实现存储器单元。
作为模块，IC 130能够是封装内系统(SiP)、封装中封装(PiP)或片上系统(SoC)。它也能够是SoC、SiP和PiP的组合。IC 130可以被布置在适当封装内，例如作为标准球栅阵列(BGA)或薄型四方扁平封装(TQFP)。封装可以进一步利用各种表面贴技术，例如单列直插式封装(SIP)、双列直插式封装(DIP)、Z形直插式封装(ZIP)、塑料有引线芯片载体(PLCC)、小外形封装(SOP)、薄型SOP(TSOP)、扁平封装和四方扁平封装(QFP)等等，以及利用各种引线(例如J形引线、翼形引线)或BGA型连接器。
时钟140被配置成向测试模块120提供时钟信号以用于测试模块120和IC 130之间的通信。时钟140产生的时钟信号通常不同于用于ATE 110和测试模块120之间的通信的时钟信号。因而，N通道接口115可以以不同于(例如高于)M通道接口125的频率操作。可选地，时钟140提供的时钟信号是ATE 110使用的时钟信号的倍数。时钟140能够包含锁相环、晶体振荡器等等。从时钟140接收的时钟信号通常使用本领域已知的各种方法之一与ATE 110使用的时钟信号同步。当测试模块120被配置成基于从ATE 110接收的时钟信号产生用于与IC 130的通信的时钟信号时，时钟140是可选的。例如，在某些实施例中，测试模块120包含被配置成将从ATE 110接收的时钟信号与1.5、2或更大的系数相乘的逻辑。
图2是根据本发明各个实施例的测试模块120的模块图，其中IC 130是存储器设备。图2说明的实施例包含被配置成与ATE 110通信的若干部件。这些部件包含时钟管理器202、命令单元204、测试控制器206和测试DQ 208。图2说明的实施例也包含被配置成与IC 130通信的若干部件。这些部件包含时钟驱动器220、命令驱动器222、地址驱动器224和数据接口226。这些部件一起执行类似于存储器管理器的功能。在被配置成与ATE 110通信的部件和被配置成与IC 130通信的部件之间，测试模块120包含地址产生器210、模式生成逻辑214、测试模式寄存器212、数据写逻辑216和数据读逻辑218。图2说明的部件可以包含软件、硬件、固件或其组合。
时钟管理器202被配置成例如从ATE 110接收测试时钟(TCK)信号。这种测试时钟信号通常是ATE 110为测试集成电路的目的产生的时钟信号。可选地，时钟管理器202也被配置成从时钟140接收锁相环时钟(PLLCK)时钟信号。响应TCK和/或PLLCK信号，时钟管理器202产生一或多个其它时钟信号(例如，CK0、CK、CK\)，其中一些可以具有高于接收的测试时钟TCK信号的频率。同样地，测试模块120能够被配置成测试以高于ATE 110的时钟频率的时钟频率操作的IC设备。这允许例如使用旧测试设备完全测试IC设备。从时钟管理器202输出的时钟信号可以被提供给测试模块120内的其它部件。这些部件包含时钟驱动器220、命令驱动器222、地址驱动器224、地址产生器210、数据写逻辑216和数据读逻辑218。时钟管理器202的输出能够经由时钟驱动器220传送给IC 130。
命令单元204被配置成接收各种测试功能信号(例如，TCKE、TDQS、TCS\、TRAS\、TCAS\、TWE\、TBA[0:2]、TA10)，并且处理或向测试模块120内的其它部件传递这些功能信号。例如，命令单元204被配置用于产生要经由命令驱动器222传递给IC 130的命令信号。这些命令信号包含例如CKE、CS、RAS\、CAS\、WE\、BA[0:2]。在另一例子中，命令单元204被配置成接收分别由模式生成逻辑214和地址产生器210使用的数据产生和地址产生命令。这里在其它地方描述地址产生器210和模式生成逻辑214的操作的进一步细节。
在某些实施例中，命令单元204接收的测试功能信号包含SET(设置)，LOAD(加载)和CMD(命令)。使用CMD引脚作为输入数据源并且使用SET信号能够将4位宽的流寄存到寄存器中。例如，激活行命令能够是一系列4个串行位b0011，读命令能够是b0101，等等。当SET信号为高时，能够在TCK信号的正边缘寄存串行位。在一个实施例中，4个寄存器和一个2位计数器能够被用于接受CMD输入。
测试控制器206被配置成接收TEST(测试)、SET和LOAD信号，以将模块设置在测试模式，对测试模式(或阶段)进行编程，以及加载或使能测试地址和/或测试向量。另外，在某些实施例中，测试控制器206进一步被配置成存储数据扰码模式，行地址扰码模式和列地址扰码模式。如这里进一步描述的，这些模式被用于产生测试地址和测试数据。测试控制器206被配置成提供一或多个输出信号给测试模式寄存器212，测试模式寄存器212用于存储或传递测试代码、向量、模式等等以便进一步适当处理或使用。例如，TEST、SET和LOAD信号可以被用于从ATE 110向测试模块120传送地址产生模式。地址产生模式被存储在测试模式寄存器212中，并且必要时由地址产生器210读取。同样，TEST、SET和LOAD信号可以被用于从ATE 110向测试模式寄存器212传送数据扰码模式。如这里进一步描述的，由数据写逻辑216和数据读逻辑218使用此数据扰码模式。
测试DQ 208进一步被配置成从ATE 110接收地址数据，并且向地址产生器210传送此地址数据以用于产生附加地址。测试DQ 208进一步被配置成从ATE 110接收测试数据信号(例如TDQ[0:7])。接收的测试数据信号被处理或传递给测试模块120内的其它部件。可选地，这些测试数据信号被用于使用模式生成逻辑214和数据写逻辑216产生附加测试数据。例如，数据写逻辑216能够使用经由测试DQ 208接收的测试数据信号产生数据信号(例如，DQ[0:31])，该数据信号接着经由数据接口226被提供给IC 130。
测试DQ 208被配置成从ATE 110接收实际测试数据和测试模式命令。例如，当SET命令被测试控制器206接收时，在测试DQ 208上会期待测试模式命令。当LOAD命令被测试控制器206接收时，在测试DQ208上期待实际测试数据。
图3A和3B基于本发明一个实施例说明了测试模式命令。这些命令包含无测试的项1和9；用于加载行地址的项2和3；用于设置行计数器最低有效比特(LSB)的项5和6；用于设置行计数器方向的项8；用于加载列地址的项10和11；用于设置列计数器LSB的项13和14；和用于设置列计数器方向的项16。在图3B中，项18和19是为加载MRS(模式寄存器设置)数据而配置的命令；项23用于读取芯片标识；项26用于加载数据扰码(产生)信息；项27用于确定从测试模块120向ATE 110报告测试结果的形式；项30用于加载进一步的数据产生信息；项31用于控制针对特定类的存储器体系结构的地址和数据产生。测试模块120也可以被配置成支持增强MRS命令、移动MRS命令等等。
行计数器LSB和列计数器LSB被用于确定哪些行位和哪些列位在地址产生期间首先被递增。例如，如果行地址的第二位被设置成行计数器LSB，则相关行地址会被递增2。例如，如果行地址的第三位被设置成行计数器LSB，则相关行地址会被递增4。将行计数器设置成递减计数的命令被用于确定对行地址进行向上还是向下计数。可选地，当期望步进到存储器边界时，使用将LSB设置到除了第一位之外的位的设置。
返回图2，测试DQ 208也被配置成从测试模块120向ATE 110传送测试结果。例如，经由数据接口226从IC 130接收的信号能够被数据读逻辑218处理，并且被提供给测试DQ 208以便传送到ATE 110。经由测试DQ传送到ATE 110的数据能够包含从IC 130接收的全部测试结果，从IC 130接收的结果的汇聚版本，或结果的摘要(例如通过或失败指示)。传送的数据的形式取决于经由测试控制器206存储在测试模式寄存器212中的测试准则。
地址产生器210被配置成从时钟管理器202、命令单元204、测试DQ208和测试模式寄存器212接收信号。使用这种接收的信息，地址产生器210被配置成产生测试地址(例如A[0:15])以经由地址驱动器224传送给IC 130。这些地址被用于寻址IC 130。例如，在某些实施例中，这些地址被用于经由数据接口226将数据的加载引向IC 130。例如，从数据接口226写入IC 130的数据可以在IC 130内被存储在从地址驱动器224写入IC 130的地址处。如这里进一步描述的，可选地，地址产生器210产生的地址也被提供给模式生成逻辑214以用于产生测试数据或解释从IC130接收的数据。
在某些实施例中，地址产生器210包含序列模式产生器，例如在相关美国专利申请10/205,883，″Internally Generating Patterns For Testing InAn Integrated Circuit Device″，2002年7月25日提交，和相关美国专利申请11/083,473，″Internally Generating Patterns For Testing In AnIntegrated Circuit Device″，2005年3月18日提交中描述的，这两个专利申请被转让给相同受让人，并且在这里被完整地引为参考。
图4根据本发明各个实施例说明了地址产生器210的进一步细节。在这些实施例中，地址产生器210包含MRS寄存器410、行地址产生器420、列地址产生器430和可选的A10产生器440，每个均被配置成向MUX 450提供数据。MUX 450由MUX控制460控制，并且也可以从预充电控制470接收输入。
MRS寄存器410被配置成接收SET、LOAD、模式寄存器设置(MRS)和测试地址信号(TA[0:7])。通过测试DQ 208的TDQ[0:7]接收测试地址信号(TA[0:7])。接收SET、LOAD和TCNT信号以及行计数器信号的行地址产生器420被配置成产生多个行地址以用于测试IC 130。接收SET、LOAD和TCNT信号以及列计数器信号的列地址产生器430被配置成产生多个列地址以用于存储器设备30。A10产生器440被配置成接收TA10信号。TA10信号被用于分别控制A10位。A10位是在某些能够预充电的类型的存储器中存在的位。例如，如果IC 130是DRAM，则A10产生器440可以被配置用于产生使能DRAM自动预充电、全组(All-bank)命令的位。
MUX(复用器)450被配置成在MUX控制460的控制下接收和复用MRS寄存器410、行地址产生器420、列地址产生器430和A10产生器440的输出。MUX 450的输出是地址产生器210的输出，并且被提供给地址驱动器224以传送到IC 130。在某些实施例中，MUX 450的输出也被提供给数据写逻辑216和数据读逻辑218以产生和解释测试数据。
地址产生器210通常被配置成针对从ATE 110接收的每个地址产生不止一个地址以针对地址驱动器224进行传送。例如，在某些实施例中，地址产生器210被配置成从ATE 110接收单个基地址并且作为响应产生地址块。在某些实施例中，地址产生器210被配置成针对每个接收的地址产生2个(初始值加一)个地址。例如，对于接收的每个偶地址，地址产生器210可以被配置成产生相应奇地址。在各个实施例中，地址产生器210被配置成针对从ATE 110接收的每个地址产生4、8、16、32、64、128或更多个地址。在某些实施例中，地址产生器210被配置成产生足够达到下一地址边界的地址。例如，如果计数方向为向上，突发长度为4，并且第一读地址为Col-0，则列计数器会跳转到针对下一读地址的Col-4并且产生4个地址(Col-0到Col-3)。
在某些实施例中，测试模块120被配置成响应从ATE 110接收的存储器访问命令向IC 130提供存储器地址。例如，当活动命令被从ATE 110接收并且被调度传送到IC 130时，MUX控制460被配置成控制MUX 450，使得来自行地址产生器420的地址位将被传送到地址驱动器224。测试模块120将向被测DRAM(例如IC 130)发送活动命令(active command)(CS/RAS/CAS/WE＝0011)和伴随的地址位A[0:13](针对512Mb×8DRAM)。
当调度传送读命令时，MUX控制460将使用MUX 450选择来自列地址产生器430的地址位以发送到地址驱动器224。测试模块120将发送读命令(CS/RAS/CAS/WE＝0101)和伴随的地址位A[0:9](针对512Mb×8 DRAM)和A10(针对自动预充电或非自动预充电)。对于涉及发送地址位的写和加载模式寄存器操作存在类似情况。MUX控制460的操作通常响应于处理的命令的类型(例如加载模式寄存器、预充电、活动、读、写、选择等等)。
在某些实施例中，能够与测试行地址独立地递增测试列地址。可选地，行地址产生器420和列地址产生器430被配置成内部产生在测试期间用作地址的数序列。
再次参照图2，测试模式寄存器212被配置成存储在测试期间由地址产生器210、模式生成逻辑214、数据写逻辑216和数据读逻辑218使用的测试模式数据。例如，测试模式寄存器212被配置成从测试DQ 208接收起始列地址和/或起始行地址，并且在测试控制器206的控制下接收测试模式命令(例如图3A和3B中说明的命令)。在测试期间，这些和其它值被从测试模式寄存器212读取以便产生测试地址和测试数据。
在某些实施例中，测试模式寄存器212可使用测试寄存器设置命令进行编程，并且通过测试DQ 208的测试数据信号TDQ0-TDQ7进行编程。在测试模式中，TDQ0-TDQ7信号的输入能够被用于读和写测试数据，设置测试模式代码，加载行和列地址，对行和列计数器最低有效比特(LSB)编程，设置数据扰码模式，设置数据产生逻辑，加载测试数据模式等等。在某些实施例中，能够在任意时刻设置测试模式寄存器212内的寄存器。在某些实施例中，命令单元204处的SET命令被设置为高状态以加载测试模式命令和测试模式数据到测试模式寄存器212。
在某些实施例中，所有或部分的数据扰码模式、行地址扰码模式和列地址扰码模式被存储在可拆卸存储器中。例如，这些模式可以被包含在EPROM中，EPROM被配置成插到测试模块120中，或插到测试安装板中，测试安装板被配置成支持IC 130的一或多个实例。在这些实施例中，能够从外部将各种扰码模式编程到测试模块120。例如，在某些实施例中，用不同测试协议编程不同EPROM，并且根据期望的协议选择不同EPROM之一插到测试模块120中。在某些实施例中，为测试不同类型的IC 130编程不同EPROM。在可选实施例中，在除了EPROM之外的可拆卸存储器中包含扰码模式。例如，测试模式寄存器212能够被包含在ROM、快擦写存储器、一次性可编程逻辑等等中。
模式生成逻辑214、数据写逻辑216和数据读逻辑218被配置用于产生要写入到IC 130的测试数据，以及解释从IC 130读取的测试结果。图5根据本发明各个实施例说明了用于写入数据到IC 130和从IC 130读取数据的数据路径的进一步细节。
在图5说明的实施例中，测试DQ 208包含输入缓冲器510、输出缓冲器512、数据输入寄存器514和数据输出寄存器516。这些缓冲器被配置成分别针对ATE 110接收和发送数据。当从ATE 110接收数据时，输入缓冲器510的输出被存储在数据输入寄存器514中。同样，当数据准备传送到ATE 110时，它被存储在数据输出寄存器516中，直到被ATE 110读取。在各个实施例中，测试DQ 208被配置成并行传送8、16或更多个字节。
在图5说明的实施例中，数据接口226包含输出缓冲器520、输入缓冲器522、输出移位寄存器524和数据读取捕获526。要写入IC 130的数据被收集在输出移位寄存器524中，并且接着通过输出缓冲器520传递。从IC 130读取的数据被通过输入缓冲器522传递，并且被数据读取捕获526捕获。在典型实施例中，数据接口226被配置成以比测试DQ 208更快的时钟频率传送数据。
在图5说明的实施例中，数据写逻辑216包含数据写入寄存器530和MUX 535。数据写入寄存器530被配置成从数据输入寄存器514接收例如8位数据。根据数据扰码模式，在模式生成逻辑214的控制下，使用数据扰码模式将接收的数据扩充以产生附加数据。在通常的实施例中，在数据写入寄存器530内并行产生若干数据。例如，数据写入寄存器530可以被配置成并行地由8个初始位产生8个数据集合。这些数据被传送到MUX 535。在各个实施例中，MUX 535针对由测试DQ 208从ATE 110接收的每个数据字节接收16，32，64或更多个数据位。这里在其它地方讨论所述数据产生处理的进一步细节。
在图5说明的实施例中，数据读逻辑218包含MUX 545，可选的数据读出寄存器540和可选的比较单元550。在某些实施例中，数据读出寄存器540和MUX 545被配置成执行数据写逻辑216中执行的过程的相反过程。例如，MUX 545被配置成从数据读取捕获526接收数据并且传递接收的数据到一或多个数据读出寄存器540。数据读出寄存器540被配置成使用和数据写入寄存器530使用的数据扰码模式相同的数据扰码模式在与数据写入寄存器530执行的过程相反的过程中压缩所接收的数据。如果数据读出寄存器540从MUX 545接收的数据与数据写入寄存器530产生的数据相同，则数据读出寄存器540压缩数据，使得其与数据写入寄存器530从数据输入寄存器514接收的数据相同。在某些实施例中，压缩数据被直接传递到数据输出寄存器516以便传送到ATE 110。在这些实施例中，比较单元550是可选的。
数据读取捕获526、MUX 545、数据读出寄存器540、比较单元550和数据输出寄存器516形成用于在测试期间从IC 130读出数据的数据路径。在某些实施例中，读出数据路径中的部件被配置成从IC 130接收外部数据信号(DQ[0:31])，将信号压缩成外部测试数据信号(TDQ[0:7])，并且将外部测试数据信号返回到外部测试机器(例如ATE 110)。在其它实施例中，读出数据路径中的部件被配置成从IC 130接收外部数据信号(DQ[0:30])，将这些信号与期待值相比较，并且使用TDQ[0:7]的部分报告这些比较的结果。
被配置成写入数据到IC 130的数据路径中的部件(例如数据输入寄存器514、数据写入寄存器530、模式生成逻辑214、MUX535和输出移位寄存器524)被配置成从ATE 110接收外部测试数据信号(TDQ[0:7])，将信号扩充成外部数据信号(DQ[0:31])，提供外部数据信号到IC130。
在某些实施例中，写入数据路径的部件可以以测试机器的工作频率从外部测试机器接收测试数据的位，针对从测试机器接收的数据的每个位产生多个位，并且以IC130的工作频率将产生的位传送到IC130(该工作频率能够高于ATE130工作的频率)。
在一个例子中，写入数据路径中的部件可以以100MHz的时钟频率从ATE 110接收具有值″1″的TDQ3的位，通过仅仅重复该值多次由所接收的位产生位串″1111″，接着以200MHz的频率向IC130提供位串以作为DQ12-DQ15。在另一例子中，写入数据路径中的部件可以以100MHz的时钟频率从ATE 110接收具有值″1″的TDQ3的位，在运行时从接收的位产生位串″0101″，接着以400MHz的频率向IC 130提供产生的位串以作为DQ8-DQ11。使用模式生成逻辑214实现从位″1″产生″0101″的位串，模式生成逻辑214例如可以包含在″1111″的串中″反转每个奇位″的逻辑。在其它例子中，在TDQ[0:7]处接收的每个位被用于针对DQ[0:31]的每个产生4位，8位或更多位的突发。例如，在TDQ3处接收的位可以被用于在DQ12，DQ13，DQ14和DQ15的每个处产生4位突发。响应于模式生成逻辑214，这个位突发能够包含任何可能的4位模式。
在一个实施例中，读出数据路径的部件可以以IC 130的时钟频率从IC 130接收测试结果的位，将测试结果位串转换成单个位，以ATE 110的时钟频率向ATE 110提供单个测试结果位。在一个例子中，写入数据中的部件可以以400MHz的时钟频率从IC 130接收针对DQ16-DQ19的″0011″的测试结果位串。写入数据路径部件根据串是否与期望测试结果匹配将这个串缩减为″0″或″1″的值，并且通过TDQ5向ATE 110提供单个位(″0″或″1″)。
测试模块120的将从ATE 110接收的数据″扩充″和将从IC130接收的数据″压缩″的能力提供的技术优势在于，能够使用被配置成以更低时钟速度工作的ATE 110的实例以其正常时钟速度测试IC130。
在可选实施例中，数据读出寄存器540产生的压缩数据被传递到比较单元550。在这些实施例中，比较单元550被配置成将这个数据与数据写入寄存器530从数据输入寄存器514接收的数据的复本相比较。基于这个比较，比较单元550被配置成输出指示比较的数据是否匹配，例如测试″通过″或″失败″的值。因而，如果通过数据读出捕获256从IC 130读出的数据与通过输出移位寄存器524写入IC 130的数据相同，则数据输出寄存器516将从比较单元550接收指示″通过″的值。如果读出的数据与写入数据不相同，则数据输出寄存器516将从比较单元550接收指示″失败″的值。比较单元550的比较可以并行或串行地执行。
在某些实施例中，指示″通过″的值是测试模块120最初从ATE 110接收的数据的复本，指示″失败″的值是这个数据的补码。在某些实施例中，测试模块120最初接收的数据被存储在测试模块120内以用于此目的。在某些实施例中，原始数据被从ATE 110发送到测试模块120两次，使得它不必被存储在测试模块120中。可选地，也扩充第二数据集合以用于和比较单元550从IC 130接收的数据进行比较。在某些实施例中，指示″通过″的值是从ATE 130传送到测试模块120的某个其它值，以用于此目的。
在某些实施例中，数据读出寄存器540是可选的，并且比较单元550被配置成直接从MUX 545接收数据。在这些实施例中，比较单元550从数据写入寄存器530接收的数据是提供到MUX535的数据写入寄存器530的扩充输出的复本，而不是从数据输入寄存器514接收的输入的复本。将这个扩充输出的复本与从MUX 545接收的数据相比较。在这些实施例中，比较单元550被配置成使用扩充数据而不是压缩数据进行比较。比较单元550的输出反映比较是否发现匹配。在这些实施例中，通过数据读取捕获526从IC 130读出的数据不必重新压缩。数据写入寄存器530的扩充输出的复本可以已经存储在测试模块120内，或可以按需由从数据输入寄存器514接收的原始数据再生。
在可选实施例中，比较单元550被配置成直接从数据读取捕获526接收数据。在这些实施例中，比较单元550被配置成接收MUX535的输出的复本，并且将这个数据与从数据读取捕获526接收的数据相比较。在这些实施例中，MUX 545被省略。
模式生成逻辑214包含根据数据扰码模式处理(例如压缩或扩充)数据写入寄存器530和数据读出寄存器540内的数据所需的逻辑。在某些实施例中，该处理包含例如从数据写入寄存器530将要处理的数据传送到模式生成逻辑214。在这些实施例中，实际处理在模式生成逻辑214内进行，结果被传送回到要处理的数据被接收来自的部件。
在可选实施例中，模式生成逻辑214被配置成向数据写入寄存器530和数据读出寄存器540传送数据扰码模式，逻辑规则等等。在这些实施例中，实际处理在数据写入寄存器530和/或数据读出寄存器540处进行。例如，数据扰码模式可以被模式生成逻辑214发送到数据写逻辑216，这个数据扰码模式可以与从测试DQ 208接收的数据异或以产生数据写逻辑216的输出。
在某些实施例中，模式生成逻辑214被配置成在IC 130的测试期间或紧临在前加载上数据扰码模式(经由测试DQ 208)。在可选实施例中，模式生成逻辑214预装载有若干数据扰码模式，通过使用测试模式号，在测试期间或紧临在前选择这些数据扰码模式之一。
模式生成逻辑214被配置成从命令控制204，测试模式寄存器212，测试DQ 208，时钟管理器202和地址产生器210接收数据。在某些实施例中，因为模式生成逻辑214从地址产生器210接收数据，测试数据的产生能够是地址相关的。例如，不同数据扰码模式能够被用于要写入到奇和偶(列和/或行)地址的数据。在一个实施例中，在IC 130的测试实例中使用数据产生的地址相关性，其中实际物理存储的逻辑是地址相关的。例如，某些存储器设备使用第一电压信号在奇列地址存储数据和使用第一电压信号的反转形式在偶列地址存储数据。因而，数据11111111可以在实际物理存储中被存储为10101010。通过地址相关数据产生，测试模块120能够被配置成运行测试模式，使得实际物理存储为11111111、00000000或其任何排列。
图6是根据本发明各个实施例说明数据写入寄存器530的进一步细节的模块图。测试数据信号(TDQ)被以ATE 110的时钟频率从ATE 110接收，并且存储在数据输入寄存器514中。TDQ信号被从数据输入寄存器514提供到偶块610和奇块615。偶块610被配置成产生要存储在偶地址的输出数据的部件，奇块615被配置成产生要存储在奇地址的输出数据的部件。偶块610和奇块615也从模式生成逻辑214接收测试反转位信号(TINV0)。如果这个信号为高，则偶块610或奇块615内的位之一将相对于TDQ信号被反转。哪个位被反转则取决于突发地址LSB信号(CA0)的状态。在某些实施例中，当TINV0为高时将反转与奇地址相关的位。偶块610从模式生成逻辑214接收突发地址LSB信号(CA0)，奇块615从模式生成逻辑214接收互补信号(CA0\)。CA0例如为当前列地址的LSB。偶块610和奇块615可以被配置成使用异或操作或锁存器与复用器的组合以串行方式产生其相应输出。例如，复用器可以被配置成响应CA0而选择锁存器的反转输出或非反转输出。
偶块610和奇块615的输出分别被传递到反转块620和反转块625。反转块620进一步从模式生成逻辑214接收INV0信号，反转块625进一步从模式生成逻辑214接收INV1信号。反转块620和反转块625的每个被配置成分别响应INV0和INV1反转或不反转偶块610和奇块615的输出。例如，在某些实施例中，当INV0或INV1为高时，传入数据被反转。
反转块620和反转块625被配置成输出信号“偶数据写入”(DW_E)和“奇数据写入”(DW_O)，这些信号被提供给寄存器块630。在某些实施例中，当INV0和INV1信号为高时，DW_E和DW_O信号将均分别包含偶块610和奇块615的输出的初值和补码(complement)。在某些实施例中，当INV0和INV1信号为低时，DW_E和DW_O信号将均包含偶块610和奇块615的输出的初值的2个复本。INV0和INV1信号的状态取决于模式生成逻辑214内的逻辑，如果针对IC 130的特定实例编程模式生成逻辑214，则这些状态能够取决于IC 130的体系结构和拓扑。
如这里其它地方所讨论的，模式生成逻辑214的操作能够响应行地址和/或列地址。例如，在某些实施例中，以下逻辑可以被用于在IC 130内的存储器阵列中写入实心模式：INV0＝(RA0 XOR RA1)XOR RA8。(其中RA0，RA1和RA8是行地址位，异或是异或函数)。这意味着当行地址RA0＝1，RA1＝0，RA8＝0时，INV0将具有值1，数据将在反转块620中被反转。可选地，这个反转被用于补偿其实际逻辑位存储为地址相关的存储器。在多数情况下，INV0将与INV1相同，因此只需要一个信号。
通常，数据写入寄存器530将包含被配置成处理从ATE 110接收的每个TDQ数据单元(例如TDQ0至TDQ7)的类似部件集合。例如，如果TDQ0等于1，CA0(列地址的LSB)为0并且TINV0为1，则反转块620的输入将为1，并且反转块625的输入将为0。(TINV0＝1意味着反转奇位处于活动)。如果INV0或INV1信号为活动，反转块620和反转块625会再次反转数据。INV0或INV1信号的值取决于模式生成逻辑214的输出。
在某些实施例中，寄存器块630包含被配置成接收DW_E和DW_O的多个先入先出(FIFO)寄存器。如图6所示，这些FIFO寄存器能够包含EV_0寄存器635、EV_1寄存器640、OD_0寄存器645和OD_1寄存器650。EV_0寄存器635和EV_1寄存器640被配置用于处理从反转块620接收并且要包含在测试模块120的输出的偶位中的数据，而OD_0寄存器645和OD_1寄存器650被配置用于处理相应的奇位。EV_0寄存器635和EV_1寄存器640被配置成存储来自DW_E信号的“偶数据写入0”(DW_E0)和“偶数据写入1”(DW_E1)信号。OD_0寄存器645和OD_1寄存器650被配置成存储来自DW_O信号的“奇数据写入0”(DW_O0)和“奇数据写入1”(DW_O1)信号。这些DW_E0、DW_E1、DW_O0和DW_O1信号被并行提供给MUX 535。MUX 535被配置成由这些并行信号产生串行流。串行流经由输出移位寄存器524作为数据信号(DQ)中的数据的序列(例如4位)被提供给IC 130。因而，在图6说明的实施例中，来自ATE 110的TDQ数据的一个位导致4位DQ数据被传送到IC 130。
如在美国专利申请11/207,581，″Architecture and Method for Testingof an Integrated Circuit Device″中描述的，类似于图6中说明的部件的部件可以被包含在测试模块120的读出数据路径中。在某些实施例中，如果提供给IC 130的测试数据与从IC 130接收的相同，则测试模块120被配置成向ATE 110回传测试模块120最初从ATE 110接收的相同数据，如果从IC 130接收的数据与提供给IC 130的数据不相同，则测试模块120被配置成向ATE 110传递测试模块120最初从ATE 110接收的数据的补码。
图7A和图7B包含根据本发明各个实施例说明使用图6图解的系统进行的数据扩充的若干例子的表格。这些表格包含表示从数据输入寄存器514接收的数据位的TDQ列710，指示偶块610和奇块615接收的CA0和CA0\值的CA0列720，和表示第一位与偶地址还是奇地址相关的偶数据位列730。这些表格还包含指示寄存器块630的输出的4部分列740(例如DW_E0、DW_E1、DW_O0和DW_01)。在图7A中，4部分列740表示TINV0为低的缺省模式，在图7B中，4部分列740表示TINV0为高的缺省模式。最终，图7A和7B中包含的表格包含表示提供给输出移位寄存器524的4个DQ输出值的4部分列750。
图8A-8H根据本发明各个实施例说明了可以从测试模块120传送到IC 130的各种测试数据模式。图8A和8B包含产生统一(例如全1或全0)位阵列的测试数据模式。图8C和8D包含具有单个反转，例如每个其它位被反转的测试数据模式。图8E和8F包含具有双反转，例如每个其它位对被反转的测试数据模式。图8G和8H包含具有四个反转，例如每个其它4位集合被反转的测试数据模式。其它测试数据模式在IC 130内产生国际象棋棋盘式、列条纹行条纹双列、双行或类似位存储。
在IC 130中发生的测试数据的实际物理存储模式可以不同于提供给IC 130的位模式。例如，某些类型的存储器存储对于偶和奇列地址使用不同表格。在这些存储器中，图8C的测试数据模式可以产生对应于偶列地址的全一的表格和对应于奇列地址的全零的表格(假定该模式的第一位针对偶列地址)。如果图8D的测试数据模式被使用，则第一表格为全零，第二表格为全一。此外，在这些存储器中，图8E和8F的测试数据模式在2个表格的每个内产生国际象棋棋盘式模式。
在某些存储器中，如这里其它地方讨论的，某些类型的存储器使用数据的实际物理存储的逻辑为地址相关的体系结构。例如，逻辑1可以在偶地址列(和/或行)中由高电压表示，在奇地址列(和/或行)中由低电压表示。在这些类型的存储器中，图8A和8B的数据测试模式产生国际象棋棋盘式的电压值，而图8C和8D的测试数据模式产生用相同实际电压值填充的存储器单元阵列。因为测试模块120内的测试数据的产生能够是列地址和/或行地址相关的，测试模块120能够对实际物理存储为地址相关的各类型的存储器应用期望的测试模式。
返回图2，时钟驱动器220被配置成向IC 130提供时钟信号。这个时钟信号通常使用时钟管理器202来产生，并且可以比从ATE 110接收的时钟频率更快。
命令驱动器222被配置成向IC 130传送从命令控制204接收的命令。例如，命令驱动器222可以被配置成向包含存储器设备的IC 130的实例提供加载、读出、预充电或类似命令。在本发明的某些实施例中，命令驱动器222包含调度器，其可配置成控制从测试模块120传送到IC 130的命令(或数据)的定时。例如，可以期望测试IC 130以预定速率接受命令的能力。
图9说明了被配置成调度命令到IC 130的传送的命令驱动器222的实施例。这个实施例包含一组同步D-FF(触发器)920、FIFO(先入先出)缓冲器930、命令解码器940、调度计数器950和状态机960。同步D-FF 920被配置成将以ATE 110的频率通过命令控制204接收的命令与测试模块120的时钟频率(CK)相同步。CK0可以是TCK的两倍或更多倍。在时钟管理器202使得CK0与TCK同步的实施例中，与少至2个的D-FF的同步是可能的。
FIFO缓冲器930被配置成存储从同步D-FF920接收的命令，直到它们准备好被传送到IC 130。FIFO缓冲器930能够是例如深度16的FIFO缓冲器。命令也在命令解码器940中被解码并且传递到调度计数器950。调度计数器950使用表格查找确定应当允许在具体命令和前一命令之间经过多少时钟周期。可选地，由调度计数器950从FIFO缓冲器930读出前一命令。当从FIFO缓冲器930弹出命令时，它被状态机960接收，状态机960被配置成在传送命令到IC 130之前等待由调度计数器950确定的时钟周期数。
能够依据时钟节拍设置编程的延迟。因而，某些命令可以导致在下一命令被传送到IC 130之前有1、2、3、4或更多个时钟节拍的延迟。通过依据时钟节拍设置延迟，或通过改变用于测试模块120和IC 130之间的通信的时钟频率，能够控制命令之间的实际延迟时间。
图10包含根据本发明各个实施例说明基于时钟周期的命令调度的表格。在这个表格内，参数列1010包含可以在状态机940中定义的若干不同命令集。例如，在第三行中示出了后跟读/写命令的活动命令的定时特性。缺省时钟周期(tCK)是3.75纳秒(ns)，而其它时间被表示成TCK的倍数。通常，tCK是用于测试模块120和IC 130之间的通信的时钟周期。示出的数据适用于特定类别的SDRAM(同步动态随机存取存储器)。在可选实施例中可以使用其它时钟速度和延迟。例如，也可以使用调度来减少测试模块120内时延的影响。
再次参照图2，地址驱动器224被配置成向IC 130提供地址。通常，这些地址被用于通过数据接口226读取或写入数据。数据接口226被配置成在测试模块120和IC 130之间传送数据。在某些实施例中，数据接口226包含被配置用于与IC 130进行电接触的测试垫、接触引脚、插座等等。
图11根据本发明各个实施例说明了包含至少一个测试模块120和被配置成接纳IC 130的至少一个底座1120的测试安装板1110。测试安装板1110能够包含印制电路板模块等等。在某些实施例中，测试模块120被实现成10×10mm 144引脚二进制门阵列(BGA)，底座1120是SDRAMBGA插座。
图12根据本发明各个实施例说明了包含多个测试安装板1110的测试阵列1210。在各个实施例中，测试阵列1210包含2、4、8、16、32或更多个测试安装板1110。可选地，测试阵列1210还包含存储器1220，存储器1220被配置成存储测试参数并且电子连接到每个测试安装板1110。例如，在各个实施例中，存储器1220包含数据扰码模式、列地址扰码模式、行地址扰码模式、其它测试参数和/或类似数据。存储器1220通常是例如静态RAM或快擦写存储器的非易失存储器。可选地，存储器1220是可分离的。在某些实施例中，测试安装板1110是可选的，底座1120和测试模块120被附连到测试阵列1210。测试模块120的单个实例可以被配置成测试均安装在底座1120的不同实例中的多个集成电路。可以使用测试模块120的单个实例产生的数据信号或地址信号并行测试这些多个集成电路。
图13根据本发明各个实施例说明了使用测试模块120测试IC 130的方法。在这些方法中，测试模块120被连接到ATE 110和IC 130，并且被配置成执行特定于IC 130的测试。这些测试包含测试模块120从ATE110接收测试信号，基于接收的测试信号产生测试地址和测试数据，向IC130发送产生的测试信号，从IC 130接收测试结果和向ATE 110报告。
更具体地，在附连ATE的步骤1310中，测试模块120通过N通道接口115电子连接到ATE 110。在某些实施例中，这种连接包含将测试模块120连接到ATE 110中包含的标准测试探头。在某些实施例中，这种连接包含将ATE 110连接到在其上安装有测试模块120的印制电路板。
在附连IC的步骤1320中，测试模块120被电子连接到例如IC 130的一或多个要测试的集成电路。这种连接可以通过M通道接口125和/或测试阵列1210来进行。例如，在某些实施例中，附连IC的步骤1320包含将IC 130插到测试阵列1210内的底座1120上。在某些实施例中，该多个IC 130包含多个存储器设备。
在配置测试模块的步骤1330中，测试模块120被配置成对IC 130执行测试。该配置可以包含指定用于与IC 130通信的时钟频率，该时钟频率不同于用于ATE 110和测试模块120之间的通信的时钟频率。该配置还可以包含规定用于产生测试模块120内的、在测试IC 130时使用的测试地址和测试数据的参数。在某些实施例中，配置测试模块120包含选择若干可选预定测试配置之一。在某些实施例中，配置测试模块120包含将其中存储有测试参数的非易失存储器连接到测试模块120。在某些实施例中，配置测试模块的步骤1330包含从ATE 110向测试模块120传送配置命令和数据。可选地，这些数据被可选地测试模式寄存器212中。
可选地，配置测试模块的步骤1330、附连IC的步骤1320和附连ATE的步骤1310以交替顺序执行。
在接收测试信号和步骤1340中，测试模块120通过N通道接口115从ATE 110接收测试信号。这些测试信号被以第一时钟频率接收，并且可以包含针对IC 130的命令、地址和测试数据。通常，接收的测试信号取决于ATE 110的设置。
在产生步骤1350中，测试模块120被用于响应在接收测试信号步骤1340中接收的测试信号和在配置测试模块步骤1330中指定的配置来产生测试地址和测试数据。产生步骤1350通常包含使用地址产生器210产生测试地址，以及使用模式生成逻辑214和数据写逻辑216产生测试数据。
在各个实施例中，产生步骤1350针对在接收测试信号步骤1340中从ATE 110接收的每个数据单元产生2、4、6、8或更多个数据单元。可选地，产生步骤1350包含响应地址数据而产生测试数据。例如，与要存储在奇地址的数据相比，针对要存储在偶地址的数据的产生处理可以不同。可选地，产生的测试数据被配置成在IC 130内产生特定数据模式。这些模式可以包含全一、全零、国际象棋棋盘式、每个其它位的反转、每个其它位对的反转、交替列或交替行等等。
在发送测试信号步骤1360中，例如使用M通道接口125以第二时钟频率将产生步骤1350中产生的测试数据从测试模块120发送到IC 130。可选地，第二时钟频率比第一时钟频率更快。在某些实施例中，发送测试信号步骤1360包含调度命令从测试模块120到IC 130的传送。
在可选的接收结果步骤1370中，测试模块120例如经由M通道接口125从IC 130接收测试结果。这些测试结果响应于在发送测试信号步骤1360发送的测试信号。
在可选的报告步骤1380中，接收的测试结果被测试模块120处理，报告被提供给ATE 110。在某些实施例中，这个处理包含产生步骤1350中使用的数据产生过程的相反处理。在某些实施例中，这个处理包含将接收的测试结果与期望测试结果相比较。提供给ATE 110的报告能够包含指示″通过″或″失败″的数据，ATE 110期待的数据或这个数据的补码等等。
在可选的分离IC步骤1390中，将IC 130与底座1120分离。通常，IC 130被配置成在普通模式中与测试模块120分离地工作。测试模块120被配置成接收IC 130的不同实例并且对每个实例重复图13说明的方法。
图14根据本发明各个实施例说明了产生测试数据的方法。这些方法可以被包含在例如图13的产生步骤1350中。在说明的方法中，数据产生响应于配置测试模块步骤1330所确定的测试模块120的配置，以及从ATE110接收的地址和测试数据。
在接收输入步骤1410中，测试模块120从ATE 110接收测试数据，并且可选地，从ATE 110接收测试地址。接收的测试数据能够包含单个位、8位字节、16位字、一对8位字节等等。可选地，接收的数据被存储在例如数据输入寄存器514的输入缓冲器中。以第一时钟频率接收这个测试数据。
在可选的基于地址的反转步骤1420中，复制在接收输入步骤1410中接收的数据的位。这个复制产生该位的2个实例(初始和新实例)。响应地址数据而反转该2个实例的一个、两个，或者均不反转。例如，在测试模块120的某些配置中，要存储在偶地址的位的复本被反转，要存储在奇地址的复本不反转。
可选地，基于地址的反转步骤1420使用图6所示的偶块610和奇块615来执行。通常对接收输入步骤1410中接收的数据的每个位并行地应用基于地址的反转步骤1420。基于地址的反转步骤1420产生双倍数目的测试数据位。
在基于模式的反转步骤1430，复制每个可用测试位以产生该位的2个实例。响应测试模式而反转该2个实例的一个、两个，或者均不反转。例如，在某些实施例中，反转块620和反转块625均被用于分别响应INV0和INV1来复制一个位和反转该位的新实例。从模式生成逻辑214接收INV0和INV1。可选地，基于模式的反转步骤1430的结果被存储在锁存器或例如寄存器块630的寄存器块中。
可选地，以不同顺序执行基于地址的反转步骤1420和基于模式的反转步骤1430。这些步骤共同产生四倍可用测试数据。例如，从ATE 110接收的8位测试数据将产生32位可用测试数据。在某些实施例中，这些步骤的一个或两个被执行额外次以产生进一步的数据。
在串行化步骤1440中，使用例如MUX 535的复用器将使用基于地址的反转步骤1420产生的位串行化。串行化处理产生定序的位序列。可选地，这个定序的序列被存储在输出移位寄存器525中。
在传送步骤1450中，定序的位序列被传送到例如IC 130的被测试的集成电路。以第二时钟频率进行这个传送，第二时钟频率可选地不同于(例如更快或更慢于)接收输入步骤1410的第一时钟频率。
图15根据本发明各个实施例说明了处理从IC 130接收的测试结果的方法。在这些实施例中，对测试结果执行与例如结合图14讨论的数据产生过程近似相反的过程。
在接收测试结果步骤1510中，测试模块120从IC 130接收数据。这个数据响应于先前提供给IC 130的测试数据(例如通过图13和14中说明的方法)。在某些情况下，可以响应发送到IC 130的读命令来接收数据。以第一时钟频率接收所接收的数据。
在串行压缩步骤1520中，基于从模式生成逻辑214接收的反转信号串行压缩所接收的数据。例如在某些实施例中，响应INV0和INV1信号压缩所接收的数据。串行压缩步骤1520将所接收的数据中包含的位数降低两倍，并且可以使用反转块620和反转块625的逆来执行。
在可选的串行压缩步骤1530中，响应地址信息进一步压缩所接收的数据。例如，可以使用与从偶地址接收的数据不同的逻辑来压缩从奇地址接收的数据。串行压缩步骤1530可以使用偶块610和奇块615的逆来执行，并且导致进一步将数据降低两倍。
可选地，以交替顺序执行串行压缩步骤1520和串行压缩步骤1530。这些步骤共同导致对接收的数据的4倍压缩。例如，如果从IC 130接收32位，这些步骤将产生8位压缩数据。可以重复这些步骤中的任意一个以便实现更大压缩比。
在报告步骤1540中，使用串行压缩步骤1520和串行压缩步骤1530产生的压缩数据被传送到ATE 110。可选地，以不同于第一时钟频率的时钟频率进行这个通信。
图16根据本发明各个实施例说明了处理从IC 130接收的测试结果的可选方法。在这些实施例中，将测试结果与期望结果相比较，这个比较的输出被用来与ATE 110通信。该比较可以与从IC 130接收的数据进行，与一个压缩步骤(例如串行压缩步骤1520或串行压缩步骤1530)之后从IC 130接收的数据进行，或与不止一个压缩步骤之后从IC 130接收的数据进行。到ATE 110的通信能够包含指示″通过″或″失败″的值，或可选地包含ATE 110期待的数据。
在接收测试结果步骤1610中，测试模块120从IC 130接收数据。这个数据响应于先前提供给IC 130的测试数据(例如通过图13和14中说明的方法)。在某些情况下，可以响应发送到IC 130的读命令来接收数据。以第一时钟频率接收所接收的数据。
在访问期望结果步骤1620中，测试模块120访问期望结果。期望结果可以是不同的，这取决于在与期望结果比较之前是否要压缩在接收测试结果步骤1610接收的数据。例如，如果在任何压缩之前要比较接收的数据，则期望结果可以是在例如报告步骤1380或传送步骤1450中从测试模块120发送到IC 130的数据的复本。这个复本可以先前已经存储在测试模块120中，或可以在必要时作为访问期望结果步骤1620的一部分而重新产生。在另一例子中，如果要在一或多个压缩步骤之后比较所接收的数据，则期望数据可以是在图14说明的方法的适当阶段的数据的复本。这个复本可以先前已经被保存，或可以在运行时刻由例如在接收输入步骤1410最初从ATE 110接收的数据再生。
在某些实施例中，访问期望结果步骤1620包含从ATE 110接收期望结果。例如，可以使用测试DQ 208和特定于这个操作的命令将期望结果从ATE 110载入测试模块120。当从IC 130返回接收的结果预计不同于发送到IC 130的结果时，这些实施例是有利的。在某些实施例中，期望结果从ATE 110载入测试模块120包含使用特定期望数据加载命令或专用输入。
在比较步骤1630中，比较单元550被用来将在访问期望结果步骤1620中访问的期望结果与从IC 130接收的数据(或其压缩版本)进行比较。
在报告步骤1640，在比较步骤1630进行的比较的输出被用于与ATE110通信。在某些实施例中，该输出被用来确定指示″失败″或″通过″的值是否应当发送到ATE 110。在某些实施例中，如果比较步骤1630的输出指示从IC 130接收了期望数据，则期望数据的复本被发送到ATE 110，而如果比较步骤1630的输出指示未从IC 130接收期望数据，则期望数据的补码被发送到ATE 110。
可选地，以各种组合使用图15和图16说明的方法。例如，一个压缩步骤可以后面跟有与期望数据的比较。可选地，以和测试模块120从IC130接收的数据不同的频率提供从IC 130提供到ATE 110的报告。
图17根据本发明各个实施例说明了产生地址数据的方法。可以例如使用地址产生器210执行这些方法。
在设置行计数器步骤1710中，在测试模块120内设置行计数器的初值。可以使用测试DQ 208和命令控制204处的适当命令将这个初值载入测试模块120。可选地，通过将非易失存储器连接到测试模块120可以将这个初值载入测试模块120，该非易失存储器预装载有该初值。在某些实施例中，初始行值被配置成指示将存储初始测试数据的IC 130内的存储器地址。
在设置列计数器步骤1720，在测试模块120内设置列计数器的初值。能够以类似于设置行计数器步骤1710的方式执行这个步骤。在某些实施例中，初始列值被配置成指示初始测试数据将被存储在的IC 130内的存储器地址。
在设置行计数方向步骤1730，在测试模块120内设置行计数方向。能够以类似于设置行计数器步骤1710的方式执行这个步骤。对于向上计数，计数方向能够为″正″，对于向下计数，计数方向能够为″负″。
在设置列计数方向步骤1740，在测试模块120内设置列计数方向。能够以类似于设置行计数器步骤1710的方式执行这个步骤。对于向上计数，计数方向能够为″正″，对于向下计数，计数方向能够为″负″。
在设置行LSB步骤1750，设置针对行计数的LSB(最低有效位)。能够以类似于设置行计数器步骤1710的方式执行这个步骤。LSB是将在计数过程中首先改变的位。如果最低值位是LSB，则将按一进行计数。如果下一位被设置成LSB，则将按二进行计数，如果之后下一位被设置成LSB，则将按4进行计数，等等。
在设置列LSB步骤1760，设置针对列计数的LSB(最低有效位)。能够以类似于设置行计数器步骤1710的方式执行这个步骤。在行计数步骤1770中，响应在步骤1710、1730和1750设置的值改变行地址。在列计数步骤1780中，响应在步骤1720、1740和1760设置的值改变列地址。在串行化地址步骤1790，改变的列地址和改变的行地址被串行化以形成可以用来访问IC 130的完整地址。
在各个实施例中，图17说明的步骤的一或多个是可选的。例如，计数方向可以缺省始终为正，行和/或列LSB可以始终为最低值位，行和/或列计数器的初值可以等于零或一。
图18根据本发明各个实施例说明了命令调度的方法。在这些方法中，测试模块120接收命令以传送到IC 130。通常以和从测试模块120传送这些命令到IC 130的时钟频率不同(例如更慢)的时钟频率从ATE 110接收这些命令。为了控制命令到IC 130的传送的定时，命令可以暂时保存在测试模块120中并且根据传送调度来传送。图18说明的方法允许测试模块120的用户测试IC 130以特定速率接收和响应命令的能力。
在接收命令步骤1810中，测试模块120从ATE 110接收命令。接收的命令可以包含例如读命令、写命令、活动命令、刷新命令、预充电命令等等。
在存储命令步骤1820中，存储接收的命令。在某些实施例中，在临时存储于D触发器之后，命令被存储在例如FIFO缓冲器930的FIFO缓冲器中。例如同步D-FF 920的D触发器通常以与第一时钟频率同步的第二时钟频率运行。在某些实施例中，第二时钟频率是第一时钟频率的至少两倍。在各个实施例中，FIFO缓冲器被配置成存储2、4、8、16、32或更多个命令。
在确定命令延迟步骤1830中，确定接收的命令所需的延迟。通常按第二时钟频率的时钟周期度量延迟量。可选地，延迟量取决于先前接收的命令。例如，预充电命令和读命令之间的延迟可以不同于读命令和预充电命令之间的延迟。图10说明了命令延迟的进一步例子。
在某些实施例中，确定命令延迟步骤1830包含使用命令解码器940来解码接收的命令和使用调度计数器950确定适当延迟。调度计数器950通常被配置成在类似于图10示出的表格中查找延迟时间。可选地，在测试模块120内或在测试模块120可访问的存储器中存储这个数据。调度计数器950被配置成从FIFO缓冲器930接收前一命令。
在检索命令步骤1840中，从ATE 110接收的命令被从FIFO缓冲器930中弹出并且载入状态机960。
在延迟步骤1850中，接收的命令被保存在状态机960中，直到经过由来自调度计数器950的输入确定的适当延迟时间。在传送步骤1860，在适当延迟时间之后，从测试模块120传递接收的命令到IC 130。
图19根据本发明各个实施例说明了配置用于测试多个集成电路的测试阵列的方法。在这些方法中，例如测试阵列1210的测试阵列加载有测试参数，所述测试参数被配置成用于测试IC 130的不止一个实例。在某些实施例中，通过插入包含测试过程的非易失存储器，测试参数被载入测试阵列1210。在其它实施例中，通过传送测试过程(和相关测试参数)到测试阵列1210中，测试参数被载入测试阵列1210。可选地，测试参数被存储在由多个测试模块120共享的测试模式寄存器212的实例中。
在选择IC步骤1910中，选择例如IC 130的集成电路进行测试。这个选择可以包含例如选择来自特定制造商的特定类型的集成电路。
在选择过程步骤1920中，选择测试过程以测试所选择的集成电路。测试过程通常是针对所选择的集成电路或针对不同集成电路配置的若干可选测试过程之一。每个可选测试过程与一组测试参数相关。这些参数包含如这里其它地方讨论的可以被存储在测试模式寄存器212中的数据。这些参数也可以包含例如图10中说明的、用于调度命令到IC 130的传送的延迟数据。
在插入IC步骤1930，在选择IC步骤1910选择的集成电路的一或多个实例被插入测试阵列1210中。例如，在某些实施例中，存储器芯片的若干实例被插入到测试阵列1210内的多个测试安装板1110内的底座1120的相应实例中。
在过程编程步骤1940中，表征所选择的测试过程的测试参数被载入测试阵列1210。在某些实施例中，对过程编程包含向存储器1220插入包含测试参数的非易失存储器。在其它实施例中，对过程编程包含在存储器1220已经插入测试阵列1210中之后向存储器1220传送测试参数。存储器1220被配置成由测试阵列1210内的测试模块120的多个实例共享。在其它实施例中，对过程编程包含并行向测试模块120的若干实例的每个进行传送，使得测试参数被载入多个相关测试模式寄存器212。
在可选的测试IC步骤1950中，使用自动测试设备和在过程编程步骤1940载入测试阵列1210的测试参数测试插入测试阵列1210的集成电路之一。
图20说明了测试模块120被配置成测试多个IC 130的本发明实施例。在这些实施例中，并行地向IC 130的不止一个实例提供时钟驱动器220、命令驱动器222、地址驱动器224和/或数据接口226的输出。例如，可以在4个分立的IC 130，即接收DQ[0-7]的第一IC 130，接收DQ[8-15]的第二IC 130，接收DQ[16-23]的第三IC 130和接收DQ[24-31]的第四IC130间划分数据接口226(例如D Q[0:31])的所产生的数据输出。也向4个分立IC 130的每个分发时钟驱动器220，命令驱动器222和/或地址驱动器224的输出，每个IC 130通常从这些部件接收相同的数据。
在某些实施例中，图20说明的多个IC 130的每个被布置在相同电子设备中。例如，每个IC 130可以是SiP内的分立存储器芯片。可选地，图20说明的多个IC 130的每个可以被布置在分立电子设备中。例如，多个IC 130的每个被安装在测试阵列1210内的不同测试安装板1110上。在图20说明的测试模块120的实施例中，ATE 110能够被用来在不使用测试模块120而测试一个IC 130所需要的时间测试2、3、4或更多个IC130。进一步，即使并行测试不止一个IC 130，仍能够以高于ATE 110的时钟频率的时钟频率进行测试。
图21说明了在从IC 130读出数据之后在串行压缩中使用的逻辑2100。使用从ATE 110接收的期望数据以及可选的从模式生成逻辑214接收的数据扰码信息实现串行压缩。可选地，与测试(TDQ)数据同时将期望数据从ATE 110传送到测试模块120。在某些实施例中，通过一或多个附加数据引脚传送期望数据。例如，在某些实施例中，n通道总线115包含到测试模块120的配置用于传送期望数据的引脚的2个连接。在某些实施例中，通过命令引脚复用期望数据。这些实施例可以适用于在命令之后包含额外时钟周期的DDR存储器或其它设备的测试。
图21说明的逻辑2100执行的压缩是串行的原因在于，以串行方式接收和处理在压缩中使用的位，并且压缩在2个阶段进行。应用逻辑2100的第一阶段部分取决于接收的第一数据是来自于偶地址还是奇地址，应用逻辑的第二阶段部分取决于来自相邻位对的结果。第一阶段包含分成2个集合(一般指定为2110A和2110B)的逻辑门2120，其被配置成根据期望数据和接收的实际数据产生输出。通过使能匹配值EM00、EM11、EM01和EM10表示期望数据。EM00要使能匹配″0，0″与期待输出″0″，EM11要使能匹配″1，1″与期待输出″1″，EM01要使能匹配″0，1″与期待输出″0″，EM10要使能匹配″1，0″与期待输出″1″。通常，通过对逻辑门2120内的″与非″门，″与″门或″或″门的输入提供通过来自ATE 110的期望数据接收的这些值，使用EM00、EM11、EM01和EM10输入。如果奇位反转启用，则EM01或EM10为真，如果奇位反转禁用，则EM00或EM11为真。
实际接收的数据被表示成DRe0、DRo0、DRe1和DRo1(DR＝读出数据)。DRe0是从偶地址读出的第一实际位值，DRe0是从奇地址读出的第一实际位值。DRe1是从偶地址读出的第二实际位值，DRo1是从奇地址读出的第二实际位值。
逻辑门集合2110A被配置成处理2位(DRe0和DRe0)，而逻辑门集合2110A被配置成处理2位(DRe1和DRo1)。在说明的例子中，逻辑门2120被配置成处理总共4位。在典型实施例中，在交替时钟周期上串行使用逻辑门集合2110A和2110B。因而，在第一时钟周期处理2位，在第二时钟周期处理2位。每个逻辑门集合2110A和2110B被配置成使用使能匹配值EM00、EM11、EM01和EM10将2位压缩成一个位(分别为DR0和DR1)。
MUX 2130A被配置成在逻辑门集合2110A内选择逻辑门2120的输出之一，MUX 2130B被配置成在逻辑门集合2110B内选择逻辑门2120的输出之一。这些选择取决于EM00、EM11、EM01和EM10的哪些值为真。该选择针对每个逻辑门集合2110A和2110B产生单个位结果，例如DR0或DR1。
图21说明的串行压缩逻辑2100的第二阶段包含第三逻辑门集合2110C。这些逻辑门2140响应于EM00、EM11、EM01和EM10，以及DR0和DR1。这个逻辑门集合2110C被配置成比较串行压缩逻辑的第一阶段的2个结果(DR0和DR1)。因为这些结果自身均是一对位之间比较的结果，第二阶段的输出取决于4个输入位的状态。每个逻辑门2140的输出被MUX 2130C接收，MUX 2130C响应EM00、EM11、EM01和EM10选择这些输出之一，以作为图21说明的压缩逻辑的输出TDR。
图21说明的串行压缩逻辑2100产生4比1压缩比。期望数据值EM00、EM11、EM01和EM10均允许2比1的压缩。因而，通过在2个逻辑阶段使用这些期望值，能够两次实现2比1压缩，从而产生4比1的系统压缩比。2阶段逻辑也允许压缩响应于数据被读取自的地址的最低有效位是奇还是偶，以及奇(或偶)位是否被反转。虽然在单个逻辑阶段能够实现4比1压缩比，然而这通常需要多于4个的期望数据值，不响应于地址为奇还是偶，或不响应于某些位是否被反转。在可选实施例中，多于4个的期望数据值被用来在单个逻辑阶段，和/或以更大压缩比实现压缩。
图22A和22B说明了图21的压缩逻辑2100的应用。在图22A中，表格2210A示出了输入TDQ(0-3)2220如何产生TDQ输出2260。输出的值响应于输入数值，第一数据位是否来自于偶地址(LSB＝0或否)2230，系统是否正工作于没有位反转的缺省模式2240A(与偶或奇位被反转2240B的模式相反)，以及EM00和EM11的值。表格2210A中示出的值表示缺省模式2240A的结果，表格2210B中示出的值表示奇位被反转的模式的结果。
图23说明了在从IC 130接收的数据的并行压缩中使用的逻辑2300。逻辑2300能够被配置为例如实现32比8数据压缩。在逻辑2300的第一阶段2340，一系列逻辑2100(图21)被用来如结合图21描述的那样压缩数据。如所描述的，每个逻辑2100以串行方式接收和压缩位。在第一阶段2340，由若干(例如8、16、32、64或更多个)逻辑2100并行执行此串行压缩。每个逻辑2100的输出被MUX 2310接收，MUX 2310被配置成基于从模式2320接收的纵横复用模式执行并行压缩。模式2320被编程以反映期望压缩模式的缓冲器。
可选的，与测试(TDQ)数据同时将期望压缩模式从ATE 110传送到测试模块120。在某些实施例中，通过一或多个附加数据引脚传送期望数据。例如在某些实施例中，n通道总线115包含到测试模块120的被配置用于传送压缩模式的引脚的2个、3个、4个或更多个连接。在某些实施例中，通过命令引脚复用压缩模式。在某些实施例中，从模式生成逻辑214接收压缩模式。
MUX 2310能够是可编程门阵列或本领域已知的其它电路，用于执行例如纵横(crossbar)复用模式的逻辑操作。MUX 2310能够被硬编码或使用软件或固件进行编程。在各个实施例中，MUX可以被编程为执行16比8、32比8、64比8、128比8、32比16、64比16、128比16或涉及大于128位的类似压缩模式。
MUX 2310的输出被输出缓冲器2330接收。输出缓冲器2330被配置成接收可以包含8、16、32或更多个位的压缩数据。在某些实施例中，输出缓冲器2330包含数据输出寄存器516。
图24根据本发明各个实施例说明了压缩数据的方法。在这个方法中，使用图21和23说明的逻辑压缩从IC 130接收的数据。在可选的附连ATE步骤2410中，测试模块120被附连到ATE 110。在附连IC步骤2420中，IC 130被附连到测试模块120。在接收步骤2430中，测试模块120从IC130内的地址接收测试数据。在压缩步骤2440，接收的数据被压缩以产生压缩数据。可选地，使用图21和23说明的逻辑执行这个压缩。可选地，这个压缩也响应于期望数据，在IC 130的地址和/或某些位被反转的模式。这个反转可以涉及每个其它位(例如偶位或奇位)或成对反转(例如2个位不反转，2个位反转，2个位不反转等等)。在提供步骤2450中，压缩数据被提供给ATE 110。
这里具体地说明和/或描述了若干实施例。然而应当理解，各种修改和变化被上述指导覆盖，并且在不偏离本发明的实质和期望范围的情况下在所附权利要求书的范围内。例如，在某些实施例中，所有或部分测试模块120作为可分离模块被合并在ATE 110内。在这些实施例中，可选地，测试模块120是可替换的，以便升级ATE 110。可选地，测试模块120被包含在ATE 110的读头中。在各个实施例中，测试模块120通过长度大于10、15、25、50、100、500、1000、1500、2000或3000厘米的线缆与ATE 110分离。在某些实施例中，可选地，测试模块120被配置成对IC 130执行修复。例如，测试模块120可以包含被配置成烧录IC 130内的熔断或被配置成从ATE 110向IC 130传送修复信号的电路。虽然这里讨论了奇位的反转，然而本领域的普通技术人员理解，可以在等价方案中实现偶位的反转。
在本发明的某些实施例中，测试模块120被配置用于从电子设备内的若干部件中选择要测试的部件。例如，测试模块120可以被包含在SiP中，并且被配置成选择SiP内的多个不同存储器之一来测试。在这些实施例中，测试模块120的第一实例可以被包含在SiP中，测试模块120的第二实例可以布置在ATE 110和SiP之间。测试模块120的第一实例被用于选择要在测试模式中测试的电路，测试模块120的第二实例被用来以高于ATE 110的时钟频率的时钟频率测试SiP。
这里讨论的实施例只是用于说明本发明。由于参考此说明描述了本发明的这些实施例，本领域的技术人员可以理解所描述的方法和或特定结构的各种修改或调整。依赖本发明的指导并且使得这些指导领先于现有技术的所有这种修改、调整或变化被认为是在本发明的实质和范围内。因此，这些说明和附图不应认为是限制性的，本发明不应被理解为限于所说明的实施例。

Claims (85)

1.一种系统，包括：
一或多个输入部件，被配置成以第一时钟频率从自动测试设备接收信号，所述自动测试设备被配置成测试集成电路；
地址产生部件，被配置成响应从自动测试设备接收的信号产生地址；
一或多个数据产生部件，被配置成响应从自动测试设备接收的信号产生测试数据，所述测试数据要被传送到地址产生部件所产生的地址；和
一或多个输出部件，被配置成以第二时钟频率向集成电路内的所述产生的地址传送所述产生的测试数据，所述集成电路能与所述一或多个输出部件分离，所述第二时钟频率高于所述第一时钟频率。
2.如权利要求1所述的系统，还包括一或多个数据接收部件，被配置成以第二时钟频率从集成电路接收数据，并且响应所接收的数据以第一时钟频率与自动测试设备通信。
3.如权利要求1或2所述的系统，其中所述一或多个数据接收部件被配置成使用数据测试模式压缩所接收的数据。
4.如权利要求2或3所述的系统，其中所述一或多个数据接收部件被配置成比较所接收的数据和期望结果，并且使用这个比较的输出与自动测试设备通信。
5.如权利要求1-3或4所述的系统，其中所述一或多个数据产生部件进一步被配置成响应地址产生部件产生的地址产生测试数据。
6.如权利要求1-4或5所述的系统，其中所述一或多个输出部件包含命令调度器，其被配置成调度命令到集成电路的传送。
7.如权利要求1-5或6所述的系统，其中所述命令调度器进一步被配置成根据第二时钟的时钟周期调度命令的传送。
8.如权利要求1-6或7所述的系统，其中所述命令调度器被配置成响应前面命令的身份调度命令的传送。
9.如权利要求1-7或8所述的系统，其中所述一或多个输入部件和所述一或多个输出部件被包含在测试模块中，所述测试模块是为测试多个集成电路而配置的测试阵列中包含的多个测试模块之一。
10.如权利要求1-8或9所述的系统，其中所述测试阵列包含被配置成存储用于测试所述多个集成电路的参数的存储器，所述存储器由所述多个测试模块共享。
11.如权利要求1-9或10所述的系统，其中所述地址产生部件和所述一或多个数据产生部件能与所述自动测试设备分离。
12.如权利要求1-10或11所述的系统，还包括为测试所述集成电路而配置并且耦接到所述一或多个输入部件的所述自动测试设备。
13.如权利要求1-11或12所述的系统，还包括所述集成电路。
14.如权利要求1-12或13所述的系统，其中所述集成电路是能够使用所述一或多个输出部件测试的多个分立集成电路之一。
15.如权利要求1-13或14所述的系统，其中所述一或多个数据产生部件被包含在所述自动测试设备的可分离部件内。
16.一种方法，包括：
将自动测试设备附连到测试模块；
将要测试的集成电路附连到所述测试模块；
为所述集成电路的测试而配置所述测试模块；
以第一时钟频率在测试模块从自动测试设备接收测试信号；
响应从自动测试设备接收的测试信号在测试模块内产生测试地址；
响应从自动测试设备接收的测试信号在测试模块内产生测试数据；和
以第二时钟频率向集成电路内的所述产生的测试地址发送所述产生的测试数据，所述第二时钟频率高于所述第一时钟频率。
17.如权利要求16所述的方法，还包括：
以第二时钟频率从集成电路接收信号，所述接收信号响应于发送到集成电路的测试数据，并且响应从集成电路接收的信号向自动测试设备发送来自测试模块的通信。
18.如权利要求16或17所述的方法，其中通过响应当在测试模块内产生测试数据时使用的测试模式而压缩接收的信号，产生所述通信。
19.如权利要求16、17或18所述的方法，其中通过将从集成电路接收的信号与期望结果相比较来产生所述通信。
20.如权利要求16-18或19所述的方法，其中通过将从集成电路接收的信号的压缩版本与期望结果相比较来产生所述通信。
21.如权利要求16-19或20所述的方法，还包括将所述测试模块与所述集成电路分离，并且将第二集成电路附连到用于测试所述第二集成电路的测试模块。
22.如权利要求16-20或21所述的方法，其中所述测试数据的产生响应于所述产生的测试地址之一为奇还是为偶。
23.如权利要求16-21或22所述的方法，还包括使用命令调度器将命令从所述测试模块传送到所述集成电路。
24.如权利要求16-22或23所述的方法，还包括使用命令调度器将来自测试模块的命令传送到集成电路，所述命令调度器被配置成响应前面命令的身份调度命令的传送。
25.如权利要求16-23或24所述的方法，还包括使用命令调度器将来自测试模块的命令传送到集成电路，所述命令调度器被配置成使用依据所述第二时钟频率确定的延迟来传送所述命令。
26.一种系统，包括：
一或多个数据接收部件，被配置成以第一时钟频率从被测集成电路接收数据；
数据压缩部件，被配置成压缩从所述集成电路接收的数据以产生压缩数据，所述压缩响应于所述数据被接收来自的集成电路内的地址；
至少一个输入，被配置用于接收由所述数据压缩部件使用的期望数据或复用模式；和
一或多个数据输出部件，被配置成以第二时钟频率向自动测试设备传送所述压缩数据。
27.如权利要求26所述的系统，其中所述集成电路能与所述一或多个数据接收部件分离，所述第二时钟频率低于所述第一时钟频率。
28.如权利要求26或27所述的系统，其中所述数据压缩部件被配置成响应反转奇或偶位模式来压缩从所述集成电路接收的数据。
29.如权利要求26、27或28所述的系统，其中串行压缩阶段包含从所述集成电路接收的数据与期望数据值的多个比较。
30.如权利要求26-28或29所述的系统，其中所述数据压缩部件被配置成在并行压缩阶段中压缩从所述集成电路接收的数据。
31.如权利要求26-29或30所述的系统，其中所述一或多个数据接收部件和所述一或多个数据输出部件被包含在测试模块中，所述测试模块是为测试多个集成电路而配置的测试阵列中包含的多个测试模块之一。
32.如权利要求26-30或31所述的系统，其中所述测试阵列包含被配置成存储所述期望数据的存储器，所述存储器由所述多个测试模块共享。
33.如权利要求26-31或32所述的系统，其中所述一或多个数据接收部件和所述一或多个数据输出部件被包含在测试模块中，所述测试模块是所述自动测试设备的可替换模块。
34.如权利要求26-32或33所述的系统，还包括被配置用于测试所述集成电路并且耦接到所述一或多个数据输出部件的所述自动测试设备，其中所述数据压缩部件能与所述自动测试设备分离。
35.如权利要求26-33或34所述的系统，其中所述一或多个数据接收部件和所述一或多个数据输出部件被包含在测试模块中，该测试模块被长度大于15厘米的连接器与自动测试设备分离开。
36.一种方法，包括：
将要测试的集成电路附连到所述测试模块；
从所述集成电路接收数据；
响应于期望数据压缩接收的数据以产生压缩数据，所述期望数据响应于所述接收的数据被接收来自的集成电路内的地址；和
向自动测试设备提供所述压缩数据。
37.如权利要求36所述的方法，其中响应并行压缩复用模式而进行所述接收的数据的压缩。
38.一种地址产生器，包括：
被配置成从自动测试设备接收测试地址的输入；
被配置成响应所述测试地址而产生多个行地址的行地址产生器；
被配置成响应所述测试地址而产生多个列地址的列地址产生器；和
地址驱动器，被配置成向被测集成电路传送所述多个行地址和所述多个列地址。
39.如权利要求38所述的地址产生器，其中所述输入进一步被配置成以第一时钟信号接收所述地址，并且所述地址驱动器被配置成以第二时钟信号向所述集成电路传送所述多个行地址。
40.如权利要求38或39所述的地址产生器，还包含A10产生器，被配置成产生用于控制存储器设备的A10位的信号。
41.如权利要求38、39或40所述的地址产生器，还包含被配置成接收预充电控制命令的输入。
42.如权利要求38-40或41所述的地址产生器，其中所述行地址产生器进一步被配置成接收行计数器信号并且响应所述行计数器信号产生所述多个行地址。
43.一种系统，包括：
一或多个输入部件，被配置成以第一时钟频率从自动测试设备接收测试地址数据；
被配置成响应所述测试地址数据而产生多个地址的地址产生器；和
一或多个输出部件，被配置成以第二时钟频率向被测集成电路传送所述多个地址。
44.如权利要求43所述的系统，其中所述地址产生器包含被配置成响应所述测试地址数据而产生多个列地址的列地址产生器，和被配置成响应所述测试地址数据而产生多个行地址的行地址产生器。
45.如权利要求38、43或44所述的系统，其中所述地址产生器被配置成针对由测试地址数据表示的每个测试地址产生4或更多个地址。
46.如权利要求38、43、44或45所述的系统，其中所述地址产生器被配置成响应由测试地址数据表示的每个测试地址产生地址块。
47.一种方法，包括：
设置列计数器；
设置行计数器；
从自动测试设备接收测试地址；
使用所述行计数器和所述测试地址产生多个行地址；
使用所述列计数器和所述测试地址产生多个列地址；
使用所述多个行地址和所述多个列地址产生多个存储器地址；和
向被测集成电路传送所述多个存储器地址。
48.如权利要求47所述的方法，还包含使用所述多个列地址或所述多个行地址产生要存储在所述多个列地址的测试数据。
49.如权利要求47或48所述的方法，还包含设置要在产生所述多个行地址时改变的行最低有效位。
50.一种测试集成电路的方法，包括：
以第一时钟频率从自动测试设备接收测试地址信号和测试数据信号；
通过复制和反转所述测试数据信号，响应所述测试地址信号而产生第一测试数据；
通过复制和反转所述测试数据信号，响应测试模式而产生第二测试数据；和
以第二时钟频率向被测集成电路传送所述第一测试数据或所述第二测试数据。
51.如权利要求50所述的方法，其中所述响应测试模式产生第二测试数据的步骤包含使用所述第一测试数据产生所述第二测试数据。
52.如权利要求50或51所述的方法，还包含从多个测试模式中选择所述测试模式。
53.如权利要求50、51或52所述的方法，其中所述响应测试地址信号产生第一测试数据的步骤包含逻辑操作，在所述逻辑操作中第一测试数据比从自动测试设备接收的测试数据信号具有更多数目的位。
54.如权利要求50-52或53所述的方法，其中所述响应测试地址信号产生第一数据的步骤包含逻辑操作，在所述逻辑操作中反转要存储在被测集成电路的奇地址处的第一测试数据的位。
55.如权利要求50-53或54所述的方法，其中所述响应测试模式产生第二测试数据的步骤包含逻辑操作，在所述逻辑操作中所述第二测试数据的位具有根据数据扰码模式的零和一的序列。
56.如权利要求50-54或55所述的方法，其中所述响应测试模式产生第二测试数据的步骤包含逻辑操作，在所述逻辑操作中反转所述第二测试数据的每个其它位对。
57.一种系统，包括：
一或多个数据接收部件，被配置成从自动测试设备接收测试地址信号和测试数据信号；
地址反转部件，被配置成通过响应所述测试地址信号而反转所述测试数据信号，产生第一测试数据；和
传送部件，被配置成向被测集成电路传送所述第一测试数据。
58.一种系统，包括：
一或多个数据接收部件，被配置成以第一时钟频率从自动测试设备接收测试地址信号和测试数据信号；
测试模式反转部件，被配置成通过响应测试模式而反转测试数据信号，产生第二测试数据；和
传送部件，被配置成以第二时钟频率向被测集成电路传送所述第二测试数据。
59.如权利要求57或58所述的系统，其中以第一时钟频率从所述自动测试设备接收所述测试地址信号和所述测试数据信号，以第二时钟频率向所述被测集成电路提供所述第一测试数据。
60.如权利要求57、58或59所述的系统，其中所述地址反转部件被配置成使用逻辑操作响应所述测试地址信号，所述逻辑操作反转要存储在被测集成电路的偶地址的第一测试数据的每个位，或反转要存储在被测集成电路的奇地址的第一测试数据的每个位。
61.一种测试集成电路的方法，包括：
以第一时钟频率从自动测试设备接收测试命令；
在缓冲器中存储所述测试命令；
响应前面的测试命令确定延迟时间；
等待所述延迟时间经过；和
向所述被测集成电路传送所述测试命令。
62.一种测试集成电路的方法，包括：
以第一时钟频率从自动测试设备接收测试命令；
在缓冲器中存储所述测试命令；
响应查找表中的表项确定延迟时间；
向状态机加载所述测试命令；
在状态机中保持所述测试命令，直到经过所述延迟时间；和
以第二时钟频率向所述被测集成电路传送所述测试命令。
63.如权利要求61或62所述的方法，还包含从所述缓冲器向状态机加载所述测试命令的步骤，所述状态机被配置成保持所述测试命令，直到调度计数器确定经过所述延迟时间，所述延迟时间是第二时钟频率的时钟周期数。
64.如权利要求61、62或63所述的方法，还包含从所述缓冲器向状态机加载所述测试命令的步骤，所述状态机被配置成保持所述测试命令，直到命令驱动器确定经过所述延迟时间，所述延迟时间是使用查找表中的表项确定的。
65.如权利要求61-63或64所述的方法，其中以第二时钟频率进行向被测集成电路传送测试命令的步骤，所述第二时钟频率大于所述第一时钟频率。
66.一种用于测试集成电路的命令驱动器，包括：
一或多个接收部件，被配置成以第一时钟频率从自动测试设备接收测试命令；
存储部件，被配置成在缓冲器中保持所述测试命令；
延迟时间部件，被配置成确定延迟时间；
加载部件，被配置成向状态机加载所述测试命令；
保持部件，被配置成在状态机中保持所述测试命令，直到经过所述延迟时间；和
传送部件，被配置成以第二时钟频率向被测集成电路传送所述测试命令。
67.如权利要求66所述的命令驱动器，其中所述存储部件包括D触发器，其被配置成把以第一时钟频率对所述测试命令的接收与以第二时钟频率对所述测试命令的传送相同步。
68.如权利要求66或67所述的命令驱动器，其中所述存储部件包括被配置成存储多个测试命令的FIFO缓冲器。
69.如权利要求66、67或68所述的命令驱动器，还包含调度计数器部件，被配置成响应命令解码器部件使用查找表来产生所述延迟时间。
70.如权利要求66-68或69所述的命令驱动器，还包含调度计数器部件，被配置成响应前面测试命令产生所述延迟时间。
71.如权利要求66-69或70所述的命令驱动器，其中使用查找表确定所述延迟时间。
72.如权利要求66-70或71所述的命令驱动器，其中所述延迟时间是所述第二时钟频率的时钟周期的整数倍。
73.一种方法，包括：
选择要测试的集成电路；
响应所述选择的集成电路从多个测试过程中选择测试过程；
将所述集成电路插入到测试阵列的底座，所述测试阵列包含多个底座；
将所述选择的测试过程编程到所述测试阵列中以产生编程的测试过程；
连接所述测试阵列到自动测试设备；和
使用所述编程的测试过程并行测试多个集成电路，包含所述选择的集成电路。
74.如权利要求73所述的方法，其中所述编程的测试过程被存储在共享存储器中。
75.如权利要求73或74所述的方法，其中测试所述多个集成电路包含使用测试模块作为所述多个集成电路的一或多个和所述自动测试设备之间的接口，所述测试模块被包含在所述测试阵列中。
76.如权利要求73、74或75所述的方法，其中所述测试包含使用所述测试模块产生地址或测试数据。
77.一种用于测试集成电路的设备，包括：
包含多个测试安装板的测试阵列，所述测试安装板包含一或多个底座，所述一或多个底座的每个被配置成接纳多个集成电路的一或多个并且与所述集成电路电通信；和
至少一个测试模块，被配置成响应自动测试设备以第一时钟频率与所述自动测试设备通信，以产生测试地址信号或测试数据信号，并且执行特定于所述多个集成电路的测试。
78.如权利要求77所述的设备，其中所述至少一个测试模块被配置成以第二时钟频率对所述多个集成电路进行通信。
79.如权利要求77或78所述的设备，其中所述至少一个测试模块包含多个所述测试模块。
80.如权利要求77、78或79所述的设备，其中所述测试模块被配置成并行测试所述多个集成电路。
81.如权利要求77-79或80所述的设备，还包括被配置成存储测试过程或测试参数的存储器。
82.如权利要求77-80或81所述的设备，其中所述存储器进一步被配置成电传送所述测试过程或所述测试参数到所述测试模块。
83.如权利要求77-81或82所述的设备，其中所述测试模块被配置成响应所述存储器中存储的所述测试过程或所述测试参数执行特定于所述多个集成电路的测试。
84.如权利要求1-82或83所述的系统或方法，其中所述第二时钟频率至少是第一时钟频率的1.5倍。
85.如权利要求1-83或84所述的系统或方法，其中所述被测集成电路包含存储器设备。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102353891A (zh) * 2011-06-30 2012-02-15 电子科技大学 一种数字集成电路功能测试仪
CN102435937A (zh) * 2010-08-30 2012-05-02 马维尔以色列(M.I.S.L.)有限公司 用于测试集成电路的方法和设备
CN103164560A (zh) * 2011-12-19 2013-06-19 北京华大九天软件有限公司 一种甚大规模集成电路版图比较工具数据重用方法
CN103995169A (zh) * 2014-04-25 2014-08-20 嘉兴泰鼎光电集成电路有限公司 芯片内部节点电压的测试电路
CN105911451A (zh) * 2016-04-05 2016-08-31 硅谷数模半导体（北京）有限公司 芯片测试方法及装置
CN103164560B (zh) * 2011-12-19 2016-12-14 北京华大九天软件有限公司 一种甚大规模集成电路版图比较工具数据重用方法
CN107710183A (zh) * 2015-06-15 2018-02-16 高通股份有限公司 针对50纳秒尖峰滤波器的测试
CN107885181A (zh) * 2016-09-30 2018-04-06 上海复旦微电子集团股份有限公司 现场可编程门阵列芯片中dsp单元的测试系统
CN109375093A (zh) * 2018-09-07 2019-02-22 北京中科睿芯科技有限公司 一种硬件电路安全性检测方法和装置
CN109917277A (zh) * 2019-05-16 2019-06-21 上海燧原智能科技有限公司 虚拟测试方法、装置、设备及存储介质
CN110364214A (zh) * 2019-06-28 2019-10-22 珠海博雅科技有限公司 一种读失效存储单元的替换方法、装置、设备及存储介质
CN110750086A (zh) * 2019-09-02 2020-02-04 芯创智（北京）微电子有限公司 一种数字逻辑自动测试装置及方法
CN112486848A (zh) * 2020-12-22 2021-03-12 上海金卓科技有限公司 一种测试数据的生成方法、装置、芯片及存储介质
CN114201347A (zh) * 2021-11-19 2022-03-18 成绎半导体(苏州)有限公司 一种集成电路芯片在测试模式下的通信方法
CN117612592A (zh) * 2024-01-23 2024-02-27 悦芯科技股份有限公司 一种用于存储芯片测试机向量产生器的突发绕码系统

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US7370256B2 (en) * 2001-09-28 2008-05-06 Inapac Technology, Inc. Integrated circuit testing module including data compression
US8001439B2 (en) 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US7365557B1 (en) 2001-09-28 2008-04-29 Inapac Technology, Inc. Integrated circuit testing module including data generator
US7265570B2 (en) * 2001-09-28 2007-09-04 Inapac Technology, Inc. Integrated circuit testing module
US7446551B1 (en) 2001-09-28 2008-11-04 Inapac Technology, Inc. Integrated circuit testing module including address generator
US7673193B1 (en) * 2005-08-18 2010-03-02 Rambus Inc. Processor-memory unit for use in system-in-package and system-in-module devices
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7466160B2 (en) * 2002-11-27 2008-12-16 Inapac Technology, Inc. Shared memory bus architecture for system with processor and memory units
US7555690B1 (en) 2004-12-23 2009-06-30 Xilinx, Inc. Device for and method of coupling test signals to a device under test
JP4094614B2 (ja) * 2005-02-10 2008-06-04 エルピーダメモリ株式会社 半導体記憶装置及びその負荷試験方法
KR100724564B1 (ko) * 2005-07-07 2007-06-04 삼성전자주식회사 반도체 메모리 장치
JPWO2007097053A1 (ja) * 2006-02-23 2009-07-09 パナソニック株式会社 半導体集積回路とその検査方法
WO2007130640A2 (en) * 2006-05-04 2007-11-15 Inapac Technology, Inc. Memory device including multiplexed inputs
US7269524B1 (en) * 2006-06-30 2007-09-11 Inapac Technology, Inc. Delay lock loop delay adjusting method and apparatus
WO2008042403A2 (en) * 2006-10-03 2008-04-10 Inapac Technologies, Inc. Memory accessing circuit system
KR100914236B1 (ko) * 2007-06-28 2009-08-26 삼성전자주식회사 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법.
US7554858B2 (en) 2007-08-10 2009-06-30 Micron Technology, Inc. System and method for reducing pin-count of memory devices, and memory device testers for same
US8122445B2 (en) * 2007-08-24 2012-02-21 Mediatek Inc. Processing system capable of downloading firmware code and being tested at same site during MP phase
JP5475674B2 (ja) * 2008-10-14 2014-04-16 株式会社アドバンテスト 試験装置
US8140902B2 (en) * 2008-11-12 2012-03-20 International Business Machines Corporation Internally controlling and enhancing advanced test and characterization in a multiple core microprocessor
US8122312B2 (en) * 2009-04-14 2012-02-21 International Business Machines Corporation Internally controlling and enhancing logic built-in self test in a multiple core microprocessor
JP2010256130A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体集積回路、および半導体集積回路のテスト方法
CN102401878A (zh) * 2010-09-08 2012-04-04 凌阳科技股份有限公司 混合模式集成电路的测试系统及方法
US8552765B2 (en) * 2011-01-07 2013-10-08 Stmicroelectronics International N.V. Adaptive multi-stage slack borrowing for high performance error resilient computing
US9086453B2 (en) * 2011-05-17 2015-07-21 Marvell Inernational Ltd. Method and apparatus for testing integrated circuits
US8954017B2 (en) * 2011-08-17 2015-02-10 Broadcom Corporation Clock signal multiplication to reduce noise coupled onto a transmission communication signal of a communications device
US9354274B2 (en) 2012-08-13 2016-05-31 Nanya Technology Corporation Circuit test system electric element memory control chip under different test modes
US9076558B2 (en) * 2012-11-01 2015-07-07 Nanya Technology Corporation Memory test system and memory test method
US10461799B2 (en) * 2012-11-08 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated transmitter and receiver front end module, transceiver, and related method
TWI452313B (zh) * 2012-11-29 2014-09-11 Univ Shu Te 基於ｆｐｇａ之嵌入式電路板檢測系統
US9304163B2 (en) * 2013-11-07 2016-04-05 Qualcomm Incorporated Methodology for testing integrated circuits
CN103700407B (zh) * 2013-12-14 2016-05-25 中国航空工业集团公司第六三一研究所 一种基于航空应用的国产化存储器应用验证方法
KR102076858B1 (ko) * 2013-12-24 2020-02-12 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR102336455B1 (ko) 2015-01-22 2021-12-08 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
CN109872744A (zh) * 2019-03-19 2019-06-11 济南德欧雅安全技术有限公司 一种方便测试的单元存储器
WO2021072695A1 (en) 2019-10-17 2021-04-22 Yangtze Memory Technologies Co., Ltd. Method of testing memory device employing limited number of test pins and memory device utilizing same
KR20220090794A (ko) * 2020-12-23 2022-06-30 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 메모리 시스템 및 그것의 동작 방법

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263650B1 (en) 1974-10-30 1994-11-29 Motorola Inc Digital data processing system with interface adaptor having programmable monitorable control register therein
US4773028A (en) 1984-10-01 1988-09-20 Tektronix, Inc. Method and apparatus for improved monitoring and detection of improper device operation
JPS61265829A (ja) 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
US4698830A (en) 1986-04-10 1987-10-06 International Business Machines Corporation Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit
JPS6337894A (ja) 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JP2684365B2 (ja) * 1987-04-24 1997-12-03 株式会社日立製作所 半導体記憶装置
JP2659095B2 (ja) 1987-06-30 1997-09-30 富士通株式会社 ゲートアレイ及びメモリを有する半導体集積回路装置
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc Verteilter Verarbeitungsspeicher
JPH0770240B2 (ja) * 1990-12-27 1995-07-31 株式会社東芝 半導体集積回路
US5271019A (en) 1991-03-15 1993-12-14 Amdahl Corporation Scannable system with addressable scan reset groups
US5301156A (en) * 1991-07-18 1994-04-05 Hewlett-Packard Company Configurable self-test for embedded RAMs
US5457400A (en) 1992-04-10 1995-10-10 Micron Technology, Inc. Semiconductor array having built-in test circuit for wafer level testing
US5534774A (en) 1992-04-23 1996-07-09 Intel Corporation Apparatus for a test access architecture for testing of modules within integrated circuits
US5251095A (en) 1992-07-31 1993-10-05 International Business Machines Corporation Low temperature conduction module for a cryogenically-cooled processor
US5442642A (en) 1992-12-11 1995-08-15 Micron Semiconductor, Inc. Test signal generator on substrate to test
US5477545A (en) 1993-02-09 1995-12-19 Lsi Logic Corporation Method and apparatus for testing of core-cell based integrated circuits
US5418452A (en) 1993-03-25 1995-05-23 Fujitsu Limited Apparatus for testing integrated circuits using time division multiplexing
KR960011265B1 (ko) 1993-06-25 1996-08-21 삼성전자 주식회사 노운 굳 다이 어레이용 테스트 소켓
US5326428A (en) 1993-09-03 1994-07-05 Micron Semiconductor, Inc. Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability
US5567654A (en) 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
KR0151032B1 (ko) 1995-04-24 1999-01-15 김광호 패키지 레벨 직류전압 테스트가 가능한 반도체 메모리장치
US5506499A (en) 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
JP3698166B2 (ja) 1995-06-07 2005-09-21 サムスン エレクトロニクス カンパニー，リミテッド Ｊｔａｇを用してａｓｉｃ内のメガセルを試験する方法と装置
US5535165A (en) 1995-06-30 1996-07-09 Cirrus Logic, Inc. Circuits, systems and methods for testing integrated circuit devices including logic and memory circuitry
US5619461A (en) 1995-07-28 1997-04-08 Micron Quantum Devices, Inc. Memory system having internal state monitoring circuit
US5594694A (en) 1995-07-28 1997-01-14 Micron Quantum Devices, Inc. Memory circuit with switch for selectively connecting an input/output pad directly to a nonvolatile memory cell
US5657284A (en) 1995-09-19 1997-08-12 Micron Technology, Inc. Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices
US5925142A (en) 1995-10-06 1999-07-20 Micron Technology, Inc. Self-test RAM using external synchronous clock
US5751015A (en) 1995-11-17 1998-05-12 Micron Technology, Inc. Semiconductor reliability test chip
US5615159A (en) 1995-11-28 1997-03-25 Micron Quantum Devices, Inc. Memory system with non-volatile data storage unit and method of initializing same
US5825697A (en) 1995-12-22 1998-10-20 Micron Technology, Inc. Circuit and method for enabling a function in a multiple memory device module
US5675540A (en) 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
US5825782A (en) 1996-01-22 1998-10-20 Micron Technology, Inc. Non-volatile memory system including apparatus for testing memory elements by writing and verifying data patterns
US5807762A (en) 1996-03-12 1998-09-15 Micron Technology, Inc. Multi-chip module system and method of fabrication
US6310484B1 (en) 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US20020071325A1 (en) * 1996-04-30 2002-06-13 Hii Kuong Hua Built-in self-test arrangement for integrated circuit memory devices
US6263463B1 (en) 1996-05-10 2001-07-17 Advantest Corporation Timing adjustment circuit for semiconductor test system
US6194738B1 (en) 1996-06-13 2001-02-27 Micron Technology, Inc. Method and apparatus for storage of test results within an integrated circuit
US6104658A (en) 1996-08-08 2000-08-15 Neomagic Corporation Distributed DRAM refreshing
US6392948B1 (en) 1996-08-29 2002-05-21 Micron Technology, Inc. Semiconductor device with self refresh test mode
JP3189696B2 (ja) * 1996-09-17 2001-07-16 松下電器産業株式会社 半導体集積回路及び半導体装置並びにそのテスト方法
JP3313591B2 (ja) 1996-10-02 2002-08-12 株式会社東芝 半導体装置、半導体装置の検査方法及び半導体装置の検査装置
US5801452A (en) 1996-10-25 1998-09-01 Micron Technology, Inc. Multi chip module including semiconductor wafer or dice, interconnect substrate, and alignment member
US6047352A (en) 1996-10-29 2000-04-04 Micron Technology, Inc. Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure
US5834945A (en) 1996-12-31 1998-11-10 Micron Technology, Inc. High speed temporary package and interconnect for testing semiconductor dice and method of fabrication
US5966388A (en) 1997-01-06 1999-10-12 Micron Technology, Inc. High-speed test system for a memory device
US6519725B1 (en) 1997-03-04 2003-02-11 International Business Machines Corporation Diagnosis of RAMS using functional patterns
US6351681B1 (en) 1997-05-09 2002-02-26 Ati International Srl Method and apparatus for a multi-chip module that is testable and reconfigurable based on testing results
TW382657B (en) 1997-06-13 2000-02-21 Advantest Corp Memory tester
US6072326A (en) 1997-08-22 2000-06-06 Micron Technology, Inc. System for testing semiconductor components
JP3616236B2 (ja) 1997-09-26 2005-02-02 株式会社ルネサステクノロジ プローブカードおよびそれを用いたウエハテスト方法
JP2870530B1 (ja) 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
US6069483A (en) 1997-12-16 2000-05-30 Intel Corporation Pickup chuck for multichip modules
KR100245411B1 (ko) 1997-12-20 2000-02-15 윤종용 반도체 장치의 병렬 테스트 회로
JPH11203886A (ja) 1998-01-13 1999-07-30 Mitsubishi Electric Corp 不揮発性メモリおよびそれを具備する半導体装置
US6119255A (en) 1998-01-21 2000-09-12 Micron Technology, Inc. Testing system for evaluating integrated circuits, a burn-in testing system, and a method for testing an integrated circuit
JP3201335B2 (ja) 1998-03-17 2001-08-20 日本電気株式会社 メモリアドレス発生回路及び半導体記憶装置
US6286115B1 (en) 1998-06-29 2001-09-04 Micron Technology, Inc. On-chip testing circuit and method for integrated circuits
US6100716A (en) 1998-09-17 2000-08-08 Nortel Networks Corporation Voltage excursion detection apparatus
US6216241B1 (en) 1998-10-08 2001-04-10 Agere Systems Guardian Corp. Method and system for testing multiport memories
US6233669B1 (en) 1998-10-30 2001-05-15 Hewlett-Packard Company Memory address generator capable of row-major and column-major sweeps
US6137167A (en) 1998-11-24 2000-10-24 Micron Technology, Inc. Multichip module with built in repeaters and method
KR100308214B1 (ko) 1998-12-30 2001-12-17 윤종용 듀얼칩반도체집적회로장치
US6456099B1 (en) 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
US6191603B1 (en) 1999-01-08 2001-02-20 Agilent Technologies Inc. Modular embedded test system for use in integrated circuits
US6274937B1 (en) 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
US6396291B1 (en) 1999-04-23 2002-05-28 Micron Technology, Inc. Method for testing semiconductor components
US6263566B1 (en) 1999-05-03 2001-07-24 Micron Technology, Inc. Flexible semiconductor interconnect fabricated by backslide thinning
JP4008624B2 (ja) 1999-06-15 2007-11-14 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US6294839B1 (en) 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
KR100337601B1 (ko) * 1999-09-27 2002-05-22 윤종용 내부 상태 모니터링 회로를 가지는 반도체 집적 회로 및 그를 이용한 내부 신호 모니터링 방법
US6441479B1 (en) 2000-03-02 2002-08-27 Micron Technology, Inc. System-on-a-chip with multi-layered metallized through-hole interconnection
JP3955712B2 (ja) 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US6407566B1 (en) 2000-04-06 2002-06-18 Micron Technology, Inc. Test module for multi-chip module simulation testing of integrated circuit packages
US6470484B1 (en) 2000-05-18 2002-10-22 Lsi Logic Corporation System and method for efficient layout of functionally extraneous cells
KR100347068B1 (ko) 2000-07-20 2002-08-03 삼성전자 주식회사 다른 테스트 모드들에서 동작 가능한 반도체 집적 회로메모리 장치
JP2002063069A (ja) 2000-08-21 2002-02-28 Hitachi Ltd メモリ制御装置、データ処理システム及び半導体装置
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6732304B1 (en) 2000-09-21 2004-05-04 Inapac Technology, Inc. Chip testing within a multi-chip semiconductor package
US6812726B1 (en) 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
JP3502033B2 (ja) 2000-10-20 2004-03-02 沖電気工業株式会社 テスト回路
JP5044868B2 (ja) 2000-11-17 2012-10-10 富士通セミコンダクター株式会社 半導体装置およびマルチチップモジュール
JP2002303653A (ja) 2001-01-30 2002-10-18 Hitachi Ltd 半導体集積回路装置
US6472747B2 (en) 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
JP4339534B2 (ja) 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
JP2003077926A (ja) * 2001-09-07 2003-03-14 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP3959264B2 (ja) 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US6825683B1 (en) 2002-04-18 2004-11-30 Cypress Semiconductor Corporation System and method for testing multiple integrated circuits that are in the same package
US6967348B2 (en) 2002-06-20 2005-11-22 Micron Technology, Inc. Signal sharing circuit with microelectric die isolation features
JP2004061299A (ja) 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
JP2004158098A (ja) * 2002-11-06 2004-06-03 Renesas Technology Corp システム・イン・パッケージ型半導体装置
JP2004246979A (ja) * 2003-02-14 2004-09-02 Fujitsu Ltd 半導体試験回路、半導体記憶装置および半導体試験方法
JP4255714B2 (ja) * 2003-02-19 2009-04-15 富士通マイクロエレクトロニクス株式会社 Ｂｉｓｔ回路、半導体装置及びｂｉｓｔ回路のコマンドパターン生成方法
US7098541B2 (en) 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102435937A (zh) * 2010-08-30 2012-05-02 马维尔以色列(M.I.S.L.)有限公司 用于测试集成电路的方法和设备
CN102353891A (zh) * 2011-06-30 2012-02-15 电子科技大学 一种数字集成电路功能测试仪
CN103164560A (zh) * 2011-12-19 2013-06-19 北京华大九天软件有限公司 一种甚大规模集成电路版图比较工具数据重用方法
CN103164560B (zh) * 2011-12-19 2016-12-14 北京华大九天软件有限公司 一种甚大规模集成电路版图比较工具数据重用方法
CN103995169A (zh) * 2014-04-25 2014-08-20 嘉兴泰鼎光电集成电路有限公司 芯片内部节点电压的测试电路
CN103995169B (zh) * 2014-04-25 2016-07-20 嘉兴泰鼎光电集成电路有限公司 芯片内部节点电压的测试电路
CN107710183A (zh) * 2015-06-15 2018-02-16 高通股份有限公司 针对50纳秒尖峰滤波器的测试
CN105911451A (zh) * 2016-04-05 2016-08-31 硅谷数模半导体（北京）有限公司 芯片测试方法及装置
CN107885181A (zh) * 2016-09-30 2018-04-06 上海复旦微电子集团股份有限公司 现场可编程门阵列芯片中dsp单元的测试系统
CN109375093A (zh) * 2018-09-07 2019-02-22 北京中科睿芯科技有限公司 一种硬件电路安全性检测方法和装置
CN109917277A (zh) * 2019-05-16 2019-06-21 上海燧原智能科技有限公司 虚拟测试方法、装置、设备及存储介质
CN110364214A (zh) * 2019-06-28 2019-10-22 珠海博雅科技有限公司 一种读失效存储单元的替换方法、装置、设备及存储介质
CN110750086A (zh) * 2019-09-02 2020-02-04 芯创智（北京）微电子有限公司 一种数字逻辑自动测试装置及方法
CN110750086B (zh) * 2019-09-02 2020-11-17 芯创智（北京）微电子有限公司 一种数字逻辑自动测试装置及方法
CN112486848A (zh) * 2020-12-22 2021-03-12 上海金卓科技有限公司 一种测试数据的生成方法、装置、芯片及存储介质
CN114201347A (zh) * 2021-11-19 2022-03-18 成绎半导体(苏州)有限公司 一种集成电路芯片在测试模式下的通信方法
CN114201347B (zh) * 2021-11-19 2023-10-31 成绎半导体(苏州)有限公司 一种集成电路芯片在测试模式下的通信方法
CN117612592A (zh) * 2024-01-23 2024-02-27 悦芯科技股份有限公司 一种用于存储芯片测试机向量产生器的突发绕码系统

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