CN101154153B - 位域操作电路 - Google Patents

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Abstract

本发明提供位域操作电路，其可以降低一定时间内的处理量，减小ROM尺寸，降低制造成本。位域操作电路包括：输出中间数据(S20)的位移器(20)；左掩码数据生成电路(32)，其根据从掩码位移量控制电路(31)输出的掩码位移控制信号(S31)，输出左掩码数据(S32)；右掩码数据生成电路(33)，其根据偏移量offset输出右掩码数据(S33)；计算逻辑与并输出掩码选择数据(S34)的AND门(34)；和对输出数据(C)进行输出的选择器(40)。在从输入数据A左移偏移量(offset)的位置插入输入数据(B)的宽度量(width)，生成中间数据(S20)。选择输入数据(A)、中间数据(S20)中的任一方，作为输出数据(C)输出。

Description

位域操作电路
技术领域
本发明涉及一种位域(bit field)操作电路，该位域操作电路在中央处理装置(以下称为“CPU”。)、具有CPU的微处理器(以下称为“MPU”。)、具有CPU和乘法电路等的数字信号处理器(以下称为“DSP”。)等处理器中，对长度小于n(其中n为2以上的整数)比特(以下称为“bit”。)的bit串即位域进行操作。 
背景技术
以往，关于具有生成进行位域操作时所使用的掩码数据(mask data)的掩码数据生成电路的位域操作电路的例子，例如有以下文献记载的电路。 
专利文献1  日本特开平9-114639号公报 
在该专利文献1中记载了例如具有掩码比特生成电路和位移运算电路的掩码数据生成电路。掩码比特生成电路根据4bit的掩码比特控制信号和4bit的掩码比特数据，输出32bit的掩码比特。位移运算电路根据2bit的位移控制信号，使掩码比特从最下位bit(以下称为“LSB”。)向最上位bit(以下称为“MSB”。)方向位移(以下称为“左移”。)，生成掩码数据。 
图2是具有专利文献1等记载的以往的位域操作电路的DSP的概要结构图。 
该DSP具有：存储有多个程序的调出专用存储器(以下称为“ROM”。)11；命令解码器12，其解读从该ROM11读出的命令，输出执行命令用的各种信号；和位域操作电路13，其被从该命令解码器12输入控制信号，存储数据B，根据该数据B生成数据S13c、S13d而对其进行输出。 
另外，该DSP具有：输出所存储的数据A的寄存器14；选择器15，其被输入数据A、C，根据来自命令解码器12的控制信号，选择数据A、C中的任一方而输出数据S15；算术逻辑单元(以下称为“ALU”。)16，其被输入数据S15、S13c，根据来自命令解码器12的控制信号，对数据S15、S13c进行逻辑运算，输出数据S16；累加器17，其临时保存数据S13d，向位域操作电路13、寄存器14和选择器15输出数据C。 
位域操作电路13具有：输出所存储的数据B的寄存器13a；乘法电路13b，其被输入数据B，根据来自命令解码器12的控制信号，对数据B进行乘法运算而输出数据S13b；选择器13c，其被输入数据B、S13b，根据来自命令解码器12的控制信号，选择数据B、S13b中的任一方而输出数据S13c；以及选择器13d，其被输入数据S16、S13c，根据来自命令解码器12的控制信号，选择数据S16、S13c中的任一方而输出数据S13d。 
下面，说明图2所示的DSP的动作。 
寄存器13a输出数据B，将其输入给乘法电路13b。乘法电路13b根据来自命令解码器12的控制信号，对数据B进行乘法运算，向选择器13c输出数据S13b。选择器13c根据来自命令解码器12的控制信号，把所输入的数据B、S13b中的任一方作为数据S13c，输出给ALU16和选择器13d。 
寄存器14输出数据A，将其输入给选择器15。选择器15被输入数据A和从累加器17输出的数据C，根据来自命令解码器12的控制信号，选择数据A、C中的任一方，作为数据S15输出给ALU16。 
在数据S13c、S15输入ALU16后，根据来自命令解码器12的控制信号，对数据S13c、S15进行逻辑运算，向选择器13d输出数据S16。选择器13d被输入数据S13c、S16，根据来自命令解码器12的控制信号，选择数据S13c、S16中的任一方，向累加器17输出数据S13d。累加器17存储数据S13d，并作为数据C输出给寄存器13a、寄存器14和选择器15。 
图3是图2中的位域操作电路的位域操作的概念图。在该图3中表示了根据利用nbit表述的数据A、B生成数据C的示例。 
数据A具有偏移量offset，数据B具有宽度量width。向左移了数据A的偏移量offset的部分插入数据B的宽度量width，生成数据C。 
图4是表示图3中的位域操作的程序的图。 
在构成该图4中的程序的命令语句中，组合位移命令/计算命令并执行多个命令，以便将存储在图2所示的寄存器13a中的数据B的宽度量width插入作为目标的存储在寄存器14中的数据A。 
该命令语句利用支配命令LORD，将利用1...10...01...1表示的数据转发给寄存器14即X1，利用“与”命令AND，对数据A和转发给寄存器14即X1的数据进行逻辑与运算，利用支配命令LORD，将利用0...01...1表示的数据转发给寄存器13a即X2，利用“与”命令AND进行数据B和转发给寄存器13a即X2的数据之间的逻辑与运算，利用位移命令SFT，使数据B左移利用offset表示的偏移量offset，利用“或”命令OR进行数据A和数据B的逻辑或运算。 
但是，在以往的位域操作电路中，使用位移命令SFT和“或”命令OR等生成数据C，所以命令语句需要6个循环。因此，存在一定时间内的处理量增加，ROM11的尺寸增大，并导致制造成本增加的问题。 
发明内容
本发明的位域操作电路具有：第1位移单元，其根据第1控制信号，使nbit的第1输入数据左移，输出nbit的第1中间数据；掩码位移量控制电路，其被输入所述第1控制信号、第2控制信号和第3控制信号，根据所述第1控制信号、所述第2控制信号和所述第3控制信号确定掩码位移量，输出与所述掩码位移量对应的掩码位移控制信号；以及第2位移单元，其根据所述掩码位移控制信号，使nbit的基准数据从MSB向LSB方向位移(以下称为右移。)，输出nbit的第2中间数据。 
另外，本发明的位域操作电路具有：第3位移单元，其根据所述第1控制信号，使所述基准数据左移，生成nbit的第3中间数据而对其进行输出；逻辑运算单元，其对所述第2中间数据和所述第3中间数据进行逻辑运算，输出nbit的掩码选择数据；以及选择单元，其根据所述掩码选择数据，选择所述第1中间数据或第2输入数据中的任一方，作为nbit的输出数据而进行输出。 
根据本发明的位域操作电路，对使基准数据右移生成的第2中间数据、和使所述基准数据左移生成的第3中间数据进行逻辑运算，由此生成掩码选择数据。根据该掩码选择数据，选择第1中间数据或第2输入数据中的任一方，作为nbit的输出数据输出。通过形成这种结构，可以缩短位域操作命令的循环次数，降低一定时间内的处理量，减小ROM尺寸，降低制造成本。 
附图说明
图1是表示本发明的实施例1的位域操作电路的概要结构图。 
图2是具有以往的位域操作电路的DSP的概要结构图。 
图3是图2中的位域操作电路的位域操作的概念图。 
图4是表示图3中的位域操作的程序的图。 
图5是表示图1中的掩码位移量控制电路31的示例的概要结构图。 
图6是表示图1中的位移器20的动作的概念图。 
图7是表示图1中的左掩码数据生成电路32的动作的概念图。 
图8是表示图1中的右掩码数据生成电路33的动作的概念图。 
图9是表示图1中的AND门34的动作的概念图。 
图10是表示本发明的实施例2的位域操作电路的概要结构图。 
图11是表示图10中的左掩码数据生成电路32-1的动作的概念图。 
图12是表示图10中的右掩码数据生成电路33-1的动作的概念图。 
图13是表示图10中的NOR门35的动作的概念图。 
符号说明 
20、32a、33a位移器；31掩码位移量控制电路；31a加法器；31b减法器；32左掩码数据生成电路；33右掩码数据生成电路；34AND门；35NOR门；13c、13d、15、40选择器。 
具体实施方式
位域操作电路例如是设于处理器中的电路，具有第1位移单元、掩 码位移量控制电路、第2位移单元、第3位移单元、逻辑运算单元和选择单元。 
所述第1位移单元根据第1控制信号，使nbit的第1输入数据左移，输出nbit的第1中间数据。所述掩码位移量控制电路根据所述第1控制信号、第2控制信号和第3控制信号，确定掩码位移量，输出对应于所述掩码位移量的掩码位移控制信号。所述第2位移单元根据所述掩码位移控制信号，使nbit的基准数据右移，输出nbit的第2中间数据。 
所述第3位移单元根据所述第1控制信号，使所述基准数据左移，生成并输出nbit的第3中间数据。所述逻辑运算单元对所述第2中间数据和所述第3中间数据按照每个bit进行逻辑与运算，输出nbit的掩码选择数据。所述选择单元根据所述掩码选择数据，选择所述第1中间数据或第2输入数据中的任一方，作为nbit的输出数据输出。 
[实施例1] 
(实施例1的构成) 
图1是表示本发明的实施例1的位域操作电路的概要结构图。 
该实施例1的位域操作电路例如是设于CPU、MPU、DSP等处理器的电路，具有第1位移单元(例如位移器)20和掩码数据生成电路部30，在它们的输出侧连接着n个选择单元(例如选择器)40。 
位移器20使nbit的第1输入数据B左移根据第1控制信号(例如偏移量)offset指定的量，输出nbit的第1中间数据S20。 
掩码数据生成电路部30由以下部分构成：掩码位移量控制电路31，其被输入偏移量offset、宽度量width、和比特量n，输出掩码位移控制信号S31；第2位移单元(例如左掩码数据生成电路)32，其根据掩码位移控制信号S31，使基准数据ref右移，输出nbit的第2中间数据(例如左掩码数据)S32；第3位移单元(例如右掩码数据生成电路)33，其根据偏移量offset，使基准数据ref左移，输出nbit的第3中间数据(例如右掩码数据)S33；以及n个逻辑运算单元(例如AND门)34，其根据左掩码数据S32、右掩码数据S33计算逻辑与，输出nbit的掩码选择数据S34。 
选择器40根据掩码选择数据S34，选择nbit的第2输入数据A、中间数据S20中的任一方，输出nbit的输出数据C。 
图5是表示图1中的掩码位移量控制电路31的示例的概要结构图。 
该掩码位移量控制电路31由以下部分构成：加法器31a，其将偏移量offset和宽度量width相加，生成并输出第4控制信号(例如加算量)S31a；以及减法器31b，其从比特量n减去加算量S31a，生成并输出对应于掩码位移量n-(width+offset)的掩码位移控制信号S31。 
(实施例1的动作) 
图6是表示图1中的位移器20的动作的概念图。另外，图7是表示图1中的左掩码数据生成电路32的动作的概念图，图8是表示图1中的右掩码数据生成电路33的动作的概念图，图9是表示图1中的AND门34的动作的概念图。 
在本实施例1的位域操作电路中，例如利用下面表示的命令语句进行位域操作。 
INS C，A，B，width，offset 
在该命令语句中，生成向从输入数据A左移偏移量offset的位置插入了利用输入数据B的宽度量width表示的bit量的nbit的输出数据C。 
下面，参照图6～图9，按照以下的动作步骤(1)～(6)，说明在执行该命令语句时的位域操作电路的具体动作。 
(1)输入数据B被输入位移器20，根据偏移量offset左移。因此，生成左移了偏移量offset的中间数据S20。 
(2)利用输入掩码位移量控制电路31的偏移量offset、宽度量width、比特量n，生成对应于掩码位移量n-(width+offset)的掩码位移控制信号S31。 
(3)使所有bit为“1”的基准数据ref右移掩码位移量n-(width+offset)，生成nbit的左掩码数据S32。即，左掩码数据S32对由于右移而空出的bit填埋“0”，由此距MSB的(n-width-offset)宽度为“0”，剩余的(width+offset)的宽度为“1”。 
(4)使所有bit为“1”的基准数据ref左移偏移量offset，生成nbit 的右掩码数据S33。即，右掩码数据S33对由于左移而空出的bit填埋“0”，由此距MSB的(n-offset)宽度为“1”，剩余的偏移量offset的宽度为“0”。 
(5)利用在动作步骤(3)、(4)生成的左掩码数据S32、右掩码数据S33，对每个bit进行逻辑与运算，生成nbit的掩码选择数据S34。 
(6)在动作步骤(5)生成的掩码选择数据S34按照每个bit输入n个选择器40，由此在各个bit中，如果掩码选择数据S34为“1”，则选择在动作步骤(1)生成的中间数据S20，如果为“0”，则选择输入数据A，并作为输出数据C输出。 
(实施例1的效果) 
根据本实施例1，通过设置掩码数据生成电路部30，可以在一个循环中，根据输入数据A、B、基准数据ref、偏移量offset、宽度量width、比特量n生成输出数据C。因此，具有以下效果，位域操作命令的循环次数被缩短为1/6，一定时间内的处理量降低，可以减小ROM尺寸，并降低制造成本。 
[实施例2] 
(实施例2的构成) 
图10是表示本发明的实施例2的位域操作电路的概要结构图，对与表示实施例1的图1中的要素相同的要素赋予相同符号。 
该实施例2的位域操作电路由与实施例1相同的位移器20、结构与实施例1不同的掩码数据生成电路部30-1、和与实施例1相同的选择器40构成。 
掩码数据生成电路部30-1与实施例1的掩码数据生成电路部30不同，基准数据ref的所有bit为“0”，并设置NOR门35来取代AND门34。 
(实施例2的动作) 
图11是表示图10中的左掩码数据生成电路32-1的动作的概念图，图12是表示图10中的右掩码数据生成电路33-1的动作的概念图，图13是表示图10中的NOR门35的动作的概念图。 
在本实施例2的位域操作电路中，与实施例1的命令语句相同，例 如根据下面表示的命令语句进行位域操作。 
INS C，A，B，width，offset 
在该命令语句中，生成向从输入数据A左移偏移量offset的位置插入了利用输入数据B的宽度量width表示的bit量的nbit的输出数据C。 
下面，参照图6和图11～图13，按照以下的动作步骤(1)～(6)，说明在执行该命令语句时的位域操作电路的具体动作。 
(1)输入数据B被输入位移器20，根据偏移量offset左移。因此，生成左移了偏移量offset的中间数据S20。 
(2)利用输入掩码位移量控制电路31的偏移量offset、宽度量width、和比特量n，生成对应于掩码位移量n-(width+offset)的掩码位移控制信号S31。 
(3)使所有bit为“0”的基准数据ref右移掩码位移量n-(width+offset)，生成nbit的左掩码数据S32-1。即，左掩码数据S32-1对由于右移而空出的bit填埋“1”，由此距MSB的(n-width-offset)宽度为“1”，剩余的(width+offset)的宽度为“0”。 
(4)使所有bit为“0”的基准数据ref左移掩码位移量offset，生成nbit的右掩码数据S33-1。即，右掩码数据S33-1对由于左移而空出的bit填埋“1”，由此距MSB的(n-offset)宽度为“0”，剩余的偏移量offset的宽度为“1”。 
(5)利用在动作步骤(3)、(4)生成的左掩码数据S32-1、右掩码数据S33-1，对每个bit进行逻辑与运算，生成nbit的掩码选择数据S35。 
(6)在动作步骤(5)生成的掩码选择数据S35按照每个bit输入n个选择器40，由此在各个bit中，如果掩码选择数据S34为“1”，则选择在动作步骤(1)生成的中间数据S20，如果为“0”，则选择输入数据A，并作为输出数据C输出。 
(实施例2的效果) 
根据本实施例2，设置掩码数据电路，并设置NOR门35来取代实施例1的AND门34，所以具有与实施例1基本相同的以下效果，即，位域操作命令的循环次数被缩短为1/6，一定时间内的处理量降低，可以 减小ROM尺寸，并降低制造成本。 
(变形例) 
本发明不限于上述实施例1和2，可以实现各种应用方式和变形。关于这些应用方式和变形例，例如可以列举下面的(a)～(c)所示情况。 
(a)图1和图10中的位移器20利用位移运算电路等构成，但也可以利用位移寄存器等其他位移单元构成。 
(b)图1中的AND门34和图10中的NOR门35，也可以利用EXOR门等其他逻辑运算单元构成，也能够期待与实施例1、2相同的效果。 
(c)图1和图10中的选择器40利用多路调制器等构成，但也可以利用其他选择单元构成。 
(d)图5中的掩码位移量控制电路31利用加法器31a、减法器31b构成，但也可以利用其他的ALU构成。 
(e)在实施例1、2中说明了DSP，但也可以适用于CPU、MPU等处理器。 

Claims (4)

1.一种位域操作电路，其特征在于，该位域操作电路具有：
第1位移单元，其根据第1控制信号，使n比特的第1输入数据从最下位比特向最上位比特方向位移，生成n比特的第1中间数据而对其进行输出，其中，n为2以上的整数；
掩码位移量控制电路，其被输入所述第1控制信号、第2控制信号和第3控制信号，根据所述第1控制信号、所述第2控制信号和所述第3控制信号确定掩码位移量，输出与所述掩码位移量对应的掩码位移控制信号；
第2位移单元，其根据所述掩码位移控制信号，使n比特的基准数据从最上位比特向最下位比特方向位移，生成n比特的第2中间数据而对其进行输出；
第3位移单元，其根据所述第1控制信号，使所述基准数据从最下位比特向最上位比特方向位移，生成n比特的第3中间数据而对其进行输出；
逻辑运算单元，其对所述第2中间数据和所述第3中间数据进行逻辑运算，生成n比特的掩码选择数据而对其进行输出；以及
选择单元，其根据所述掩码选择数据，选择所述第1中间数据或n比特的第2输入数据中的任一方，作为n比特的输出数据而进行输出。
2.根据权利要求1所述的位域操作电路，其特征在于，所述逻辑运算单元对所述第2中间数据和所述第3中间数据按照每个比特进行逻辑与运算，输出所述掩码选择数据。
3.根据权利要求1所述的位域操作电路，其特征在于，所述逻辑运算单元对所述第2中间数据和所述第3中间数据按照每个比特进行“或非”运算，输出所述掩码选择数据。
4.根据权利要求1～3中的任一项所述的位域操作电路，其特征在于，所述掩码位移量控制电路具有：
加法器，其将所述第1控制信号和所述第2控制信号相加，输出第4控制信号；以及
减法器，其从所述第3控制信号中减去所述第4控制信号，输出所述掩码位移控制信号。
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