CN101147148B - 将制作监视器添加到集成电路芯片的方法 - Google Patents

将制作监视器添加到集成电路芯片的方法 Download PDF

Info

Publication number
CN101147148B
CN101147148B CN2005800492611A CN200580049261A CN101147148B CN 101147148 B CN101147148 B CN 101147148B CN 2005800492611 A CN2005800492611 A CN 2005800492611A CN 200580049261 A CN200580049261 A CN 200580049261A CN 101147148 B CN101147148 B CN 101147148B
Authority
CN
China
Prior art keywords
shape
integrated circuit
monitor configuration
monitor
filling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005800492611A
Other languages
English (en)
Other versions
CN101147148A (zh
Inventor
J·W·阿基森
G·巴赞
J·M·科恩
M·S·格雷迪
T·G·索普查克
D·P·瓦尔特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101147148A publication Critical patent/CN101147148A/zh
Application granted granted Critical
Publication of CN101147148B publication Critical patent/CN101147148B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种集成电路，一种用于设计该集成电路的方法和系统，以及一种用于制作该集成电路的方法。该方法包括：(a)生成集成电路的集成电路设计(300)的光掩模级设计，该光掩模级设计包括多个集成电路元件形状；(b)指定光掩模级设计在相邻集成电路元件形状之间的区域，这些指定区域大到足以需要基于填充形状规则(310)在相邻集成电路元件之间设置填充形状(305)，这些填充形状不是集成电路的操作所需的；以及(c)在指定区域中的至少一个指定区域中设置监视器结构(315)的一个或者多个监视器结构形状(320)，该监视器结构不是集成电路的操作所需的。

Description

将制作监视器添加到集成电路芯片的方法
技术领域
本发明涉及集成电路设计和制作领域，并且更具体地涉及用于将缺陷监视器器件添加到集成电路芯片的方法。
背景技术
为了成本有效地制作高级集成电路，需要驱使制造缺陷密度尽可能地低并且需要调整工艺控制以驱使器件和电路参量及性能在指定范围内。这样做的一种方法是在划片槽(scribe line)中设置缺陷和性能监视器结构以及测试电路。划片槽是在晶片上按阵列制作的集成电路之间将发生切割的区域。划片槽不含集成电路的正常工作所需的电路元件。划片槽也称为道痕(street)或者切缝(kerf)。划片槽是进行切割以将晶片(包含许多芯片)分成各个芯片的位置。然而，不仅最希望的监视器结构消耗划片槽的大块区域，而且另外划片槽的区域是有限的并且随着生产率要求的增加而缩减，其结果是所有希望的监视器都将不适合于可用的划片槽区域。
因此一直需要在当前可能的集成电路上设置更多监视器结构。
发明内容
本发明通过利用大马士革填充形状形成监视器结构，通过在为填充形状指定的区域中设置监视器，或者通过用监视器结构取代大马士革填充形状，将通常包含大马士革填充形状的集成电路的各个光掩模级的区域用于设置大马士革监视器或者监视器结构的大马士革部分。监视器结构可以包括除大马士革结构以外的结构，即大马士革监视器结构所连接到的晶体管。
本发明的第一方面是一种用于设计集成电路的方法，包括：(a)生成集成电路的集成电路设计的光掩模级设计，该光掩模级设计包括多个集成电路元件形状；(b)指定光掩模级设计在相邻集成电路元件形状之间的区域，这些指定区域大到足以需要基于填充形状规则在相邻集成电路元件之间设置填充形状，这些填充形状不是集成电路的操作所需的；以及(c)在指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状，该监视器结构不是集成电路的操作所需的。
本发明的第二方面是一种制作集成电路的方法，包括：(a)生成集成电路的集成电路设计的光掩模级设计，该光掩模级设计包括多个集成电路元件形状；(b)指定光掩模级设计在相邻集成电路元件形状之间的区域，这些指定区域大到足以需要基于填充形状规则在相邻集成电路元件之间设置填充形状，这些填充形状不是集成电路的操作所需的；(c)在指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状，监视器结构不是集成电路的操作所需的；(d)在光掩模级设计的指定区域中设置填充形状，这些填充形状未连接到多个集成电路元件形状或者一个或者多个监视器结构形状；(e)从光掩模级设计中生成掩模数据集；以及(f)使用掩模数据集在晶片上形成图案以便制作集成电路的物理级。
本发明的第三方面是一种集成电路芯片，包括：在衬底上的电介质层，该电介质层具有：电路区域，包含集成电路芯片的操作所需的集成电路；以及周围划片槽区域，不含集成电路芯片的操作所需的集成电路；集成电路的多个布线，这些布线形成于电介质层的电路区域中；以及在布线之间电介质层的区域中的监视器结构和多个填充形状，该监视器结构和这些填充形状不是集成电路的操作所需的，该监视器结构未连接到布线，这些填充形状未连接到布线，并且该监视器结构未连接到填充形状。
本发明的第四方面是一种设计集成电路的系统，包括：用于生成集成电路的集成电路设计的光掩模级设计的装置，该光掩模级设计包括多个集成电路元件形状；用于指定光掩模级设计在相邻集成电路元件形状之间的区域的装置，这些指定区域大到足以需要基于填充形状规则在相邻集成电路元件之间设置填充形状，这些填充形状不是集成电路的操作所需的；以及用于在指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状的装置，该监视器结构不是集成电路的操作所需的。
附图说明
在所附权利要求中阐述本发明的特征。然而在结合附图来阅读时通过参照对示例性实施例的如下具体描述，将最佳地理解本发明本身，在附图中：
图1A是具有可以根据本发明来操纵的填充形状的集成电路芯片的一部分的顶视图，而图1B是经过图1A的线1B-1B的横截面图；
图2A是图示了本发明第一实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图2B是经过图2A的线2B-2B的横截面图；
图3A是图示了本发明第二实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图3B是经过图3A的线3B-3B的横截面图；
图4A是图示了本发明第三实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图4B是经过图4A的线4B-4B的横截面图；
图5A是图示了本发明第四实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图5B是经过图5A的线5B-5B的横截面图；
图6A是图示了本发明第五实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图6B是经过图6A的线6B-6B的横截面图；
图7A是图示了本发明第六实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图7B是经过图7A的线7B-7B的横截面图；
图8A是图示了本发明第七实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图8B是经过图8A的线8B-8B的横截面图；
图9A是图示了本发明第八实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图9B是经过图9A的线9B-9B的横截面图；
图10是本发明第一实施例的流程图；
图11是本发明第二实施例的流程图；以及
图12是用于实施本发明的通用计算机的示意框图。
具体实施方式
集成电路芯片的制作通常需要一个或者多个化学机械抛光(CMP)工艺。CMP工艺使其上正在制作集成电路的晶片的表面经受机械打磨和化学溶解的组合，以从晶片的表面去除材料并且生成平坦表面。将给出使用CMP工艺的两个工艺例子。
使用CMP的制作步骤的第一例子是形成大马士革布线。为了形成大马士革布线，在晶片的表面上沉积电介质层，在电介质层中蚀刻具有布线图案的沟槽，匀厚沉积导体(例如金属)以过填充沟槽，然后执行CMP以从沟槽之间的表面去除过量的导体并且使电介质层的表面与导体的表面共面。在第一例子中，通过具有沟槽图案的物理正性或者负性图像的光掩模来使电介质层上形成的光致抗蚀剂层暴露于光，对光致抗蚀剂图像进行显影并且在光致抗蚀剂层中蚀刻直通开口，从而产生图案。而光掩模又是根据光掩模级设计数据集制作的，该光掩膜设计数据集包含光掩模上图案的数学表示(形状)。在第二例子中，光掩模级设计数据集可以用来直接形成光致抗蚀剂层中的图案。这一第二例子称为直接写入。
使用CMP的制作步骤的第二例子是形成平面式电介质层，在这些电介质层中已经通过减法蚀刻工艺形成布线和其它结构，下文称为减法布线和减法结构。在一种形成减法布线的方法中，在电介质层上形成导体(例如铝或者铝合金)的匀厚层，在导体层上形成光致抗蚀剂层，通过光刻工艺将光致抗蚀剂层构图为布线形状，蚀刻掉(“减去”)未受光致抗蚀剂层保护的导体层，并且去除构图的光致抗蚀剂层。接着形成厚度比在布线之间的间隔中填充的并且覆盖布线的原金属层的厚度更大的第二匀厚电介质层。最后执行CMP工艺以从布线上方去除电介质层并且使其余电介质层的顶表面与布线共面。可以针对不同电介质层的交替的布线层以及连接布线的过孔层重复该过程。
然而对于大马士革或者减法工艺而言，材料(电介质和/或金属)去除的不均匀性是导体面积(沟槽中的导体面积或者减法布线的宽度)与电介质面积(在沟槽之间或者在减法布线之间的电介质面积)之比的函数。通常晶片表面的大块区域没有布线(在一个例子中，各芯片区域中在约10％与约70％之间的区域没有布线)，而导体面积与电介质面积之比通常在集成电路芯片的给定制作级的不同区域中变化很大。为了使导体面积与电介质面积之比在整个集成电路芯片制作级上更均匀并且由此增加CMP工艺的均匀性，根据复杂的填充形状规则将大马士革或者减法填充形状引入到在导体之间的间隔中，其中一些规则将在下文中加以讨论。
将使用大马士革结构(如下文描述的布线、过孔、填充形状和监视器结构)来描述本发明，但是应当理解本发明也可适用于减法结构(布线、过孔、填充形状和监视器结构)。另外本发明可适用于如下结构，在这些结构中通过除大马士革工艺和减法工艺以外的方法来形成布线，但是这些方法需要对与布线相接触的电介质层的CMP步骤作为结构制作工艺的一部分。
出于本发明的目的，术语大马士革形状将用来指代集成电路芯片的物理实体，而术语形状将用来指代掩模图像或者光掩模数据集中掩模图像的数学表示。
出于本发明的目的，大马士革填充形状的如下特性是适用的。在蚀刻到支撑层中的特别布置和隔离的沟槽(或者孔)中，与大马士革集成电路元件形状相同地并且同时地形成大马士革填充形状。由与大马士革集成电路元件形状相同的材料形成大马士革填充形状。大马士革填充形状在它们自己的制作级中不相互连接或者不连接到大马士革集成电路元件形状(即大马士革布线或者过孔)，或者在任何其它制作级中不连接到其它大马士革填充形状和大马士革集成电路元件形状。对于集成电路芯片的一个或者多个集成电路的工作而言需要大马士革集成电路元件形状，大马士革填充形状不是集成电路芯片的一个或者多个集成电路的一部分。大马士革填充形状通常使用于集成电路的布线级中，其中大马士革集成电路元件形状是布线、布线段以及在紧邻的布线级中布线和布线段之间的过孔，而支撑层是电介质层。
图1A是具有可以根据本发明来操纵的大马士革填充形状的集成电路芯片的一部分的顶视图，而图1B是经过图1A的线1B-1B的横截面图。在图1A和图1B中，半导体衬底100(见图1B)具有形成于衬底的顶表面上的第一电介质层105和形成于该第一电介质层的顶表面120上的第二电介质层115。大马士革布线125A、125B和125C形成于第二电介质层115中。相应大马士革布线125A、125B和125C的顶表面130A、130B和130C彼此共面并与第二电介质层115的顶表面135共面。大马士革过孔140将布线125B与形成于第一电介质层105中的大马士革布线145连接。多个大马士革化的大马士革填充形状150在大马士革布线125A与大马士革布线125B之间形成于第二电介质层115中。大马士革填充形状150的顶表面155与第二电介质层115的顶表面135共面。宽度W1、长度L1以及相邻大马士革填充形状150之间的间隔S1由与第二电介质层115相关联的掩模级的填充形状规则确定。大马士革填充形状与大马士革布线之间的最小间隔S2和最大间隔S3也包含于填充形状规则中。选择长度L1、宽度W1以及间隔S1、S2和S3，以便在大马士革填充形状150的制作中使用的光刻步骤过程中可容易印制，并且大于最小基本规则(即光刻步骤可印制的最小图像尺寸加上与沟槽形成步骤相关联的任何蚀刻偏差)。用于线间隔的最小基本规则的值可以不同于用于线宽度的最小基本规则的值。
衬底100可以包含有源器件，比如场效应晶体管(FET)和二极管，以及可以包含使用布线来连接到电路中的无源器件，比如电阻器和电容器，其中这些布线比如是第一和第二电介质层105和115中的布线125A、125B、125C和145以及过孔140以及连接衬底中的器件(未示出)和第一电介质层105中的布线(比如大马士革布线145)的接触(未示出)。
在图1B中，按照第一光掩模级设计数据集在范围和位置上限定大马士革布线145，该第一光掩模级设计数据集包含用来生成第一光掩模的布线形状的数学表示。按照第二光掩模级设计数据集来限定大马士革过孔140，该第二光掩模级设计数据集包含用来生成第二光掩模的过孔形状的数学表示。按照第三光掩模级设计数据集来限定大马士革布线125A、125B、125C和大马士革填充形状150，该第三光掩模级设计数据集包含用来生成第三光掩模的布线形状和填充形状的数学表示。
图2A是图示了本发明第一实施例的具有大马士革填充形状的集成电路芯片的一部分的顶视图，而图2B是经过图2A的线2B-2B的横截面图。在图2A和图2B中，电探测式开路监视器160取代图1A和图1B的大马士革填充形状150的子集。在图2A和图2B的例子中，开路监视器160包括通过大马士革布线165一体串联连接的大马士革填充成形区域150A。填充成形大马士革区域150A不是大马士革填充形状但是具有与大马士革填充形状的几何形状相同或者相似的几何形状。在一个例子中，大马士革填充成形区域150A设置于与它们所取代的大马士革填充形状相同的位置并且具有与这些大马士革填充形状相同的尺度，而大马士革布线165具有宽度W2。在第一例子中，W2小于W1但是等于或者大于最小基本规则值。在第二例子中，W2小于W1并且小于最小基本规则值(在本领域中已知用以生成次最小图像的许多方法)。由此，开路监视器160具有与仅含大马士革填充形状的区域大致相同的大马士革形状密度，尤其是在将大马士革布线165按照最小基本规则来制作时更为如此。
图3A是图示了本发明第二实施例的具有大马士革填充形状的集成电路芯片的一部分的顶视图，而图3B是经过图3A的线3B-3B的横截面图。在图3A和图3B中，电探测式短路监视器170取代图1A和图1B的大马士革填充形状150的子集。在图3A和图3B的例子中，短路监视器170包括大马士革填充成形区域150B，这些区域包括由间隔175A分隔开的两个半区域150C和150D。间隔175A具有宽度S4。半区域150C通过布线180A来一体地串联连接而半区域150D通过大马士革布线180B来一体地串联连接。通过具有宽度S5的间隔175B来分隔开大马士革布线180A和180B。在一个例子中，大马士革填充成形区域150B设置于与它们所取代的大马士革填充形状相同的位置并且具有与这些大马士革填充形状相同的尺度，而大马士革布线180A和180B具有宽度W2。在第一例子中，S4、S5或者S4和S5均等于或者大于最小基本规则值。在第二例子中，S4或者S5或者S4和S5均小于最小基本规则值。在第一或者第二例子中，S4可以等于S5。由此，短路监视器170具有与仅含大马士革填充形状的区域大致相同的形状密度，尤其是在将间隔175A和175B以及大马士革布线180A和180B按照最小基本规则来制作时更为如此。
图4A是图示了本发明第三实施例的具有大马士革填充形状的集成电路芯片的一部分的顶视图，而图4B是经过图4A的线4B-4B的横截面图。在图4A和图4B中，电压对比短路监视器185取代图1A和图1B的大马士革填充形状150的子集。短路监视器185包括可以通过探针来接地的大马士革中央垫190以及与大马士革中央垫190间隔开距离S6的多个周围大马士革外垫150E。在一个例子中，大马士革外垫150E设置于与它们所取代的大马士革填充形状相同的位置并且具有与这些大马士革填充形状相同的尺度。在第一例子中，S6等于或者大于最小基本规则值。在第二例子中，S6小于最小基本规则值。在根据本发明实际地生成光掩模数据集时，填充形状被去除并且可以被一些监视器形状所取代，这些监视器形状与它们所取代的填充形状相同并且相对于这些填充形状而言相同地被定位。
在通过参考整体地引入于此的Mahant-Shetti等人的美国专利第5,159,752号中具体描述了电压对比测量。
图5A是图示了本发明第四实施例的具有大马士革填充形状的集成电路芯片的一部分的顶视图，而图5B是经过图5A的线5B-5B的横截面图。在图5A和图5B中，电压对比开路监视器195取代图1A和图1B的大马士革填充形状150的子集。开路监视器195包括可以通过探针来接地的大马士革中央垫200以及通过大马士革布线205连接到大马士革中央垫200的多个周围大马士革外垫150E。在一个例子中，大马士革外垫150E设置于与它们所取代的大马士革填充形状相同的位置并且具有与这些大马士革填充形状相同的尺度。大马士革布线205具有宽度W2。
图6A是图示了本发明第五实施例的具有大马士革填充形状的集成电路芯片的一部分的顶视图，而图6B是经过图6A的线6B-6B的横截面图。在图6A和图6B中，电探测式开路和短路监视器210取代图1A和图1B的大马士革填充形状150的子集。开路和短路监视器210包括以距离S7间隔开的第一大马士革蛇形布线215和第二大马士革蛇形布线220。大马士革蛇形布线215的相对端连接到不同的大马士革填充形状150以允许探测，而大马士革蛇形布线220的相对端连接到不同的大马士革填充形状150以允许探测。在第一例子中，S7等于或者大于最小基本规则值。在第二例子中，S7小于最小基本规则值。图6A和图6B说明了监视器结构无需总是近似于大马士革填充形状的几何形状或者按照填充形状规则来制作。
至此为止，已经考虑了仅需要一级的监视器结构。现在将转向需要两级或者更多级的监视器结构。
图7A是图示了本发明第六实施例的具有大马士革填充形状的集成电路芯片的一部分的顶视图，而图7B是经过图7A的线7B-7B的横截面图。在图7A和图7B中，电探测式过孔链监视器225取代图1A和图1B的大马士革填充形状150的子集。过孔链监视器允许分析在过孔与该过孔所连接的布线之间的接触电阻。在图7A和图7B的例子中，过孔链监视器225包括大马士革填充成形区域150F，这些区域各具有大马士革过孔230并且通过交替在电介质层215中的第一大马士革布线235和在第一电介质层105中的第二大马士革布线240来一体地串联连接。在一个例子中，大马士革填充形状区域150F设置于与它们所取代的大马士革填充形状相同的位置并且具有与这些大马士革填充形状相同的尺度，而大马士革布线235具有宽度W2。由此，过孔链监视器225具有与仅含大马士革填充形状的区域大致相同的形状密度，尤其是在大马士革布线235按照最小基本规则来制作时更为如此。
图8A是图示了本发明第七实施例的具有大马士革填充形状的集成电路芯片的一部分的顶视图，而图8B是经过图8A的线8B-8B的横截面图。在图8A和图8B中，电压对比短路监视器245取代图1A和图1B的大马士革填充形状150的子集。除了通过大马士革过孔250、大马士革垫255、大马士革柱260和扩散接触265向衬底100提供接地大马士革中央垫190之外，短路监视器245类似于在图4A和图4B中所示并且在上文中所述的短路监视器185。图5A和图5B中所示并且在上文中所述的开口监视器195可以类似地接地。
上文提出的监视器结构都是缺陷监视器。也可以如在图9A和图9B中所示和在下文中所述那样将参量监视器和性能监视器插入到此外填充有填充形状的间隔中。
图9A是图示了本发明第八实施例的具有填充形状的集成电路芯片的一部分的顶视图，而图9B是经过图9A的线9B-9B的横截面图。通过利用位于未使用的门阵列区域上方的填充形状的区域，根据本发明可以实施复杂的监视器结构，包括但不限于电阻监视器、电容监视器、电感监视器、栅氧化物监视器、环形振荡器频率监视器、FET漏电流监视器、FET开关速度监视器，并且更一般地为需要连接到电路中的有源和无源器件的监视器。在图9A和图9B中，在衬底100和第一电介质层105中形成包括NFET 270A和PFET270B的门阵列。各NFET 270A包括全部形成于衬底100中的沟道275A和源极/漏极280A以及在第一电介质层105中形成的栅电介质(未示出)上方的栅电极290A。各PFET 270B包括全部形成于衬底100中形成的阱285中的沟道275B和源极/漏极280B以及在第一电介质层105中形成的栅电介质(未示出)上方的栅电极290B。NFET和PFET区域通过电介质隔离295来隔离。电路布线(大马士革布线、大马士革过孔、大马士革接触)形成于第一电介质层105中和第二电介质层115中。第二电介质层115中形成的电路布线取代图1A和图1B的大马士革填充形状150的子集。
图10是本发明的第一实施例的流程图。在步骤300中通常从连线表创建称为形状文件的物理布局文件。从作为集成电路的电路示意性表示的连线表文件生成形状文件。形状文件是制作各光掩模所需的几何形状的表示并且包含集成电路元件形状，其中这些光掩模是制作集成电路的所有级所需的。
在步骤305中，分析第一或者当前光掩模级的开放区域，并且基于填充形状和规则文件310中的填充形状选择和设置规则来选择填充形状而且以在集成电路元件形状之间为基础在开放区域中设置这些填充形状。填充形状规则的例子包括但不限于：填充形状的几何形状和尺度、能够设置填充形状与集成电路形状相距的最小和最大距离、在填充形状与用来设置填充形状的模板图案之间的距离。对于需要多个光掩模级的监视器结构，可以执行预测以检查是否也存在有在其它光掩模级中在恰当位置的所需区域。
在步骤315中，基于希望向集成电路芯片设计添加什么类型的监视器，从监视器形状文件320中选择监视器结构。在步骤325中，确定是否有大到足以容纳所选监视器结构的填充形状的区域。如果有大到足以容纳所选监视器结构的填充形状的区域，则该方法继续到步骤330。如果没有足够大的区域，则该方法将继续到步骤332。在步骤332中，确定监视器结构是否能够缩放到更小尺寸。如果能够则该方法循环回到步骤325，否则该方法继续到步骤340。
在步骤330中去除足够的填充形状以容纳监视器形状，而在步骤335中添加监视器形状。接着在步骤340中，确定是否要在当前光掩模级中设置其它监视器。如果要设置其它监视器，则该方法循环回到步骤315，否则该方法继续到步骤345。在步骤345中，确定是否要在下一光掩模级中设置任何监视器。此外还确定当前光掩模级中设置的任何监视器结构是否需要在另一光掩模级中设置其它监视器结构以完成监视器结构(即比如在图8A、图8B、图9A和图9B中所示以及在上文中所述的多级监视器结构)。这能够通过将标志附加到多级监视器形状来实现。如果要设置其它监视器形状，则该方法循环回到步骤305，否则该方法继续到步骤350。
在步骤350中，执行对形状文件的附加处理以生成掩模数据集(例如GL1(图形语言1)卡片组(deck))来驱动掩模制作设备或者驱动直接晶片写入设备。在直接写入中，通过直接读取掩模数据集的工具将图案直接转移到光致抗蚀剂或者在晶片上的其它层，而不使用光掩模。直接写入电子束工具是这种工具的例子。步骤300至350通常利用通用计算机来执行。然后在步骤355中制作掩模而在步骤360中制作集成电路。在直接写入制作工艺中除去步骤355。
图11是本发明第二实施例的流程图。上文已经参照图10描述了步骤300。在步骤370中，分析在第一或者当前光掩模级的集成电路元件形状之间的区域。在步骤375中，选择要插入集成电路设计中的监视器，并且基于在监视器形状文件320中列出的各监视器的形状文件的面积要求，针对各监视器结构为形状的设置指定开放区域块。对于需要多个光掩模级的监视器结构，可以执行预测以检查是否也存在有在其它光掩模级中在恰当位置的所需区域。在步骤380中，在分配给监视器的区域块中设置所选监视器填充形状。在步骤385中，基于来自填充形状和规则文件310的填充形状规则来设置填充形状。
接着在步骤390中，确定是否要在下一光掩模级中设置任何监视器。另外，确定是否当前光掩模级中设置的任何监视器结构需要在另一光掩模级中设置其它监视器结构以完成监视器结构(即比如在图8A、图8B、图9A和图9B中所示以及在上文中所述的多级监视器结构)。这能够通过将标志附加到多级监视器形状来实现。如果要设置其它监视器形状，则该方法循环回到步骤370，否则该方法继续到步骤350。上文已经参照图10描述了步骤350、355和360。
图12是用于实施本发明的通用计算机的示意性框图。一般而言，利用通用计算机来实施这里针对将制作监视器添加到集成电路芯片设计而描述的方法，而该方法可以被编码成在可移动介质或者硬介质上的指令集用于由通用计算机使用。图12是用于实施本发明的通用计算机的示意性框图。在图12中，计算机系统400具有至少一个微处理器或者中央处理单元(CPU)405。CPU 405经由系统总线410互连到随机存取存储器(RAM)415、只读存储器(ROM)420、用于连接可移动数据和/或程序存储设备430以及海量数据和/或程序存储设备435的输入/输出(I/O)适配器425、用于连接键盘445和鼠标450的用户接口适配器440、用于连接数据端口460的端口适配器455以及用于连接显示器设备470的显示器适配器465。
ROM 420包含用于计算机系统400的基本操作系统。该操作系统可以可选地驻留于RAM 415中或者本领域中已知的其它位置。可移动数据存储设备和/或程序存储设备430的例子包括磁介质如软盘驱动器和磁带驱动器以及光介质如CD ROM驱动器。海量数据存储设备和/或程序存储设备435的例子包括硬盘驱动器和非易失性存储器如闪存。除了键盘445和鼠标450之外，其它用户输入设备如轨迹球、书写板、压力垫、麦克风、光笔和位置感测屏幕显示器也可以连接到用户接口440。显示器设备的例子包括阴极射线管(CRT)和液晶显示器(LCD)。
具有适当应用接口的计算机程序可以由本领域技术人员创建并且存储于系统或者数据和/或程序存储设备上以简化本发明的实施。在操作中，在适当的可移动数据存储设备和/或程序存储设备430上加载、通过数据端口460馈送或者使用键盘445键入用于本发明的信息或者被创建用来实现本发明的计算机程序。
由此，本发明允许在当前仅使用划片槽区域就可能的集成电路上设置更多监视器结构。
上文给出对本发明实施例的描述以便于理解本发明。将理解本发明不限于这里描述的特定实施例，而是能够在不脱离本发明的范围情况下进行现在对于本领域技术人员而言变得明显的各种修改、重新布置和替换。因此本意在于所附权利要求涵盖所有这些落入本发明的真实精神和范围内的修改和变化。

Claims (33)

1.一种设计集成电路的方法，包括：
(a)生成所述集成电路的集成电路设计的光掩模级设计，所述光掩模级设计包括多个集成电路元件形状；
(b)指定所述光掩模级设计在相邻集成电路元件形状之间的区域，所述指定区域大到足以需要基于填充形状规则在所述相邻集成电路元件之间设置填充形状，所述填充形状不是所述集成电路的操作所需的；以及
(c)在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状，所述监视器结构不是所述集成电路的操作所需的。
2.根据权利要求1所述的方法，还包括：
(d)在所述指定区域中设置填充形状，所述填充形状未连接到所述多个集成电路元件形状或者所述一个或者多个监视器结构形状。
3.根据权利要求1所述的方法，还包括：
在步骤(b)与步骤(c)之间，(d)确定是否有任何指定区域具有用以容纳所述一个或者多个监视器结构形状的充足尺寸。
4.根据权利要求1所述的方法，还包括：
在步骤(b)与(c)之间：
在所述指定区域中设置填充形状，所述填充形状未连接到所述多个集成电路元件形状；以及
从所述指定区域中的至少一个指定区域中去除选定数目的所述填充形状，以在所述指定区域中的所述至少一个指定区域内提供一个或者多个监视器形状区域；以及
其中步骤(c)在所述监视器形状区域中设置所述一个或者多个监视器结构形状。
5.根据权利要求1所述的方法，其中所述一个或者多个监视器结构形状中一个监视器结构形状的一部分具有与所述填充形状之一的形状相同的形状，所述填充形状之一将占用与所述一个或者多个监视器结构形状中至少一个监视器结构形状的所述部分相同的位置。
6.根据权利要求1所述的方法，其中包括所述一个或者多个监视器结构形状的选定区域中监视器结构形状的密度等于在基于填充形状而不是所述监视器结构形状来在所述选定区域中设置所述填充形状的情况下的填充形状的密度。
7.根据权利要求1所述的方法，其中所述监视器结构是用于监视如下项目的监视器或者所述监视器的一部分：在所述集成电路的制作过程中工艺引起的缺陷；在所述集成电路的制作过程中或者之后所述集成电路或者所述集成电路的元件的电特性；或者在所述集成电路的制作过程中或者之后所述集成电路或者所述集成电路的元件的性能标准。
8.根据权利要求7所述的方法，其中所述工艺引起的缺陷包括开路缺陷和短路缺陷，所述电特性包括电阻、电容和电感，以及其中所述性能标准包括信号传播频率和晶体管开关速度。
9.一种设计集成电路的方法，包括：
(a)生成所述集成电路的集成电路设计的光掩模级设计，所述光掩模级设计包括多个集成电路元件形状；
(b)基于监视器结构形状的面积要求，针对监视器结构形状指定所述光掩模级设计在相邻集成电路元件形状之间的区域，以在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状，所述监视器结构不是所述集成电路的操作所需的；以及
(c)在所述指定区域中基于填充形状规则设置填充形状，所述填充形状未连接到所述多个集成电路元件形状或者一个或者多个监视器结构形状。
10.一种制作集成电路的方法，包括：
(a)生成所述集成电路的集成电路设计的光掩模级设计，所述光掩模级设计包括多个集成电路元件形状；
(b)指定所述光掩模级设计在相邻集成电路元件形状之间的区域，所述指定区域大到足以需要基于填充形状规则在所述相邻集成电路元件之间设置填充形状，所述填充形状不是所述集成电路的操作所需的；
(c)在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状，所述监视器结构不是所述集成电路的操作所需的；
(d)在所述光掩模级设计的所述指定区域中设置填充形状，所述填充形状未连接到所述多个集成电路元件形状或者所述一个或者多个监视器结构形状；
(e)从所述光掩模级设计中生成掩模数据集；以及
(f)使用所述掩模数据集在晶片上形成图案以便制作所述集成电路的物理级。
11.根据权利要求10所述的方法，还包括：
在步骤(f)之后，在所述集成电路的所述物理级的制作过程中执行化学机械抛光工艺。
12.根据权利要求10所述的方法，还包括：
在步骤(b)与步骤(c)之间，(d)确定是否有任何指定区域具有用以容纳所述一个或者多个监视器结构形状的充足尺寸。
13.根据权利要求10所述的方法，还包括：
在步骤(b)与(c)之间：
在所述指定区域中设置填充形状，所述填充形状未连接到所述多个集成电路元件形状；以及
从所述指定区域中的至少一个指定区域中去除选定数目的所述填充形状，以在所述指定区域中的所述至少一个指定区域内提供一个或者多个监视器形状区域；以及
其中步骤(c)在所述监视器形状区域中设置所述一个或者多个监视器结构形状。
14.根据权利要求10所述的方法，其中所述一个或者多个监视器结构形状中一个监视器结构形状的一部分具有与所述填充形状之一的形状相同的形状，所述填充形状之一将占用与所述一个或者多个监视器结构形状中至少一个监视器结构形状的所述部分相同的位置。
15.根据权利要求10所述的方法，其中包括所述一个或者多个监视器结构形状的选定区域中监视器结构形状的密度等于在基于填充形状而不是所述监视器结构形状来在所述选定区域中设置所述填充形状的情况下的填充形状的密度。
16.根据权利要求10所述的方法，其中所述监视器结构是用于监视如下项目的监视器或者所述监视器的一部分：在所述集成电路的制作过程中工艺引起的缺陷；在所述集成电路的制作过程中或者之后所述集成电路或者所述集成电路的元件的电特性；或者在所述集成电路的制作过程中或者之后所述集成电路或者所述集成电路的元件的性能标准。
17.根据权利要求16所述的方法，其中所述工艺引起的缺陷包括开路缺陷和短路缺陷，所述电特性包括电阻、电容和电感，以及其中所述性能标准包括信号传播频率和晶体管开关速度。
18.一种制作集成电路的方法，包括：
(a)生成所述集成电路的集成电路设计的光掩模级设计，所述光掩模级设计包括多个集成电路元件形状；
(b)基于监视器结构形状的面积要求，针对监视器结构形状指定所述光掩模级设计在相邻集成电路元件形状之间的区域，以在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状，所述监视器结构不是所述集成电路的操作所需的；以及
(c)在所述指定区域中基于填充形状规则设置填充形状，所述填充形状未连接到所述多个集成电路元件形状或者一个或者多个监视器结构形状；
(d)从所述光掩模级设计中生成掩模数据集；以及
(e)使用所述掩模数据集在晶片上形成图案以便制作所述集成电路的物理级。
19.一种集成电路芯片，包括：
在衬底上的电介质层，所述电介质层具有：电路区域，包含所述集成电路芯片的操作所需的集成电路；以及周围划片槽区域，不含所述集成电路芯片的操作所需的集成电路；
集成电路的多个布线，所述布线形成于所述电介质层的所述电路区域中；以及
在所述布线之间所述电介质层的区域中的监视器结构和多个填充形状，所述监视器结构和所述填充形状不是所述集成电路的操作所需的，所述监视器结构未连接到所述布线，所述填充形状未连接到所述布线，并且所述监视器结构未连接到所述填充形状。
20.根据权利要求19所述的集成电路芯片，其中所述监视器结构包括具有与所述填充形状中一个填充形状的形状相同的形状的一部分。
21.根据权利要求19所述的集成电路芯片，其中在包括所述监视器结构的所述电介质层的区域中所述监视器结构的监视器结构形状的密度等于在基于填充形状而不是所述监视器结构形状来在包括所述监视器结构的所述电介质层的区域中设置所述填充形状的情况下的填充形状的密度。
22.根据权利要求19所述的集成电路芯片，其中所述布线是大马士革布线，所述监视器结构是大马士革监视器结构，而所述填充形状是大马士革填充形状。
23.根据权利要求19所述的集成电路芯片，其中所述布线是减法布线，所述监视器结构是减法监视器结构，而所述填充形状是减法填充形状。
24.根据权利要求19所述的集成电路芯片，其中所述布线、所述监视器结构、所述填充形状和所述电介质层的顶表面共面。
25.一种设计集成电路的系统，包括：
用于生成所述集成电路的集成电路设计的光掩模级设计的装置，所述光掩模级设计包括多个集成电路元件形状；
用于指定所述光掩模级设计在相邻集成电路元件形状之间的区域的装置，所述指定区域大到足以需要基于填充形状规则在所述相邻集成电路元件之间设置填充形状，所述填充形状不是所述集成电路的操作所需的；以及
用于在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状的装置，所述监视器结构不是所述集成电路的操作所需的。
26.根据权利要求25所述的系统，还包括：
用于在所述指定区域中设置填充形状的装置，所述填充形状未连接到所述多个集成电路元件形状或者所述一个或者多个监视器结构形状。
27.根据权利要求25所述的系统，其中：
在指定所述光掩模级设计在相邻集成电路元件形状之间的区域之后、且在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状之前，确定是否有任何指定区域具有用以容纳所述一个或者多个监视器结构形状的充足尺寸。
28.根据权利要求25所述的系统，其中：
在指定所述光掩模级设计在相邻集成电路元件形状之间的区域之后、且在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状之前：
在所述指定区域中设置填充形状，所述填充形状未连接到所述多个集成电路元件形状；以及
从所述指定区域中的至少一个指定区域中去除选定数目的所述填充形状，以在所述指定区域中的所述至少一个指定区域内提供一个或者多个监视器形状区域；以及
其中在所述监视器形状区域中设置所述一个或者多个监视器结构形状。
29.根据权利要求25所述的系统，其中所述一个或者多个监视器结构形状中一个监视器结构形状的一部分具有与所述填充形状之一的形状相同的形状，所述填充形状之一将占用与所述一个或者多个监视器结构形状中至少一个监视器结构形状的所述部分相同的位置。
30.根据权利要求25所述的系统，其中包括所述一个或者多个监视器结构形状的选定区域中监视器结构形状的密度等于在基于填充形状而不是所述监视器结构形状来在所述选定区域中设置所述填充形状的情况下的填充形状的密度。
31.根据权利要求25所述的系统，其中所述监视器结构是用于监视如下项目的监视器或者所述监视器的一部分：在所述集成电路的制作过程中工艺引起的缺陷；在所述集成电路的制作过程中或者之后所述集成电路或者所述集成电路的元件的电特性；或者在所述集成电路的制作过程中或者之后所述集成电路或者所述集成电路的元件的性能标准。
32.根据权利要求31所述的系统，其中所述工艺引起的缺陷包括开路缺陷和短路缺陷，所述电特性包括电阻、电容和电感，以及其中所述性能标准包括信号传播频率和晶体管开关速度。
33.一种设计集成电路的系统，包括：
用于生成所述集成电路的集成电路设计的光掩模级设计的装置，所述光掩模级设计包括多个集成电路元件形状；
用于基于监视器结构形状的面积要求，针对监视器结构形状指定所述光掩模级设计在相邻集成电路元件形状之间的区域，以在所述指定区域中的至少一个指定区域中设置监视器结构的一个或者多个监视器结构形状的装置，所述监视器结构不是所述集成电路的操作所需的；以及
用于在所述指定区域中基于填充形状规则设置填充形状的装置，所述填充形状未连接到所述多个集成电路元件形状或者一个或者多个监视器结构形状。
CN2005800492611A 2005-04-04 2005-12-22 将制作监视器添加到集成电路芯片的方法 Expired - Fee Related CN101147148B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/907,494 2005-04-04
US10/907,494 US7240322B2 (en) 2005-04-04 2005-04-04 Method of adding fabrication monitors to integrated circuit chips
PCT/US2005/047083 WO2006107356A2 (en) 2005-04-04 2005-12-22 Method of adding fabrication monitors to integrated circuit chips

Publications (2)

Publication Number Publication Date
CN101147148A CN101147148A (zh) 2008-03-19
CN101147148B true CN101147148B (zh) 2010-07-07

Family

ID=37072118

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800492611A Expired - Fee Related CN101147148B (zh) 2005-04-04 2005-12-22 将制作监视器添加到集成电路芯片的方法

Country Status (6)

Country Link
US (3) US7240322B2 (zh)
EP (1) EP1869595B1 (zh)
JP (1) JP5052501B2 (zh)
CN (1) CN101147148B (zh)
TW (1) TWI362598B (zh)
WO (1) WO2006107356A2 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7240322B2 (en) * 2005-04-04 2007-07-03 International Business Machines Corporation Method of adding fabrication monitors to integrated circuit chips
US7926006B2 (en) * 2007-02-23 2011-04-12 International Business Machines Corporation Variable fill and cheese for mitigation of BEOL topography
JP5431661B2 (ja) * 2007-09-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路およびそのパターンレイアウト方法
US7999566B2 (en) * 2007-12-31 2011-08-16 Hitachi Global Storage Technologies, Netherlands B.V. Wafer level testing
US8716135B1 (en) 2008-01-30 2014-05-06 Cadence Design Systems, Inc. Method of eliminating a lithography operation
WO2009119642A1 (ja) * 2008-03-26 2009-10-01 日本電気株式会社 サービス応答性能分析装置、方法、及びプログラム並びにそれを記録した記録媒体
US20110101534A1 (en) * 2009-11-04 2011-05-05 International Business Machines Corporation Automated short length wire shape strapping and methods of fabricting the same
US8470674B2 (en) * 2011-01-03 2013-06-25 International Business Machines Corporation Structure, method and system for complementary strain fill for integrated circuit chips
TWI447887B (zh) * 2011-06-01 2014-08-01 矽品精密工業股份有限公司 電路元件孔鏈結構及其佈局方法
US9524916B2 (en) * 2012-10-31 2016-12-20 International Business Machines Corporation Structures and methods for determining TDDB reliability at reduced spacings using the structures
US9059052B2 (en) 2013-05-16 2015-06-16 International Business Machines Corporation Alternating open-ended via chains for testing via formation and dielectric integrity
US9672316B2 (en) 2013-07-17 2017-06-06 Arm Limited Integrated circuit manufacture using direct write lithography
JP5647328B2 (ja) * 2013-12-09 2014-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路およびそのパターンレイアウト方法
US9519210B2 (en) * 2014-11-21 2016-12-13 International Business Machines Corporation Voltage contrast characterization structures and methods for within chip process variation characterization
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
US9653446B1 (en) 2016-04-04 2017-05-16 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, TS-short-configured, and AA-short-configured, NCEM-enabled fill cells
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433561B1 (en) * 1999-12-14 2002-08-13 Kla-Tencor Corporation Methods and apparatus for optimizing semiconductor inspection tools
CN1459844A (zh) * 2002-04-17 2003-12-03 三星电子株式会社 使用低－k介电材料形成双大马士革互连的方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS602775B2 (ja) * 1981-08-28 1985-01-23 富士通株式会社 モニタ機能付大規模集積回路及びその製造方法
US4801869A (en) * 1987-04-27 1989-01-31 International Business Machines Corporation Semiconductor defect monitor for diagnosing processing-induced defects
US5159752A (en) 1989-03-22 1992-11-03 Texas Instruments Incorporated Scanning electron microscope based parametric testing method and apparatus
JPH0645439A (ja) * 1992-07-23 1994-02-18 Nec Corp 半導体装置
US5736863A (en) 1996-06-19 1998-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Abatement of electron beam charging distortion during dimensional measurements of integrated circuit patterns with scanning electron microscopy by the utilization of specially designed test structures
US5723874A (en) * 1996-06-24 1998-03-03 International Business Machines Corporation Dishing and erosion monitor structure for damascene metal processing
US5781445A (en) 1996-08-22 1998-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma damage monitor
US5959459A (en) * 1996-12-10 1999-09-28 International Business Machines Corporation Defect monitor and method for automated contactless inline wafer inspection
US6147361A (en) 1997-02-07 2000-11-14 Taiwan Semiconductor Manufacturing Company Polysilicon electromigration sensor which can detect and monitor electromigration in composite metal lines on integrated circuit structures with improved sensitivity
US5900644A (en) 1997-07-14 1999-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Test site and a method of monitoring via etch depths for semiconductor devices
US5952674A (en) * 1998-03-18 1999-09-14 International Business Machines Corporation Topography monitor
US6121156A (en) * 1998-04-28 2000-09-19 Cypress Semiconductor Corporation Contact monitor, method of forming same and method of analyzing contact-, via-and/or trench-forming processes in an integrated circuit
US6030732A (en) 1999-01-07 2000-02-29 Taiwan Semiconductor Manufacturing Company In-situ etch process control monitor
JP2000294730A (ja) * 1999-04-09 2000-10-20 Mitsubishi Electric Corp システムｌｓｉチップ及びその製造方法
JP2001077114A (ja) * 1999-09-03 2001-03-23 Seiko Epson Corp ダミーパターンの設計方法、ダミーパターンの設計装置、ダミーパターンを有する半導体装置及びその製造方法
US6834117B1 (en) * 1999-11-30 2004-12-21 Texas Instruments Incorporated X-ray defect detection in integrated circuit metallization
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US6509197B1 (en) * 1999-12-14 2003-01-21 Kla-Tencor Corporation Inspectable buried test structures and methods for inspecting the same
US6771806B1 (en) * 1999-12-14 2004-08-03 Kla-Tencor Multi-pixel methods and apparatus for analysis of defect information from test structures on semiconductor devices
US6362634B1 (en) * 2000-01-14 2002-03-26 Advanced Micro Devices, Inc. Integrated defect monitor structures for conductive features on a semiconductor topography and method of use
US6576923B2 (en) * 2000-04-18 2003-06-10 Kla-Tencor Corporation Inspectable buried test structures and methods for inspecting the same
US6787271B2 (en) * 2000-07-05 2004-09-07 Numerical Technologies, Inc. Design and layout of phase shifting photolithographic masks
US6808944B1 (en) * 2000-07-24 2004-10-26 Cypress Semiconductor Corporation Structure and method for monitoring a semiconductor process, and method of making such a structure
KR100363093B1 (ko) * 2000-07-28 2002-12-05 삼성전자 주식회사 반도체 소자의 층간 절연막 평탄화 방법
JP2002110809A (ja) * 2000-10-02 2002-04-12 Mitsubishi Electric Corp ダミーパターンの設計方法およびそれを用いた半導体装置の製造方法
US6504225B1 (en) * 2001-04-18 2003-01-07 Advanced Micro Devices, Inc. Teos seaming scribe line monitor
JP3556647B2 (ja) * 2001-08-21 2004-08-18 沖電気工業株式会社 半導体素子の製造方法
JP2005533363A (ja) * 2001-09-28 2005-11-04 ピー・デイ・エフ　ソリユーシヨンズ　インコーポレイテツド 銅ダマシン技術におけるディッシングおよびエロージョン効果を評価するためのテスト構造
US6624031B2 (en) * 2001-11-20 2003-09-23 International Business Machines Corporation Test structure and methodology for semiconductor stress-induced defects and antifuse based on same test structure
AU2003216443A1 (en) * 2002-02-28 2003-09-16 Pdf Solutions, Inc. Back end of line clone test vehicle
KR100476890B1 (ko) * 2002-04-11 2005-03-17 삼성전자주식회사 검사패턴 및 이를 이용한 화학적기계적 연마공정 제어방법
US6823496B2 (en) * 2002-04-23 2004-11-23 International Business Machines Corporation Physical design characterization system
US6623995B1 (en) * 2002-10-30 2003-09-23 Taiwan Semiconductor Manufacturing Company Optimized monitor method for a metal patterning process
US6774395B1 (en) * 2003-01-15 2004-08-10 Advanced Micro Devices, Inc. Apparatus and methods for characterizing floating body effects in SOI devices
US7507598B2 (en) * 2003-06-06 2009-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor fabrication method and structure
US7089522B2 (en) * 2003-06-11 2006-08-08 Chartered Semiconductor Manufacturing, Ltd. Device, design and method for a slot in a conductive area
US7135344B2 (en) * 2003-07-11 2006-11-14 Applied Materials, Israel, Ltd. Design-based monitoring
US6936920B2 (en) * 2003-08-29 2005-08-30 Lsi Logic Corporation Voltage contrast monitor for integrated circuit defects
US6998866B1 (en) * 2004-07-27 2006-02-14 International Business Machines Corporation Circuit and method for monitoring defects
US7194706B2 (en) * 2004-07-27 2007-03-20 International Business Machines Corporation Designing scan chains with specific parameter sensitivities to identify process defects
US7093213B2 (en) * 2004-08-13 2006-08-15 International Business Machines Corporation Method for designing an integrated circuit defect monitor
US7240322B2 (en) * 2005-04-04 2007-07-03 International Business Machines Corporation Method of adding fabrication monitors to integrated circuit chips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433561B1 (en) * 1999-12-14 2002-08-13 Kla-Tencor Corporation Methods and apparatus for optimizing semiconductor inspection tools
CN1459844A (zh) * 2002-04-17 2003-12-03 三星电子株式会社 使用低－k介电材料形成双大马士革互连的方法

Also Published As

Publication number Publication date
TWI362598B (en) 2012-04-21
CN101147148A (zh) 2008-03-19
EP1869595B1 (en) 2013-08-07
TW200705229A (en) 2007-02-01
WO2006107356A2 (en) 2006-10-12
JP2008535239A (ja) 2008-08-28
US20070160920A1 (en) 2007-07-12
EP1869595A4 (en) 2009-12-16
US7240322B2 (en) 2007-07-03
EP1869595A2 (en) 2007-12-26
US7323278B2 (en) 2008-01-29
JP5052501B2 (ja) 2012-10-17
WO2006107356A3 (en) 2007-11-22
US20060225023A1 (en) 2006-10-05
US20080017857A1 (en) 2008-01-24
US7620931B2 (en) 2009-11-17

Similar Documents

Publication Publication Date Title
CN101147148B (zh) 将制作监视器添加到集成电路芯片的方法
US20050141764A1 (en) Pattern analysis method and pattern analysis apparatus
US8125233B2 (en) Parametric testline with increased test pattern areas
CN107464802B (zh) 集成电路和标准单元库
US20050273739A1 (en) Pattern analysis method, pattern analysis apparatus, yield calculation method and yield calculation apparatus
US9892224B2 (en) Method of forming masks
US7451411B2 (en) Integrated circuit design system
US9672611B2 (en) Pattern analysis method of a semiconductor device
US7253436B2 (en) Resistance defect assessment device, resistance defect assessment method, and method for manufacturing resistance defect assessment device
US20080074929A1 (en) Application specific semiconductor integrated circuit and its manufacturing method thereof
US8312407B2 (en) Integration of open space/dummy metal at CAD for physical debug of new silicon
US8598704B2 (en) Semiconductor device
KR100546354B1 (ko) 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
CN114492287A (zh) 冗余填充方法、冗余填充装置以及电子设备
JP3779307B2 (ja) 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法
JPH0666366B2 (ja) 半導体集積回路装置の製造方法
JP2007073725A (ja) 半導体装置
US20220180040A1 (en) Method of detecting defective layer of semiconductor device and computing system for performing the same
US8178368B2 (en) Test chiplets for devices
US20070096309A1 (en) Semiconductor device, method of forming wiring pattern, and method of generating mask wiring data
US9391056B2 (en) Mask optimization for multi-layer contacts
JP2006344635A (ja) 評価用半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100707

Termination date: 20161222

CF01 Termination of patent right due to non-payment of annual fee