CN101091220A - 减少多层快闪存储器中软写的方法和系统 - Google Patents

Abstract

在读或校验中，减少多层快闪存储器的软写的系统和方法包括存储单元。第一和第二参考单元与所述存储单元耦合，并设置成接收第一和第二电压。电流比较电路与所述第一和第二参考单元以及所述存储单元耦合，并设置成将流过所述存储单元的电流与流过第一和第二参考单元的电流进行比较，当所述第一参考单元接收第一电压时测定所述存储单元是否持有第一范围的值，并且如果所述存储单元不持有所述第一范围的值，则当第二参考单元接收第二电压时测定所述存储单元是否持有第二范围的值，从而减少读操作过程中的软写。

Description

减少多层快闪存储器中软写的方法和系统

发明领域

本发明涉及非易失性存储器，特别是涉及减少多层快闪存储器中软写的方法和设备。

发明背景

非易失性存储器是利用给存储器供电或不供电保存数据的存储器类型。多数计算机和电子系统使用带有储存在非易失性存储器中的位的二进制数系统。在适当条件下流过存储器的两个明显差异的电流电平代表各个位，可由1或0表示。

一些存储器是单层的，在每个存储单元中储存信息的一个位。为了测定存储单元的值，通过存储单元的电流与参考单元比较。流过存储单元的电流高于流过参考单元的电流则代表1位值(举例来说，数字1)，而流过存储单元的电流低于流过参考单元的电流则代表其它位值(举例来说，数字0)。

另一些存储器是多层的，在每个存储单元中具有不止一个位。多个位需要超过2个电流电平来代表位，进一步减少了读存储单元的误差幅度。多层存储器的误差幅度比单层存储器的误差幅度受到更多的限制。

图1A阐述了用于M行和P位线的矩阵阵列的现有电路(M和P是整数)。矩阵存储阵列1包括MxP单元的阵列，在读操作中，行解码器2选择字线WLS3。列解码器和极化电路4为N个总单元6选择位线BL1-BLN5(N为整数)。所有选择的单元6属于同一个字线3，并且每一个具有自己的位线5。

当从极化电路11出来的参考位线9选择了列时，参考字线7选择参考单元8的一个行。一般，参考字线7都处在同样的电压电平VXR，这也是字线WLS3用的电压。矩阵阵列1用的参考位线9和位线5一般在1V左右。字线3是不工作的，保持在0V，而未选的位线5是浮动的。施加给单元6的电压VXR比三个参考单元8的门限值电压高。

在单个位存储单元的情况下，N个所选单元6中每一个的电流与一个参考单元8进行比较，或在两个位储存单元情况下与三个参考单元8进行比较。

对于单位存储单元，需要一个参考单元以区分由0或1定义的两个电流值。当选择的单元6具有的电流值高于参考单元8除以因数R(比率)的值时，所选单元6保持1值。否则，所选单元6保持0值。

图1B是单位存储器的矩阵单元用电压门限值分布的曲线图。结合图1A说明图1B。参考单元8具有在该点开始工作的门限值电压(Vtr)13。为了读所选单元6和/或参考单元8的门(gate)，读电压VXR15必须高于门限值电压Vtr13。每一次读操作，在总是使相同的参考单元8极化的同时，选择N个不同的单元6。如果从存储单元读出的电流(或它的比率/乘积)高于所述参考单元的值，则所述存储单元的值是1，否则是0。

在两位矩阵单元中，三个读参考单元用来区分称为11，10，01和00的四个不同电流状态。每一个存储单元可以有四个不同的电流值。电流值对应门限值。如果是两位存储单元，则有代表四个电流状态的四个门限值分布，在“修改”操作中分布在所述三个参考单元周围(见图1D)。

例如，图1C阐述了简化的现有存储电路10。存储单元12-1到12-n(统称为存储单元12)通过漏极极化电路14-1到14-n(统称为极化电路14)连接到电流比较电路16。三个参考单元18A，18B和18C(统称为参考单元18)为两位存储单元组成了参考单元矩阵。在存储器读过程中，使能信号发送给漏极极化14，同时通过行解码器(图中未示)将电压VX施加给存储单元12的门。Id_单元电流流过存储单元12和漏极极化电路14。参考单元18具有处于电压VX的门，而使能信号发送给漏极极化20A、20B和20C(统称为漏极极化20)。不同的电流(Id_ref1，Id_ref2和Id_ref3)流过参考单元18。电流比较电路16将不同的电流与所选单元的各自Id_单元电流(流过存储单元14)进行比较并对每个矩阵所选的单元判定属于所述四个不同的电流状态Id_单元电流中的哪一个。基于比较的结果，所述电流比较电路16对存储在每个存储单元12中两位值作了判定。在两位单元中，所述值可以是00，01，10或11中的一个。

为了打开所有的参考单元18，必须使用足够高的电压VX，例如5.75 6V，其比单位存储器的电压大约高1V。图2是阐述多层存储器中矩阵单元的电压门限值分布的曲线图。VXR30一般是施加给图1C中存储单元12和全部参考单元18的门的电压电平。四个矩阵单元分布是在两位存储单元内的，即11，10，01和00，在修改操作中测定。所述三个读参考电压门限值是Vtr1 32A，Vtr232B，Vtr3 32C。图1C中的VX应该高到足以打开所有的参考单元18，并高到足以施加电流以便在说分配的时间内读所述单元。更高的电压电平提高了电流比较电路16访问和读取时间，但是如果其太高则可能对所选的参考和存储单元进行软编程或软写。高的门电压和极化的漏极可能导致软写，尤其在可擦除单元中。这会引起来自所述存储单元的误读。

具有高的电压电平VXR30，可能会使参考单元32的门限值电压上升，包括分布11，10和01的单元，特别是属于具有最低的电压门限值电平的低门限值分布11的参考单元32A和矩阵单元。此外，所述各电压门限值电平分布之间的间隔，和读参考门限值与矩阵单元门限值分布之间的间隔会减少，如果电流比较电路16不能分辩各单元之间的差异也会引起存储器读的失败。

矩阵单元分布和参考门限值之间的距离确定了读误差范围。所以，如果例如在几个读操作之后，参考单元VTR1被软写，则减少了正确读属于分布10的单元的范围。

虽然软写问题在单层存储器中很重要，由于各电压门限值之间减少的距离，软写问题在多层存储器中变得很重要。比起两位存储器，需要更高的门电压来激活更多个单元工作构成了这个问题。

因此，需要一种减少多层快闪存储器中参考单元和矩阵单元的软写的系统和方法。本发明实现了这种需要。

发明内容

在读或校验中，减少多层快闪存储器的软写的系统和方法包括存储单元。参考单元的第一组和第二组与所述存储单元耦合，并设置成接收第一和第二电压。电流比较电路与参考单元的所述第一和第二组以及所述存储单元耦合，并设置成将流过所述存储单元的电流与流过参考单元的所述第一组的电流进行比较，并测定所述存储单元是否持有第一范围的值。所述参考单元的第一组接收第一电压，如果所述存储单元不持有所述第一范围的值，则所述系统测定所述存储单元是否持有第二范围的值。只有所述参考单元的第二组接收到所述第二电压，从而减少读操作过程中的软写。

每一组参考单元包括更多参考单元中的一个。参考单元组的个数可以变化并根据多层单元的类型和每单元位的个数改变。

对于两位存储单元，一个可能的方案是参考单元的第一组可包括两个参考单元，而参考单元的第二组可以包括单个参考单元。

根据在此揭示的方法和系统，本发明在存储器读或校验过程中，通过施加一个比现有系统更低的电压而减少多层快闪存储器的软写。在两位存储单元中，有三个读参考单元，其中所述第一和第二读参考单元在第一读操作中使用，而所述第三读参考单元在第二读操作中使用。所述最初的两个读参考单元设置成在第一阶段接收低于现有系统中电压的第一门电压，而如果第一状态没有产生所述存储器值，则所述第三读参考单元设置成在第二读阶段期间接收更高门电压(例如，施加给现有系统中参考单元的门电压)。

在存储器读的第一阶段，第一和第二读参考电流与所有所选的阵列存储单元比较(哪一个的门接收第一阶段门电压和哪一个的漏极被极化)来判定是否所有的所选存储单元持有第一范围的值(11或10)。如果所有所选的阵列单元属于所述两个第一值(11或10)中的一个，则所述存储器完成读操作，不需要执行第二阶段。

否则，如果所述所选的存储器阵列不持有所述第一范围的值，则启动第二读阶段以便测定第二范围中的哪个值(10和00)在所述存储单元阵列中。在所述第二阶段，关闭第一阶段使用的所述读参考单元(具有更低的门限值电压)，以使它们的门和漏极不被极化，并且第二更高的门电压施加给所述第三读参考单元(具有更高的电压门限值)并且使其漏极极化(为了打开所述第三读参考单元)。在所述第一读阶段被极化的所述参考单元的漏极不再极化，通过在它们的漏极被极化的同时避免更高门电压，因此在读操作过程中减少了软写。

在矩阵单元中，8/16单元的字对每个单元具有相同的字线。在读操作的所述第一阶段，如果值不辨别清楚则通过所有单元的门电压会增加。但是，如果低门限值单元的漏极不被极化，则会减少软写。

因此，在本发明的第一实施例中，在读操作的随后操作过程中，通过使低门限值参考单元的门电压和漏极极化都不作用而减少软写。读参考单元比矩阵单元对软写更敏感，因为每个读操作都使读参考单元极化而对于每个读操作所选的矩阵单元都不相同。现有系统中，读参考单元具有极化的漏极并且经常比所述矩阵单元具有高的门电压。根据本发明的一个实施例，一些参考单元(尤其是所述较低门限值的参考单元)随着其漏极极化，具有降低的门电压。

在本发明的第二实施例中，对于所选的矩阵单元，虽然仍施加了门电压，在读操作的随后操作过程中，通过使矩阵低门限值单元的漏极极化不工作而减少软写。这可避免在低门限值单元上具有极化漏极的高门电压的情况。

附图简要说明

图1A是说明M行和P位线的矩阵阵列的现有电路的简化示意图。

图1B是说明单位存储器中矩阵阵列单元的电压门限值分布的曲线图。

图1C是说明现有存储器和参考单元路由系统的示意性图。

图2是说明多层存储器中单元矩阵阵列的电压门限值分布的曲线图。

图3是说明本发明一个实施例在存储电路中的方块图。

图4是说明减少图3中存储电路软写的一种方法的流程图。

图5是说明施加给图3中所述漏极极化电路的使能信号的计时图。

图6是说明施加给图3中参考和存储单元的门电压的电压图。

图7是现有系统的电压和计时图，说明施加给图1中漏极极化电路20和14的使能信号及施加给参考单元18和存储单元12的电压。

图8是说明施加给图3中漏极极化电路的使能信号和存储单元的门电压的电压和计时图。

本发明的详细说明

本发明涉及非易失性存储器，特别是涉及减少多层快闪存储器中软写的方法和设备。以下的说明能使本领域的普通技术人员制造和使用本发明，并在专利申请的上下文和必要的文件中提供。对较佳实施例的各种修改和此处描述的一般的原理和特征对本领域的技术人员是显而易见的。因此，本发明意在不限于以下所示的实施例，而是适用于与在此描述的原理和特征一致的最大范围。

图3是说明两位存储电路300中本发明一个实施例的方框图。被选的存储单元305通过漏极极化电路310连接电流比较电路315。三个参考单元320A、320B和320C(统称为320)组成了用于两位存储单元305的参考单元矩阵。漏极极化电路325-A、325-B和325 C(统称为325)将参考单元320与电流比较电路315连接起来。在读存储器操作中，漏极极化电路310和325使被选的存储单元305和参考单元320的漏极(分别)极化。阵列305-1到305-m的所选存储单元统称为305。漏极极化电路310-1到310-m统称为310。

图4是说明在读操作过程中，减少图3存储电路300中软写的一种方法的流程图。在方框400内，行解码器(图中未示)给图3中的存储单元305的门和参考单元320A和320B的门施加电压VXR1(图6所示)。漏极极化电路325A、325B和310也接收使能信号，使参考单元320A、320B和所选存储单元305的漏极极化。电压VXR1可低于现有系统中的电压VXR，例如小1V，并高到足以使参考单元320A和320B工作。

电流比较电路315将流过参考单元320A和320B的电流与流过每个存储单元305i的电流进行比较。下面的比较是电流示例的一个例子。流过存储单元305的、大于流过参考单元320B电流的电流电平可表示为位值11。流过存储单元305的、大于流过参考单元320B的电流的、小于流过参考单元320A的电流的电流电平可表示为位值10。流过存储单元305的、低于流过参考单元320B的电流的电流电平可代表不属于所述第一范围的值(11，10)的仍未确定的位值。

方块410中，电流比较电路315测定所述存储单元是否持有第一范围的值，例如位值11和10。因为较低的电压VXR1只使参考单元325-A和325-B工作，而用参考单元320A和320B没有测定更高范围的值(本例中的01和00)。低工作电压的优点包括软写存储器305和参考单元320A和320B的门限值漂移或软写的可能性降低。

方块415中，如果电流比较电路315测定流过所有存储单元305的电流在参考单元320A和320B用的范围内，则测定出存储单元305存储的两位值。并且例如如方块420所示，随着输出所述值，完成存储器的读出。本技术领域的一般技术人员能认识到可以发生其它的操作。例如存储认证操作(也是本发明应用的)，但为了简化不在此叙述。

如果所述电流比较电路315测定至少一个流过存储单元305的电流落在参考单元320A和320B用的范围之外，则在方块430中，参考单元320A和320B的漏极和门被关闭，并且参考单元320C的漏极和门被打开。然后，在方块435中，第二较高电压VXR2施加给所述储存单元305和参考单元320C，而属于11或10状态的所述单元的漏极被关闭。在第二存储器操作过程中，漏极极化电路325-C接收使能信号并使参考单元320C的漏极工作，而让漏极极化电路325-A和325-B浮动。只禁止所述漏极极化电路310的一部分，这对应于漏极保持浮动的已确定所选单元。

电压VXR2可以与现有系统中的电压VXR处于同样的电平，由参考单元325-C完成另一个读操作。方块440中，通过测定流过每个仍未确定的存储单元305的电流是大于还是小于流过参考单元320C的电流，电流比较电路315测定每个仍未确定的存储单元305持有第二范围值的哪个值，例如01和00。

虽然说明了两个读过程(或比较过程)，它们指的是存储电路300相同的读操作。根据本发明，存储电路300中寻值的单一的读操作过程，可具有存储单元的多次读操作(或比较)(或如果值是在较低范围，则是单个读操作)。

图5是说明传输给图3中漏极极化电路325和310的使能信号的计时图。在各个曲线图500，520，540和560中，水平轴代表时间而垂直轴代表信号电平。例如，时间0到时间T1 505对应读操作中的第-读过程，而时间T1 505到时间T2 510对应存储电路300的单一读操作过程中的第二读过程。为了加快访问时间，对于第一和第二读过程，可以把曲线520的EN3都设置为高，如曲线520中的虚线所示。

例如，在曲线500中，在读操作开始时，漏极极化电路325-A和325 B接收使能信号EN1和EN2。曲线540说明了极化电路310在相同周期接收使能信号EnCelli。在电压施加给方块400中的参考单元320A和320B后，时间0到时间T1 505约对应于图4中方块400和415。如果所选的单元305C中存储的值在较低存储范围，例如11或10中的一个值，则因为其值被寻到而在时间T1505不断定其对应的使能EnCelli，第二读操作就没必要。第一读出后，如果相应的单元305属于状态11或10，则将不断定漏极极化电路310C的使能信号EnCell，否则如果单元305属于01或00状态，则需要第二读操作，使能信号可以保持为高。如果第二读操作是必要的，则在第一读操作的最后，不断定信号EN1和EN2。

如果存储在所选存储电路单元300中的至少一个值是在较高范围内，例如01或00，则曲线520说明了时间T1 505到时间T2 510。当存储在被选的存储电路单元中至少一个值在较高的范围内时，用于漏极极化310的对应的使能信号ENCell保持断定为从0到时间T1 505直到时间T2 510，因为在第一读出过程中没寻到所述值而必须进行第二读操作(对两位存储电路)，如曲线560所示。

在第二读过程中，为了使参考单元320A和320B的漏极浮动，从时间T1 505到时间T2510不断定使能信号EN1和EN2，如曲线500所示，减少了软写和漂移电压门限值(shifting the voltage threshold)的可能性。从时间T1 505到时间T2 510断定图3的漏极极化电路325-C接收的使能信号EN3，如曲线520所示。同样，从时间0到时间T2 510断定对应第一读阶段未被定义的所选单元的漏极的、被图3中一个漏极极化电路310中之一接收的使能信号ENCelli，对应两个读过程，如曲线560所示。当存储的值在较高范围内(例如01和00)，在存储电路300的给定的读操作过程中执行第二读操作。

图6是说明施加给图3中参考单元320和存储单元305的门电压的电压图。曲线600和620对应参考单元320，曲线640对应存储单元305。在曲线600，620和640中，水平轴代表时间而垂直轴代表电压电平。时间T1 605对应图5中的时间T1 505，而时间T2 610对应图5中的时间T2 510。例如，如图5，时间0到时间T1 605对应单个读操作中的第一读过程，而时间T1 605到时间T2 610对应存储电路300的单个读操作中的第二读过程。

在曲线600中，从时间0到时间T1 605，电压VXR1施加给参考单元320A和320B的门。电压VXR1小于现有系统施加的电压VXR，但大到足够使参考单元320A和320B工作，并小于需要使参考单元320C工作的电压。时间T1605约处于所述第一读操作过程的结束或大约是图4中时间方块415的开始。

如果所有所选的阵列单元305属于较低范围，则所述读操作完成。但是，如果至少一个所述单元阵列值在较高范围则电压VXR2从时间T1 605到时间T2610施加给参考单元320C，如曲线620所示。为加速读出，可以使所述参考单元320C的门在所述第一读过程中极化。

曲线640说明了在至少一个位值处于较高范围时，电压VXR1可从时间0到时间T1 650施加给存储单元305，并且电压VXR2从时间T1605到时间T2 610施加给存储单元305。

图7是说明图1C中使能信号施加给所述漏极极化电路20和14和电压施加给参考单元18和存储单元12的现有系统用的电压和计时图。曲线700说明了电压电平VXR从时间0到时间T 705，或在现有存储单元10的整个读操作过程中，施加给所述参考单元18和存储单元12的门。通过同样的时间周期，漏极极化电路20和14接收使能信号，如曲线720所示。

相反，图8是说明图3中使能信号施加给漏极极化电路310和电压施加给存储单元305的电压和计时图。在存储电路300的读操作过程中，例如，从时间0到时间T1 805，如曲线800所示，电压VXR1施加给参考单元320A和320B的门及存储单元305的门。如果存储在所有所选阵列单元的所述值都在较低范围，则在接近时间T1805时，电压会降低到0(图中未示)。

但是，在至少一个所选阵列单元属于较高范围的情况下，则如曲线800所示，从时间T1 805到时间T2 810，电压VXR2施加给存储单元305和参考单元320C。曲线800与曲线700(见图7)的不同在于在读操作过程中两个不同的电压电平会施加给存储电路，电压VXR1低于电压VXR。所选单元的漏极具有不同的使能信号以使在第一读阶段中已被确定的单元漏极可在所述第二读阶段保持浮动状态，从而通过避免具有低门限值单元用极化漏极的高门电压而减少软写的可能性。

最后，曲线820说明了在两个周期过程中，传输给漏极极化310i的使能信号ENCelli。如果大约在时间T1 805处检测到所选的单元值处在较低范围，则不断定使能信号。但是，如果所述值不在较低范围，则即使在时间T2810，使能信号仍继续。总之，如果相应的单元305属于01或00分布，则使能信号在两个读过程阶段将为高。否则，因为相应的所选单元被测定属于11或10分布，所述使能信号仅在所述第一读过程是高的。

在另一实施中，可以减少用来读存储单元的时间，例如通过在第一读过程中，使参考单元320C的漏极极化，即使只有参考单元320A和320B在工作。通过使参考单元320C的漏极预极化，如果在第二读过程中访问参考单元320C，会节约时间。

在其他实施例中，在第一读过程中，可使所述参考单元320C的门预充电到VXR1/VXR2。换句话说，各个参考单元320的门施加到仅使参考单元320A和320B而非320C工作的VXR1。通过使参考单元320C的门预充电，如果需要进行第二读操作，则完成充电到VXR2需要的时间将减少。另外，为了得到更快的速度，可提高VXR1和VXR2。

为了减少第二读或进一步读过程所需的时间量，参考单元预充电的门和预极化的漏极可一起使用，也可独立使用。利用带有预充电和预极化的本发明，两个读过程的全部时间可能仅会稍高于现有系统读操作所花的总时间，具有对速度影响很小，减少了软写和门限值漂移可能性的效果。

在其他实施中，因为在第一读操作仅使用两个读参考单元，第二读操作中仅使用一个，可以仅使用2个检测放大器或比较器而不是用3个。

本领域的普通技术人员能够认识到上述实施例应用于两位存储电路，但本发明也可在具有多于两位的多层存储器中实施。例如3，4或11位。对应更多的位，可以使用更多的读操作，利用多个电平的电压(而不是仅两个)。例如，在4位存储器中，存储16个值所以可以使用15个参考单元。可以使用14个读过程或13，或17或设计师想用的任意数量，以用速度和计时来平衡参考单元/矩阵阵列的软写和门限值漂移。

已结合所示实施例对本发明进行了说明，并且本领域的技术人员会容易认识到，可对所述实施例进行修改，并且这些修改仍在本发明的精神和范围之内。因此，在不脱离所附加权利要求的精神和范围的情况下，本领域的技术人员可进行许多修改。

Claims (24)

1.一种在读操作过程中减少多层快闪存储器中软写的方法，包括：

施加第一电压给所述多层快闪存储器中的存储单元；

施加所述第一电压之后，测定所述存储单元是否持有第一范围的值；以及

如果所述存储单元不持有所述第一范围的值，则施加第二电压给所述存储单元。

2.如权利要求1所述的方法，其特征在于，所述第二电压高于所述第一电压。

3.如权利要求2所述的方法，进一步包括：

施加第二电压之后，测定所述存储单元是否持有第二范围的值，其中所述第二范围的值不同于所述第一范围的值。

4.如权利要求2所述的方法，进一步包括：

施加所述第一电压给与所述存储单元耦合的第一参考单元；以及

如果所述存储单元不持有所述第一范围的值，则施加所述第二电压给与所述存储单元耦合的第二参考单元。

5.如权利要求4所述的方法，进一步包括：

当施加所述第一电压给所述第一参考单元时，使所述第二参考单元的漏极极化，从而减少测定所述存储单元是否持有所述第二范围值所需的时间量。

6.如权利要求5所述的方法，进一步包括：

当施加所述第二电压给所述第二参考单元时，使所述第一参考单元浮动。

7.如权利要求4所述的方法，进一步包括：

当施加所述第二电压给所述第二参考单元时，使所述第一参考单元浮动。

8.一种多层快闪存储器包括：

设置成存储一范围的值的存储单元；

与所述存储单元耦合的第一和第二参考单元，并且设置成在读操作过程中，接收第一和第二电压；以及

与所述第一和第二参考单元及所述存储单元耦合的电流比较电路，并且所述电流比较电路设置成将流过所述存储单元的电流和流过所述第一和第二参考单元的电流进行比较，以测定当所述第一参考单元接收所述第一电压时，所述存储单元是否持有第一范围的值，并且如果所述存储单元不持有所述第一范围的值，则当所述第二参考单元接收所述第二电压时，测定所述存储单元是否持有第二范围的值，从而在所述读操作过程中减少软写。

9.如权利要求8所述的多层快闪存储器，其特征在于，所述第二电压高于所述第一电压。

10.如权利要求9所述的多层快闪存储器，其特征在于，所述第二范围的值不同于所述第一范围的值。

11.如权利要求9所述的多层快闪存储器，其特征在于，所述存储单元进一步设置成接收所述第一和第二电压。

12.如权利要求11所述的多层快闪存储器，其特征在于，所述电流比较电路进一步设置成当所述第一参考单元接收所述第一电压时，使所述第二参考单元的漏极极化，从而减少测定所述存储单元是否持有所述第二范围值所需的时间量。

13.如权利要求12所述的多层快闪存储器，其特征在于，所述电流比较电路进一步设置成当所述第二参考单元接收所述第二电压时，使所述第一参考单元浮动。

14.如权利要求11所述的多层快闪存储器，其特征在于，所述电流比较电路进一步设置成当所述第二参考单元接收所述第二电压时，使所述第一参考单元浮动。

15.一种在读操作过程中减少多层快闪存储器的软写的方法，包括：

施加第一电压给所述多层快闪存储器中的第一参考单元；

施加所述第一电压之后，测定与所述第一参考单元耦合的存储单元是否持有第一范围的值；以及

如果所述存储单元不持有所述第一范围的值，则施加第二电压给与所述存储单元耦合的第二参考单元。

16.如权利要求15所述的方法，其特征在于，所述第二电压高于所述第一电压。

17.如权利要求16所述的方法，进一步包括：

施加所述第二电压之后，测定所述存储单元是否具有第二范围的值，其中所述第二范围的值不同于所述第一范围的值。

18.如权利要求17所述的方法，进一步包括：

当施加所述第一电压给所述第一参考单元时，所述第二参考单元的漏极极化，从而减少测定所述存储单元是否持有所述第二范围值所需的时间量。

19.如权利要求17所述的方法，进一步包括：

当施加所述第二电压给所述第二参考单元时，使所述第一参考单元浮动。

20.一种多层快闪存储器包括：

设置成接收第一和第二电压的存储单元；

与所述存储单元耦合的第一和第二参考单元；以及

与所述第一和第二单元以及所述存储单元耦合的电流比较电路，并且所述电流比较电路设置成在读操作过程中，将流过所述存储单元的电流和流过所述第一和第二参考单元的电流进行比较，以测定当所述存储单元接收所述第一电压时，所述存储单元是否持有第一范围的值，并且如果所述存储单元不持有所述第一范围的值，则当所述存储单元接收所述第二电压时，测定所述存储单元是否持有第二范围的值，从而在读操作过程中减少软写。

21.如权利要求20所述的多层快闪存储器，其特征在于，所述第二电压高于所述第一电压。

22.如权利要求21所述的多层快闪存储器，其特征在于，所述第二范围值不同于所述第一范围值。

23.如权利要求22所述的多层快闪存储器，其特征在于，所述电流比较电路进一步设置成当所述第一参考单元接收所述第一电压时，使所述第二参考单元的漏极极化，从而减少测定所述存储单元是否持有所述第二范围值所需的时间量。

24.如权利要求22所述的多层快闪存储器，其特征在于，所述电流比较电路进一步设置成当所述存储单元接收所述第二电压时，使所述第一参考单元浮动。

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