CN101075474B - 半导体存储器及其操作方法 - Google Patents

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Abstract

本发明提供一种半导体存储器及其操作方法。该半导体存储器中的操作控制电路，在芯片使能信号激活期间，根据第一存取命令的接收执行第一存取操作，并在芯片使能信号激活期间，根据下一个存取命令的接收，在比第一存取操作更短的时间内执行对存储核心进行存取的第二存取操作。因此，通过在相同的存取端子处接收相同的存取命令，就能够执行存取时间不同的两种类型的存取操作。无需在对半导体存储器进行存取的控制器等器件中形成专用端子，以在两种类型的操作之间进行区分。第一与第二存取操作的选择性使用提高了半导体存储器的操作效率。因此，能够提高半导体存储器的操作效率而无需增加整合半导体存储器的系统的成本。

Description

半导体存储器及其操作方法
技术领域
本发明涉及一种半导体存储器，其具有DRAM存储单元和SRAM接口。
背景技术
近年来，开发了一种被称为伪静态随机存取存储器(Pseudo-SRAM)的半导体存储器。伪静态随机存取存储器具有DRAM(动态存储单元)存储单元，并作为内部和自动执行存储单元刷新操作的SRAM工作。伪静态随机存取存储器中所使用的动态存储单元具有小面积。出于这一原因，能够开发出具有低位成本的大容量伪静态随机存取存储器。
伪静态随机存取存储器具有SRAM接口。与存取命令同步，一次性接收地址并执行写存取操作和读存取操作。对伪静态随机存取存储器进行存取的控制器在每次地址改变时需要解除激活芯片使能信号。所以，伪静态随机存取存储器不能在保持一部分地址的同时连续地执行写存取操作或读存取操作。出于这一原因，特别是当使用连续地址顺序地存取存储单元时，数据传送速率将会下降。
另一方面，提出了这样一种伪静态随机存取存储器：当使用伪静态随机存取存储器中的连续地址顺序地存取存储单元的时候，该伪静态随机存取存储器响应专用控制信号，执行所谓页面操作(例如日本未审查专利申请No.2004-259318)。此处，页面操作是一种在字线激活的同时通过仅改变列地址，而将数据顺序地写到存储单元的操作，或从存储单元顺序地读取数据的操作。通过执行页面操作，提高了伪静态随机存取存储器的操作效率并增大了数据传送速率。
然而，当使用专用控制信号执行页面操作时，对伪静态随机存取存储器进行存取的控制器需要输出专用控制信号。这样就不允许使用传统的控制器，而需要针对能够执行页面操作的伪静态随机存取存储器开发专用控制器。结果，包括半导体存储器的系统的成本将会增加。
发明内容
本发明的一个目的是提高半导体存储器的操作效率而不增加系统成本。
在本发明的一个方案中，半导体存储器接收允许对存储核心进行存取的芯片使能信号、接收用于对存储核心执行存取操作的存取命令并根据存取命令一次性接收地址，该地址指示要进行存取的存储单元。在芯片使能信号激活期间，操作控制电路接收到第一存取命令时执行第一存取操作。在芯片使能信号激活期间，操作控制电路接收到下一个存取命令时执行第二存取操作。第二存取操作在对存储核心进行存取的时间上短于第一存取操作。出于这一原因，通过在相同的存取端子处接收相同的存取命令，能够执行具有不同存取时间的两种类型的存取操作。无需在对半导体存储器进行存取的控制器或类似器件中形成专用端子，以在两种类型的操作之间进行区分。也就是说，无需改变硬件，例如控制器。选择性地使用第一与第二存取操作提高了半导体存储器的操作效率。结果，能够提高半导体存储器的操作效率而不增加整合半导体存储器的系统的成本。
在本发明的一个方案的优选实例中，每个存储体(bank)具有存储核心、操作控制电路、及响应数据控制信号而将数据输入/输出于存储核心的数据输入/输出电路，并且这些元件彼此独立地操作。响应下一个要进行存取的存储体具有的操作控制电路的数据控制信号的输出，当前要进行存取的存储体具有的操作控制电路首先停止输出所述数据控制信号。出于这一原因，即使当多个存储体同时操作时，也能将数据输入/输出而不发生冲突。而且能够提高具有多个存储体的半导体存储器的操作效率而无需形成专用端子。
本发明的有益效果：根据本发明能够提高半导体存储器的操作效率而不增加系统成本。
附图说明
结合附图阅读以下详细描述，本发明的本质、原理及实用性将变得更为明显，附图中相同的部分用相同的附图标号来指代，其中：
图1为示出本发明第一实施例的框图；
图2为示出图1中所示的页面控制电路和地址控制电路的细节的框图；
图3为示出图1中所示的页面控制电路和地址控制电路的操作的时间图；
图4为示出第一实施例的FCRAM的操作的状态转移图；
图5为示出第一实施例的FCRAM的写存取操作的时间图；
图6为示出第一实施例的FCRAM的读存取操作的时间图，；
图7为示出本发明第二实施例的框图；
图8为示出图7中所示的自动预充电控制电路和预充电控制电路的细节的框图；
图9为示出第二实施例的FCRAM的写存取操作的时间图；
图10为示出第二实施例的FCRAM的读存取操作的时间图；
图11为示出本发明第三实施例的框图；
图12为示出图11中所示的操作控制电路的细节的框图；
图13为示出第三实施例的FCRAM的存取操作的时间图；以及
图14为示出本发明第四实施例的框图。
具体实施方式
以下利用附图来描述本发明的各实施例。附图中以粗线示出的信号线包括多条线。而且，与粗线连接的一部分方框包括多个电路。对于用以传送信号的信号线，采用与信号名称相同的符号。以“/”开始的信号表示负逻辑。以“Z”结束的信号表示正逻辑。附图中的双圆圈表示外部端子。
图1示出本发明的第一实施例。半导体存储器MEM是时钟同步型的快速周期随机存储器(Fast Cycle RAM，FCRAM)，其例如与外部时钟CLK同步操作。FCRAM是具有DRAM存储单元并具有SRAM接口的伪静态随机存取存储器。存储器MEM具有命令解码器10、页面控制电路12、操作控制电路14、地址缓冲器16和18、数据输入/输出缓冲器20、地址控制电路22和24、地址锁存电路26和28、存储核心30、及数据控制电路32。FCRAM在时钟端子处接收时钟CLK，并经由未示于图中的时钟缓冲器将所接收的时钟CLK提供给每个电路块。
虽未明确地示于图中，FCRAM具有：刷新计时器，该刷新计时器周期性地产生刷新请求；地址计数器，该地址计数器响应刷新请求，顺序地产生刷新地址；以及刷新控制电路，用于在存储核心30的非操作周期期间(芯片使能信号/CE的解除激活周期中)执行刷新操作。刷新控制电路也作为仲裁器工作，该仲裁器确定外部存取请求与刷新请求之间的优先级。存储单元MC需要在预定周期内被刷新以便保存数据。出于这一原因，按照电气规范来预设芯片使能信号/CE的激活周期的最大值。因为本发明与刷新操作不直接相关，所以略去刷新操作的细节。
命令解码器10输出命令，该命令对应于芯片使能信号/CE、地址有效信号/ADV、写使能信号/WE及输出使能信号/OE的逻辑电平而被识别为对存储核心30执行存取操作的存取命令CMD。存取命令CMD包括写存取命令、读存取命令以及类似命令。芯片使能信号/CE是允许对存储核心30进行存取的使能信号。芯片使能端子/CE起到用于接收使能信号的使能端子的作用。地址有效端子/ADV、写使能端子/WE、及输出使能端子/OE起到用于接收存取命令的命令端子的作用。在以下描述中，举例来说，也将芯片使能信号/CE称为/CE信号，并将写使能信号/WE称为/WE信号。
页面控制电路12与CLK信号同步，在/CE信号和/ADV信号被激活到低电平的同时将页面信号pagez激活到高电平，并且与激活预充电信号prez同步地将页面信号pagez解除激活到低电平。预充电信号prez是响应/CE信号的解除激活而被激活的信号，以便将下面描述的位线BL和/BL设定到预充电电压。因此，在/CE信号激活期间，页面信号pagez响应第一存取命令而被激活为高电平，且在/CE信号激活期间保持在高电平处，并响应/CE信号的解除激活而被解除激活到低电平。使用页面信号pagez，为的是在/CE信号激活期间所提供的第一存取命令(正常存取命令)与第二及后续的存取命令(页面存取命令)之间进行区分，如下所述。
操作控制电路14具有第一等待时间计数器34和第二等待时间计数器36、等待时间控制电路38、及脉冲长度(burst length)计数器40。第一等待时间计数器34当pagez信号处于低电平时进行操作，并且是用于确定正常列使能信号clenz和正常数据使能信号dtenz的激活时机(时钟周期的数目)的计数器。第二等待时间计数器36当pagez信号处于高电平时进行操作，并且是用于确定页面列使能信号clenpz和页面数据使能信号dtenpz的激活时机(时钟周期的数目)的计数器。等待时间计数器34和36预设与来自脉冲长度计数器40的脉冲结束信号的激活同步的计数器值。clenz信号、dtenz信号、clenpz信号及dtenpz信号与计数器值的预设同步解除激活。
等待时间控制电路38在clenz信号或clenpz信号激活期间与时钟CLK同步地输出列时钟信号clkclz(列控制信号、数据控制信号)，并在dtenz信号和dtenpz信号激活期间与时钟CLK同步地输出数据时钟信号clkdtz(数据控制信号)。脉冲时钟信号clkblz与列时钟信号clkclz同步输出。
脉冲长度计数器40在/CE信号激活期间与来自等待时间控制电路38的clkblz信号同步地执行计数操作，并且当所计时钟的数目对应于预定脉冲长度时输出blendz信号(脉冲信号)。脉冲长度计数器40与来自等待时间计数器36的blrstz信号同步地预设计数器值。此处，脉冲长度是响应一个写存取命令在数据端子DQ处接收的输入数据的次数和响应一个读存取命令从数据端子DQ输出的输出数据的次数。通过改变图中未示的配置寄存器的设定值，例如可将脉冲长度设定成“2”、“4”、“8”其中任一个。
地址缓冲器16接收行地址RAD并将所接收的地址RAD输出至地址锁存电路26。地址缓冲器18接收列地址CAD，并将所接收的地址CAD输出至地址锁存电路28。本实施例的FCRAM为地址非多路复用型的半导体存储器，其在彼此不同的地址端子RAD及CAD处一次性接收行地址RAD和列地址CAD。数据输入/输出缓冲器20经由数据端子DQ接收写数据并将所接收的数据输出到数据总线DB。而且，数据输入/输出缓冲器20经由数据总线DB从存储单元MC接收读数据，并将所接收的数据输出到数据端子DQ。
当页面信号pagez解除激活而/CE信号和/ADV信号激活时，地址控制电路22与CLK信号同步地输出行地址锁存信号ralatz(脉冲信号)。也就是说，在/CE信号激活之后，ralatz信号是仅响应作为第一存取命令的正常存取命令而输出的。当/CE信号和/ADV信号被激活到低电平时，地址控制电路24与CLK信号同步地输出列地址锁存信号calatz(脉冲信号)。也就是说，calatz信号是响应每个存取命令(正常存取命令和页面存取命令)而输出的。
地址锁存电路26(行地址输入电路)与ralatz信号同步地锁存行地址RAD(行地址RAD是从地址缓冲器16提供的)，并将锁存的地址作为内部行地址raz输出到行解码器RDEC。提供行地址RAD为的是选择字线WL。地址锁存电路28(列地址输入电路)与calatz信号同步地锁存列地址CAD(列地址CAD是从地址缓冲器18提供的)，并将锁存的地址作为内部列地址caz输出到列解码器CDEC。提供列地址CAD为的是选择位线BL和/BL。
存储核心30具有行地址解码器RDEC、列地址解码器CDEC、感测放大器SA、列开关CSW、读出放大器RA、写入放大器WA、及存储单元阵列ARY。存储单元阵列ARY包括动态存储单元MC以及连接到动态存储单元MC的字线WL和位线对BL及/BL。存储单元MC形成于字线WL与位线对BL及/BL之间的相交处。
行地址解码器RDEC将来自地址锁存电路26的行地址raz解码，以便选择其中任一条字线WL。列地址解码器CDEC将来自地址锁存电路28的列地址caz解码，以便以对应于数据端子DQ的位数的数目来选择位线对BL及/BL。感测放大器SA将读出到位线对BL及/BL的数据信号的信号量差值进行放大。列开关CSW与clkclz信号(脉冲信号)同步地将对应于列地址caz的位线BL及/BL连接到读出放大器RA和写入放大器WA。列开关CSW作为数据输入/输出电路工作，对应于clkclz信号至/从存储核心30输入/输出数据于。
读出放大器RA在读存取操作期间将经由列开关CSW输出的补充读数据放大。写入放大器WA在写存取操作期间将经由数据总线DB提供的补充写数据放大，并提供至位线对BL及/BL。
数据控制电路32在写存取操作期间与clkdtz信号同步地锁存在数据端子DQ处顺序接收的写数据，并将锁存的数据输出至存储核心30。而且，数据控制电路32在读存取操作期间与clkdtz信号同步地锁存从存储核心30输出的读数据，并将锁存的数据输出到数据总线DB。数据控制电路32作为数据输入/输出电路工作，对应于clkdtz信号至/从存储核心30输入/输出数据。
图2示出图1中所示的页面控制电路12和地址控制电路22、24的细节。页面控制电路12包括延迟电路DLY1、触发器FF1、CMOS转移栅TG1、锁存电路LT1及连接到这些电路的逻辑门。触发器FF1设定成与存取命令(CLK＝高逻辑电平，而/ADV和/CE＝低逻辑电平)同步，并预设成与一信号同步，该信号就是被延迟电路DLY1延迟的预充电信号prez。CMOS转移栅TG1在时钟CLK的低电平周期期间将触发器FF1的输出传送到锁存电路LT1。锁存电路LT1锁存触发器FF1的输出，并将锁存的逻辑电平作为pagez信号输出。
地址控制电路22包括：脉冲发生器PLS1，其与时钟CLK的上升沿同步地产生负脉冲信号；“与”门电路AND1，其具有检测正常存取命令的三个输入；以及“或非”门，其当检测到正常存取命令时与负脉冲信号同步地输出ralatz信号。地址控制电路24包括用以替换地址控制电路22中的“与”门电路AND1的“与”门电路AND2，其仅具有两个输入。也就是说，地址控制电路24是通过从地址控制电路22的逻辑中删去pagez信号的逻辑而形成的。当检测到正常存取命令和页面存取命令时，地址控制电路24与时钟CLK的上升沿同步地输出calatz信号。
图3示出图1中所示的页面控制电路12和地址控制电路22、24的操作。图3示出写存取操作和读存取操作中共有的操作。首先，与第一时钟CLK同步，激活/CE信号并提供第一存取命令(图3中的(a))。因为此时pagez信号被解除激活到低电平(图3中的(b))，所以此命令是正常存取命令。页面控制电路12响应正常存取命令的提供而激活pagez信号(图3中的(c))。
因为上述正常存取命令，所以地址控制电路22和24均工作，并且ralatz信号和calatz信号激活大约半个时钟周期(图3中的(d)、图3中的(e))。图1中所示的地址锁存电路26与ralatz信号同步地锁存行地址RAD(A)(图3中的(f))。地址锁存电路28与calatz信号同步地锁存列地址CAD(B)(图3中的(g))。然后，执行正常写存取操作或正常读存取操作。
接下来，与第五时钟CLK同步，提供第二存取命令(图3中的(h))。因为此时pagez信号被激活到高电平，所以这个命令是页面存取命令。因此，仅calatz信号被激活而ralatz信号不被激活。然后，与calatz信号同步，锁存列地址CAD(C)(图3中的(i))，并且执行页面写存取操作或页面读存取操作。因为防止了行地址RAD响应页面存取命令的提供而被锁存，所以能够防止在页面操作期间行地址RAD改变以及FCRAM误动作。
随后，与第六和第九时钟CLK同步，分别提供第三和第四存取命令(图3中的(j)、图3中的(k))。因为pagez信号被激活到高电平，所以这些命令是页面存取命令。通过这种方式，在/CE信号激活期间连续地提供的存取命令被识别为除第一存取命令之外的页面存取命令。出于这一原因，与calatz信号同步，仅分别激活calatz信号，并锁存列地址CAD(D、E)(图3中的(1)，图3中的(m))。
接下来，在第十一时钟周期期间解除激活/CE信号(图3中的(n))。与/CE信号的解除激活同步，激活prez信号并执行预充电操作(图3中的(o))。图2中所示的页面控制电路12响应prez信号的激活而将pagez信号解除激活(图3中的(p))。然后，FCRAM的存取周期结束。
通过这种方式，FCRAM在pagez信号解除激活期间锁存行地址RAD和列地址CAD，并执行正常存取操作(第一存取操作)，而在pagez信号激活期间，FCRAM仅接收列地址CAD并执行页面存取操作(第二存取操作)。在第一存取操作中，连续地执行行操作和列操作，其中行操作响应存取命令而激活字线WL，以便将数据从存储单元MC读出到位线BL上，而列操作则经由数据端子DQ，将读出到位线BL及/BL的数据输出到FCRAM的外部。另一方面，在第二存取操作中，仅执行列操作并执行所谓页面操作。上述页面操作是这样一种操作：在激活特定字线WL的同时通过仅改变列地址CAD，将数据连续地输入/输出于连接到这个字线WL的存储单元MC。因为通过执行页面操作能够提高对FCRAM的数据传送速率，所以FCRAM的操作效率得到提高。
通过监控pagez信号的逻辑电平，能够用同一个存取命令执行两个存取操作。所以，不需要在FCRAM中形成专用端子来执行两个操作周期。因为能够给时钟同步型的FCRAM页面予操作功能而无需形成专用端子，所以不需要在对FCRAM进行存取的控制器中形成专用端子。因为不需要重新开发控制器，所以能够提高FCRAM的操作效率而无需增加具有FCRAM的系统的成本。
图4示出第一实施例的FCRAM的操作状态的转变。当/CE信号处于高电平H时，FCRAM转变到等待状态STBY。当/CE信号、/ADV信号、及/WE信号在等待状态STBY期间变为低电平L时，FCRAM将检测正常写存取命令(正常存取命令)，并转变到正常写状态NWRS(图4中的(a))。此时，FCRAM接收行地址RAD和列地址CAD，并执行正常写存取操作。一旦在正常写状态NWRS期间检测到/CE信号的高电平H，FCRAM即返回到等待状态STBY(图4中的(b))。
当/CE信号、/ADV信号及/WE信号在正常写状态NWRS期间变为低电平L时，FCRAM检测页面写存取命令(页面存取命令)，并转变到页面写状态PWRS(图4中的(c))。此时，FCRAM仅接收列地址CAD并执行页面写存取操作。一旦在页面写状态PWRS期间再次检测到页面写存取命令，FCRAM即仅接收列地址CAD并执行页面写存取操作(图4中的(d))。一旦在页面写状态PWRS期间检测到/CE信号的高电平H，FCRAM即返回到等待状态STBY(图4中的(e))。随后将在图5中描述正常写存取操作和页面写存取操作的细节。
另一方面，当/CE信号、/ADV信号、及/OE信号在等待状态STBY期间变为低电平L时，FCRAM检测正常读存取命令(正常存取命令)，并转变为正常读状态NRDS(图4中的(f))。此时，FCRAM接收行地址RAD以及列地址CAD，并执行正常读存取操作。一旦在正常读状态NRDS期间检测到/CE信号的高电平H，FCRAM即返回到等待状态STBY(图4中的(g))。
当/CE信号、/ADV信号、及/OE信号在正常读状态NRDS期间变为低电平L时，FCRAM检测页面读存取命令(页面存取命令)，并转变到页面读状态PRDS(图4中的(h))。此时，FCRAM仅接收列地址CAD，并执行页面读存取操作。一旦在页面读状态PRDS期间再次检测到页面读存取命令，FCRAM即仅接收列地址CAD，并执行页面读存取操作(图4中的(i))。一旦在页面读状态PRDS期间检测到/CE信号的高电平H，FCRAM即返回到等待状态STBY(图4中的(j))。随后将在图6中描述正常读存取操作和页面读存取操作的细节。
如图4所示，在本发明中，即使当接收同一个存取命令时，要转变的状态不同地对应于FCRAM的状态。要转变成状态NRDS还是状态PRDS以及转变成状态NWRS还是状态PWRS，根据pagez信号的逻辑电平确定。
图5示出第一实施例的FCRAM的写存取操作。外部信号/CE、/ADV、CAD、及RAD(RAD未示于图中)的接收时机与上面描述的图3中的那些信号相同，区别在于/CE信号在第十一时钟周期以及其后的时钟周期中是激活的。也就是说，在本实例中，正常写存取命令NWR是与第一时钟CLK同步提供的，而页面写存取命令PWR是与第五、第六及第九时钟CLK同步提供的。
因为响应正常写存取命令NWR的正常写存取操作需要字线WL的选择操作以及感测放大器SA所作的放大操作，所以写等待时间(其为从写存取命令开始直到接收到数据DQ为止的时钟周期的数目)需要“三个时钟(第一等待时间)”。另一方面，因为响应页面写存取命令PWR的页面写存取操作只需要输入/输出锁存在感测放大器SA中的数据，所以等待时间为“一个时钟(第二等待时间)”。脉冲长度，即写数据DQ的接收次数，设定为“2”，写数据DQ是响应一个写存取命令而在数据端子DQ处被接收的。
与第一时钟CLK同步提供的存取命令是正常写存取命令NWR(图5中的(a))。出于这一原因，图1中所示用于正常存取的等待时间计数器34工作，而用于页面存取的等待时间计数器36不工作。等待时间计数器34在完成前面的存取操作(写存取操作或读存取操作)时，已通过blendz信号被预设为“0”。等待时间计数器34响应正常写存取命令NWR的接收而开始时钟CLK的计数操作，并在对应于正常写等待时间NWL的三个时钟之后激活正常使能信号clenz和dtenz(图5中的(b))。
在clenz信号和dtenz信号激活期间，与时钟CLK同步，分别输出clkclz信号和clkdtz信号(图5中的(c)、(d))。要产生的clkclz信号和clkdtz信号的脉冲数目为“2”，其对应于脉冲长度。clkclz信号和clkdtz信号的波形中示出的数字“0”和“1”表示脉冲长度计数器40的计数器值。图中示出数据DQ的第一次和第二次获得。写数据DQ是与clkdtz信号的脉冲同步获得的，并输出至存储核心30。列开关CSW与clkclz信号的脉冲同步接通，并且写数据DQ被写入到存储单元MC。在写存取周期中，在正常存取操作与页面存取操作两种操作中，clkclz信号与clkdtz信号的输出时机(时钟周期)是彼此相同的。然而，列开关CSW与一信号即略微延迟的clkclz信号同步工作。通过利用数据控制电路32，将列开关CSW的接通时机从写数据DQ的锁存时机略微延迟，能够确保将写数据DQ写入到存储单元MC。
在输出第二个clkclz信号的脉冲之后，输出blendz信号，该信号表示接收到对应于脉冲长度的数目的数据(图5中的(e))。等待时间计数器34与blendz信号同步地预设计数器值，并解除激活clenz信号和dtenz信号(图5(f))。因此，禁止输出clkclz信号和clkdtz信号，并完成对应于正常写存取命令NWR的数据的写存取操作。
与第五时钟CLK同步提供的存取命令是页面写存取命令PWR(图5中的(g))。因此，用于图1中所示的页面存取的等待时间计数器36工作，而用于正常存取的等待时间计数器34不工作。等待时间计数器36在正常写存取操作期间通过输出的blendz信号而被预设为“0”。在对应于页面写等待时间PWL的一个时钟之后，等待时间计数器36响应页面写存取命令PWR的接收而开始时钟CLK的计数操作，并激活页面使能信号clenpz和dtenpz(图5中的(h))。而且，在开始页面写存取操作之前，响应页面写存取命令PWR的接收而激活blrstz信号(图5中的(i))，并将脉冲长度计数器40的计数器值预设为“0”。
在clenpz信号和dtenpz信号激活期间，与时钟CLK同步地分别输出clkclz信号和clkdtz信号，并执行页面写存取操作。然而，在本实例中，与第六时钟CLK同步地提供下一个页面写存取命令PWR(图5中的(j))。因为clenpz信号和dtenpz信号已经是激活的，所以等待时间计数器36保持clenpz信号和dtenpz信号的激活状态，直到blendz信号输出为止(图5中的(k))。因为blrstz信号是响应页面写存取命令PWR的接收而激活的，所以脉冲长度计数器40的计数器值被预设为“0”(图5中的(l))。因此，一旦将写数据DQ写到存储核心30之后，即中断对应于第五时钟CLK的写存取操作。blendz信号不被激活，这是因为脉冲长度计数器40的计数器值不是“1”(图5中的(m))。
响应对应于第六时钟CLK的页面写存取命令PWR，两次激活clkclz信号和clkdtz信号(图5中的(n))，并将写数据DQ写入到存储单元MC。随后，，类似于上述页面写存取操作执行对应于第九时钟CLK的页面写存取操作。
图6示出第一实施例的FCRAM的读存取操作。外部信号/CE、/ADV、CAD及RAD(RAD未示于图中)的接收时机与以上图3所描述的那些信号相同，区别在于/CE信号在第十一时钟周期以及其后的时钟周期中是激活的。也就是说，在本实例中，正常读存取命令NRD是与第一时钟CLK同步提供的，而页面读存取命令PRD是与第五、第六及第九时钟CLK同步提供的。
类似于图5所示的写存取操作，在响应正常读存取命令NRD的正常读存取操作中，读等待时间(即从读存取命令开始直到数据DQ输出为止的时钟周期的数目)需要为“四个时钟(第一等待时间)”。响应页面读存取命令PRD的页面读存取操作的等待时间为“两个时钟(第二等待时间)”。脉冲长度，即读数据DQ的输出次数，被设定为“2”，读数据DQ是响应一个读存取命令而从数据端子DQ输出的。略去与图5相同的操作的详细描述。
响应对应于第一时钟CLK的正常读存取命令NRD，等待时间计数器34在两个时钟之后激活正常使能信号clenz，这比正常读等待时间NRL(＝“4”)少“两个时钟”，并且在三个时钟之后激活正常使能信号dtenz，这比正常读等待时间NRL少“一个时钟”(图6中的(a)、(b))。也就是说，clenz信号和dtenz信号是在对应于正常读等待时间NRL的预定数目的时钟之后激活的。
在clenz信号激活期间，与时钟CLK同步地输出clkclz信号(图6中的(c))。与clkclz信号同步，接通列开关CSW并将锁存在感测放大器SA中的读数据输出到数据控制电路32。通过类似方式，在dtenz信号激活期间，与时钟CLK同步地输出clkdtz信号(图6中的(d))。然后，与clkdtz信号同步，经由数据控制电路32和数据输出缓冲器20，从数据端子DQ输出读数据(图6中的(e))。
在输出第二个clkclz信号的脉冲之后，输出blendz信号(图6中的(f))。与blendz信号同步地解除激活clenz信号(图6中的(g))。在输出blendz信号一个时钟之后，将dtenz信号解除激活(图6中的(h))。因此，clenz信号和dtenz信号分别在对应于脉冲长度的两个时钟周期期间是激活的。
响应对应于第五时钟CLK的页面读存取命令PRD，等待时间计数器36在“0”时钟之后激活页面使能信号clenpz，这比页面读等待时间PRL(＝“2”)少“两个时钟”，并在一个时钟之后激活页面使能信号dtenpz，这比正常读等待时间NRL少“一个时钟”(图6中的(i)、图6中的(j))。也就是说，clenpz信号和dtenpz信号是在对应于页面读等待时间PRL的预定数目的时钟之后激活的。而且，在开始页面读存取操作之前，响应页面读存取命令PRD的接收而激活blrstz信号(图6中的(k))，并且脉冲长度计数器40的计数器值预设为“0”。
clkclz信号和clkdtz信号的输出以及相关的页面读存取操作与正常读存取操作的输出及相关操作相同，区别在于对应于第六时钟CLK的页面读存取命令PRD所作的中断。blrstz信号响应页面读存取命令PRD的接收而激活，并且脉冲长度计数器40的计数器值预设为“0”(图6中的(l))。
响应对应于第六时钟CLK的页面读存取命令PRD，等待时间计数器36保持clenpz信号的激活状态直到输出blendz信号为止，并且从blendz信号的输出开始直到一个时钟之后为止保持dtenpz信号的激活状态(图6中的(m)、(n))。然后，在clenpz信号和dtenpz信号激活期间，分别输出clkclz信号和clkdtz信号两次(图6中的(o)、(p))，并通过与上面描述的类似方式，从数据端子DQ输出读数据(图6中的(q))。然后，类似于上述页面读存取操作，执行对应于第九时钟CLK的页面读存取操作。
如图5和图6所示，正常写等待时间NWL(＝3)与正常读等待时间NRD(＝4)彼此不同，并且页面写等待时间PWL(＝1)与页面读等待时间PRD(＝2)彼此不同。因此，在写存取操作中与在读存取操作中，直到clenz信号被激活为止的时钟周期的数目彼此不同。而且，在写存取操作中与在读存取操作中，直到clenpz信号被激活为止的时钟周期的数目彼此不同。此外，在读存取操作中，直到clenz信号被激活为止的时钟周期的数目与直到dtenz信号被激活为止的时钟周期的数目彼此不同，而且直到clenpz信号被激活为止的时钟周期的数目与直到dtenpz信号被激活为止的时钟周期的数目彼此不同。
如上所述，在第一实施例中，使用相同的存取命令而不用专用端子，可以选择性地执行具有较多等待时间的行操作和具有较少等待时间的列操作(页面操作)。因为无需形成专用端子即可执行页面操作，所以能够针对FCRAM提高数据的传送速率。结果，能够提高FCRAM的操作效率而没有增加具有FCRAM的系统的成本。
pagez信号是通过页面控制电路12响应正常存取命令NWR、NRD来激活的，而等待时间计数器34与等待时间计数器36其中之一是对应于pagez信号的逻辑电平而选择性地工作，并且clkclz信号和clkdtz信号是通过等待时间控制电路38使用正常使能信号clenz、dtenz以及从等待时间计数器34、36输出的页面使能信号clenpz、dtenpz来产生的，因而能够通过简单电路进行第一和第二存取操作的切换。因此，通过对已经开发出来的FCRAM加入微小改动，就能实现本发明的FCRAM并缩短了FCRAM的设计周期。
接收到pagez信号即进行工作的地址控制电路22仅响应正常存取命令NWR、NRD输出ralatz信号，来锁存行地址RAD。换言之，当提供页面存取命令PWR、PRD时，就不输出ralatz信号并且不锁存行地址RAD。所以，能够在页面操作期间防止行地址RAD改变和FCRAM误动作。
图7示出本发明的第二实施例。对于与第一实施例中所描述的元件相同的元件，给予相同的附图标记并略去对这些元件的详细描述。在本实施例中，将接收来自外部的具有自动预充电的写存取命令以及读存取命令的功能添加到第一实施例的FCRAM。出于这一原因，该FCRAM具有预充电端子/PRE。而且，形成操作控制电路14A以替换第一实施例的操作控制电路14。其它结构与第一实施例相同。
操作控制电路14A是通过将自动预充电控制电路42、列计数器44、及预充电控制电路46添加到第一实施例的操作控制电路14中形成的。一旦接收自动预充电命令，自动预充电控制电路42即在前面的存取操作完成之后激活自动预充电信号aprez。当在预充电端子/PRE处与页面存取命令一起接收到低电平的自动预充电信号/PRE时，即识别出自动预充电命令。在此前直接执行写存取操作的时候与此前直接执行读存取操作的时候之间，aprez信号的激活时机不同。
列计数器44针对对应于每个存取命令的脉冲长度的clkclz信号的脉冲数目进行计数，并对应于最后的脉冲操作，与clkclz信号同步地输出列结束信号clendz。具体地说，与最后的脉冲操作的前面的clkclz信号的下降沿同步，将clendz信号激活一个时钟周期。当clendz信号和aprez信号激活时，预充电控制电路46与clkclz信号同步地输出prez信号。
图8示出图7中所示的自动预充电控制电路42和预充电控制电路46的细节。自动预充电控制电路42包括延迟电路DLY3、触发器FF2和计数器COUNT、以及连接到这些电路的逻辑门。触发器FF2被设定为与自动预充电命令(CLK＝高逻辑电平，并且/PRE、/ADV、/CE＝低逻辑电平)同步，并预设为与一信号同步，该信号就是被延迟电路DLY2延迟的预充电信号prez。计数器COUNT响应触发器FF2的设定而对时钟的预定数目进行计数，并在计数之后输出用于激活aprez信号的信号。在此前直接执行写存取操作的时候与此前直接执行读存取操作的时候之间，时钟的预定数目不同。因此，计数器COUNT通过写存取操作与读存取操作之间的/WE信号进行区分，并确定要进行计数的时钟的数目。
预充电控制电路46包括：脉冲发生器PLS2，其与/CE信号的上升沿同步地产生负脉冲信号；“与非”门NA1，其检测clendz信号、aprez信号、及clkclz信号的激活；以及“与非”门NA2(负逻辑中的“或”门)，其操作脉冲发生器PLS2的输出的“或”逻辑以及“与非”门NA1的输出。prez信号与/CE信号的上升沿或与自动预充电命令同步地输出。
图9示出第二实施例的FCRAM的写存取操作。在本实例中，正常写存取命令NWR是与第一时钟CLK同步提供的，而页面写存取命令PWR是与第五时钟CLK同步提供的，并且包括自动预充电命令APRE的页面写存取命令PWR是与第七时钟CLK同步提供的，而且正常写存取命令NWR与第十二时钟CLK同步地再次被提供。FCRAM的基本操作与第一实施例相同。也就是说，脉冲长度为“2”，而正常写等待时间NWL和页面写等待时间PWL分别为“三个时钟”和“一个时钟”。略去与图5所描述的操作相同的操作的详细描述。
当与第七时钟CLK同步地提供自动预充电命令APRE时，在存储核心30的对应于第五时钟CLK的页面写存取操作完成之后，激活aprez信号(图9中的(a))。此处，存储核心30的页面写存取操作是在第七时钟周期中完成的，在该时钟周期中激活第二个clkclz信号。因此，aprez信号是与第八时钟CLK同步激活的。然后，与最后的clkclz信号同步地激活prez信号(图9中的(b))，并执行预充电操作。与激活prez信号同步地将pagez信号解除激活，并完成页面写存取操作(图9中的(c))。与第十二时钟CLK同步地提供写存取命令，此命令被识别为正常写存取命令NWR，这是因为pagez信号处于低电平(图9中的(d))。在没有自动预充电功能的情况下，需要与第十一时钟CLK同步地将/CE信号解除激活一次，如/CE信号波形中的短划线所示(图9中的(e))。
通过这种方式，在本实施例中，通过使用自动预充电命令APRE无需解除激活/CE信号即能够执行预充电操作。在没有自动预充电功能的情况下，需要与第十时钟CLK同步地将/CE信号解除激活一次，如图中的/CE信号波形中的短划线所示。在此情况下，预充电操作延迟，导致对下一个存取命令的提供延迟。
图10示出第二实施例的FCRAM的读存取操作。在本实例中，正常读存取命令NRD是与第一时钟CLK同步提供的，而页面读存取命令PRD是与第五时钟CLK同步提供的，且与第七时钟CLK同步地提供包括自动预充电命令APRE的页面读存取命令PRD，而与第十二时钟CLK同步地再次提供正常读存取命令NRD。此FCRAM的基本操作与第一实施例的基本操作相同。也就是说，脉冲长度为“2”，而正常读等待时间NRL和页面读等待时间PRL分别为“四个时钟”和“两个时钟”。略去与图6和图9的上述操作相同的操作的详细描述。
在读存取操作中，当接收到自动预充电命令APRE时，存储核心30的对应于前面的页面读存取命令PRD的页面读存取操作已经完成。具体地说，存储核心30的页面读存取操作是在第六时钟周期完成的，在该时钟周期中激活第二个clkclz信号。因此，aprez信号是与响应自动预充电命令APRE的时钟CLK同步激活的(图10中的(a))。然后，与图9相同，与最后的clkclz信号同步地激活prez信号(图10中的(b))，并执行预充电操作。同样在读存取操作中，通过使用自动预充电命令APRE而无需解除激活/CE信号即能够执行预充电操作。与图9相同，在没有自动预充电功能的情况下，需要与第十一时钟CLK同步地将/CE信号解除激活一次，如/CE信号波形中的短划线所示(图10中的(c))。
如上所述，同样在第二实施例中，能够获得与上述第一实施例相同的效果。此外，因为在本实施例中能够执行预充电操作而无需将/CE信号解除激活，所以在完成列操作之后能够立即执行预充电操作。结果，能够更早开始响应下一个存取命令的存取操作，从而能提高数据传送速率。
图11示出本发明的第三实施例。对于与第一实施例中所描述的元件相同的元件，给予相同的附图标记并略去对这些元件的详细描述。在本实施例中，FCRAM包括：存储体地址端子BAD，其接收存储体地址BAD；以及地址缓冲器48，其接收存储体地址BAD。而且，此FCRAM具有可彼此独立操作的两个存储体BKa与BKb。其它配置与第一实施例相同。
存储体BKa与BKb各自在第一实施例中操作控制电路14的位置具有操作控制电路14B。操作控制电路14B在第一实施例中等待时间控制电路38的位置具有等待时间控制电路38B。存储体BKa与BKb各自的其它配置与第一实施例相同。在图11中，在存储体BKa中操作控制电路14B的控制信号末尾标以“a”，而在存储体BKb中操作控制电路14B的控制信号末尾标以“b”。
图12示出图11中所示的操作控制电路14B的细节。存储体BKa的等待时间控制电路38B接收从存储体BKb的操作控制电路14B输出的clenzb信号、dtenzb信号、clecpzb信号、及dtenpzb信号，并且当存储体BKb输入或输出数据DQ时禁止clenza信号和dtenza信号的输出。通过类似方式，存储体BKb的等待时间控制电路38B接收从存储体BKa的操作控制电路14A输出的clenza信号、dtenza信号、clecpza信号及dtenpza信号，并且当存储体BKa输入或输出数据DQ时禁止clenzb信号和dtenzb信号的输出。因此，即使当存储体BKa与BKb同时操作时，也能防止数据DQ彼此冲突。也就是说，图12中所示的电路配置能够实现所谓的存储体交错(interleaving)操作。
图13示出第三实施例的FCRAM的存取操作。此FCRAM的基本操作与第一实施例相同。也就是说，脉冲长度为“2”，而正常写等待时间NWL和页面写等待时间PWL分别为“三个时钟”和“一个时钟”。正常读等待时间NRL和页面读等待时间PRL分别为“四个时钟”和“两个时钟”。略去与第一实施例相同的操作的详细描述。
在本实施例中，FCRAM响应存储体地址BAD以及正常存取命令NWD(或NRD)和页面存取命令PWD(或PRD)而操作。当与第五和第六时钟CLK同步地连续提供具有彼此不同的列地址CAD的页面存取命令时(图13(a))，在图12中所示的等待时间控制电路38B的控制下优先输入(或输出)对应于较晚提供的页面存取命令的数据DQ。换言之，要较早进行存取的存储体BKa的操作控制电路14B，响应要较晚进行存取的存储体BKb的操作控制电路14B对于clenzb信号和dtenzb信号(数据控制信号)的输出，停止clenza信号和dtenza信号(数据控制信号)的输出。出于这一原因，在脉冲操作中，虽然输入(或输出)了存储体BKa的第一数据DQ(图13中的(b)、图13中的(c))，但却不输入(或输出)第二数据DQ。替代第二数据DQ，对应于较晚提供的页面存取命令的数据DQ被输入(或输出)(图13中的(d)、(e))。
如上所述，在第三实施例中，也能够获得与上述第一实施例相同的效果。此外在本实施例中，即使当多个存储体BKa与BKb同时操作时，也能经由数据端子DQ来输入/输出数据而不发生冲突。因此能够提高操作效率而无需还在具有多个存储体BKa与BKb的FCRAM中形成专用端子。
图14示出本发明的第四实施例。对于与以上实施例中所描述的元件相同的元件，给予相同的附图标记并略去对这些元件的详细描述。在本实施例中，与第二实施例中相同，存储体BKa与BKb各自的操作控制电路14C具有自动预充电控制电路42、列计数器44及预充电控制电路46。FCRAM具有预充电端子/PRE，用以接收自动预充电信号/PRE(自动预充电命令APRE)。其它配置与第一实施例相同。
在本实施例中，提供自动预充电命令APRE以及存储体地址BAD。因此，仅有由存储体地址BAD选择的存储体BKa与BKb其中任一个的操作控制电路14C响应自动预充电命令，来激活预充电信号prez。也就是说，预充电操作是存储体BKa与BKb各自独立地执行的。相反，当通过/CE信号的解除激活来执行预充电操作时，预充电操作将在所有的存储体BKa与BKb中同时执行。
如上所述，在第四实施例中，也能够获得与上述第一与第三实施例相同的效果。此外，在本实施例中，借助自动预充电信号/PRE和存储体地址BAD，在对存储体BKa与BKb中的一个执行存取操作的同时，能够仅对存储体BKa与BKb中的另一个执行预充电操作。因为在存储体BKa与BKb中能够独立地执行预充电操作，所以能有效地执行存取操作，并且能提高数据传送速率。也就是说，能够提高FCRAM的存取操作效率。
此外，以上实施例描述了将本发明应用于FCRAM的实例。本发明不限于这类实施例。例如，可将本发明应用于时钟同步型的伪静态随机存取存储器。
在上述第二实施例中，描述了提供自动预充电命令APRE以及页面存取命令PWR、PRD的实例。本发明不限于这类实施例。例如，可以提供自动预充电命令APRE以及正常存取命令NWR、NRD，并且预充电操作可在正常存取操作之后自动执行。
在上述第三和第四实施例中，描述了将本发明应用于具有两个存储体BKa与BKb的FCRAM的实例。本发明不限于这类实施例。例如，可将本发明应用于具有四个或更多个存储体的FCRAM。

Claims (18)

1.一种半导体存储器，包括：
存储核心，具有多个存储单元以及与所述存储单元连接的字线和位线；
使能端子，接收允许对所述存储核心进行存取的芯片使能信号；
命令端子，接收对所述存储核心执行存取操作的存取命令；
地址端子，根据所述存取命令一次性接收地址，该地址指示要进行存取的存储单元；以及
操作控制电路，在所述芯片使能信号激活期间，在接收到正常存取命令时执行正常存取操作，并在接收到页面存取命令时执行页面存取操作，所述页面存取操作在比所述正常存取操作更短的时间内对所述存储核心进行存取，其中所述操作控制电路具有：
第一等待时间计数器，在接收到所述正常存取命令时计数对应于第一等待时间的时钟数目，并在对应于所述第一等待时间的时钟数目的计数之后激活正常使能信号；
第二等待时间计数器，在接收到所述页面存取命令时计数对应于第二等待时间的时钟数目，并在对应于所述第二等待时间的时钟数目的计数之后激活页面使能信号；以及
等待时间控制电路，在所述正常使能信号或所述页面使能信号的激活期间输出数据控制信号。
2.根据权利要求1所述的半导体存储器，还包括接收时钟的时钟端子，其中：
所述操作控制电路在所述正常存取操作中将等待时间设定为所述第一等待时间，并在所述页面存取操作中将所述等待时间设定为短于所述第一等待时间的所述第二等待时间，所述等待时间是从接收到所述存取命令直到输入/输出数据为止的时钟数目。
3.根据权利要求2所述的半导体存储器，还包括数据输入/输出电路，其根据所述数据控制信号将数据从所述存储核心输入以及将数据输出至所述存储核心，其中：
所述操作控制电路在所述正常存取操作中对应于所述第一等待时间产生所述数据控制信号，而在所述页面存取操作中对应于所述第二等待时间产生所述数据控制信号。
4.根据权利要求1所述的半导体存储器，还包括页面控制电路，该页面控制电路响应所述正常存取命令而激活页面信号，并响应所述芯片使能信号的解除激活而将所述页面信号解除激活，其中：
所述第一等待时间计数器在所述页面信号解除激活期间工作，而所述第二等待时间计数器在所述页面信号激活期间工作。
5.根据权利要求2所述的半导体存储器，还包括多个存储体，其中每个存储体均具有所述存储核心、所述操作控制电路及数据输入/输出电路，该数据输入/输出电路根据数据控制信号将数据从所述存储核心输入以及将数据输出至所述存储核心，所述多个存储体能够彼此独立地操作，其中：
响应下一个要进行存取的存储体具有的操作控制电路的数据控制信号的输出，当前要进行存取的存储体具有的操作控制电路首先停止输出数据控制信号。
6.根据权利要求5所述的半导体存储器，还包括：
预充电端子，接收自动预充电信号；以及
存储体地址端子，接收用于选择所述多个存储体其中之一的存储体地址，其中：
对应于所述存储体地址的所述操作控制电路响应在所述预充电端子处接收的所述自动预充电信号，输出用于将所述位线预充电的预充电信号。
7.根据权利要求2所述的半导体存储器，其中所述第一等待时间和所述第二等待时间至少其中之一在写存取操作与读存取操作中是不同的。
8.根据权利要求1所述的半导体存储器，还包括；
行地址输入电路，仅与所述正常存取命令同步地接收用于选择所述字线的行地址，并将所接收的行地址输出到所述存储核心；以及
列地址输入电路，分别与所述正常存取命令以及所述页面存取命令同步地接收用于选择所述位线的列地址，并将所接收的列地址输出到所述存储核心。
9.根据权利要求1所述的半导体存储器，还包括接收自动预充电信号的预充电端子，其中：
所述操作控制电路响应在所述预充电端子处接收的所述自动预充电信号，或响应所述芯片使能信号的解除激活，而输出用于将所述位线预充电的预充电信号。
10.根据权利要求1所述的半导体存储器，其中：
在所述正常存取操作中，执行行操作和列操作，所述行操作响应所述存取命令而激活所述字线以读取所述位线上的数据，所述列操作用于将在所述位线上读取的数据输出到外部；以及
在所述页面存取操作中，仅执行所述列操作。
11.一种半导体存储器的操作方法，包括以下步骤：
接收允许对存储核心进行存取的芯片使能信号，所述存储核心具有多个存储单元以及与所述多个存储单元连接的字线和位线；
接收用以对所述存储核心进行存取操作的存取命令；
响应所述存取命令一次性接收地址，该地址指示要进行存取的存储单元；以及
在允许对所述存储核心进行存取的所述芯片使能信号激活期间，在接收到正常存取命令时执行正常存取操作，而在接收到页面存取命令时执行页面存取操作，所述页面存取操作在存取时间上短于所述正常存取操作。
12.根据权利要求11所述的半导体存储器的操作方法，其中：
在所述正常存取操作中，将等待时间设定为第一等待时间，所述等待时间是从接收到所述存取命令直到输入/输出数据为止的时钟数目；以及
在所述页面存取操作中，将所述等待时间设定为短于所述第一等待时间的第二等待时间。
13.根据权利要求12所述的半导体存储器的操作方法，还包括以下步骤：
根据数据控制信号将数据从所述存储核心输入以及将数据输出至所述存储核心，其中，所述半导体存储器包括多个存储体，其中每个存储体均具有所述存储核心和操作控制电路并且所述多个存储体能够彼此独立地操作；以及
响应下一个要进行存取的存储体具有的操作控制电路的数据控制信号的输出，当前要进行存取的存储体具有的操作控制电路首先停止输出数据控制信号。
14.根据权利要求13所述的半导体存储器的操作方法，其中：
对应于存储体地址的所述操作控制电路响应在预充电端子处接收的自动预充电信号，输出用以预充电所述位线的预充电信号，所述存储体地址在存储体地址端子处被接收并用以选择所述多个存储体的其中之一。
15.根据权利要求12所述的半导体存储器的操作方法，其中：
所述第一等待时间和所述第二等待时间至少其中之一在写存取操作与读存取操作中是不同的。
16.根据权利要求11所述的半导体存储器的操作方法，还包括以下步骤：
仅与所述正常存取命令同步地接收用于选择所述字线的行地址，并将所接收的行地址输出到所述存储核心；以及
分别与所述正常存取命令和所述页面存取命令同步地接收用于选择所述位线的列地址，并将所接收的列地址输出到所述存储核心。
17.根据权利要求11所述的半导体存储器的操作方法，还包括以下步骤：
响应在预充电端子处接收的自动预充电信号，或响应所述芯片使能信号的解除激活，而输出将所述位线预充电的预充电信号。
18.根据权利要求11所述的半导体存储器的操作方法，其中：
在所述正常存取操作中，执行行操作和列操作，所述行操作响应所述存取命令而激活所述字线以读取所述位线上的数据，而所述列操作用于将在所述位线上读取的数据输出到外部；以及
在所述页面存取操作中，仅执行所述列操作。
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