CN101009281A - 半导体器件及其制造方法 - Google Patents
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Abstract
在半导体器件及制造半导体器件的方法中，半导体器件包括导电结构、第一绝缘层、和第一导电层图案。导电层结构包括第一部分、第二部分和第三部分。第二部分在第一部分上沿第一方向延伸。第二部分在与第一方向基本垂直的第二方向彼此间隔。第三部分在第二部分上在第一和第二方向彼此间隔。第一绝缘层覆盖第二部分的侧壁。将第一导电层图案配置在第一绝缘层上。
Description
本申请在35U.S.C§119下要求2006年1月26日递交的韩国专利申请No.10-2006-0008313的优先权，将其全部内容一并在此作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法。具体地，本发明涉及一种其中产生垂直延伸的沟道的半导体器件，以及一种制造所述半导体器件的方法。
背景技术
晶体管包括源极区、漏极区、体(body)、电极、和绝缘层。绝缘层将电极与源极区、漏极区、和体电绝缘。电极向体施加电压。
在美国专利No.6,337,497中公开了一种具有垂直延伸的体的传统晶体管的示例。传统的晶体管的源极区和漏极区隔离了体。因此，传统的晶体管的工作特性可能由于浮置体效应而退化。具体地，因为当晶体管工作时通过源极区和漏极区将体隔离，将空穴堆积在体中。当空穴堆积在体中时，传统的晶体管的工作特性可能退化。
在美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448中公开了能够解决上述问题的传统晶体管及其制造方法。
根据美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448，多个体通过使用体线彼此相连。另外，体具有第一侧壁和第二侧壁。体的第一侧壁与体线电接触。另一方面，体线的第二侧壁与字线电接触。
即，在美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448中公开的传统晶体管的体仅与一条字线电接触。因此，传统的晶体管的电流工作能力可能相对较弱，并且因此减慢了传统晶体管的工作速度。
另外，用于分别在第一侧壁和第二侧壁上形成体线和字线的工艺相对复杂。
发明内容
本发明提出了一种包括没有由源极/漏极区隔离的体的半导体器件，使得产生能够实现相对较高的工作速度的相对较宽的沟道。
本发明还提出了一种制造所述半导体器件的方法。
根据本发明的一个方面，这里提出了一种包括导电结构、第一绝缘层、和第一导电层图案的半导体器件。导电结构具有第一部分、第二部分和第三部分。第二部分位于第一部分上，并且在第一方向延伸。第二部分在与第一方向基本垂直的第二方向彼此间隔。第三部分位于第二部分上，并且在第一和第二方向彼此间隔。第一绝缘层覆盖第二部分的侧壁。在第一绝缘层上形成第一导电层图案。
在一个实施例中，第一部分和第三部分包括n型杂质，并且第二部分包括p型杂质。
在一个实施例中，所述器件还包括：与第三部分电连接的第二导电层图案；覆盖第二导电层图案的第二绝缘层；以及在第二绝缘层上形成的第三导电层图案，第三导电层图案在第二方向延伸，第三导电层图案在第一方向彼此间隔。
在一个实施例中，所述器件还包括与第二部分电连接的导电件。
根据本发明的另一个方面，这里提出了一种制造半导体器件的方法。在所述方法中，形成包括基底和突出物的半导体衬底。突出物位于基底上并且在基底上沿第一方向延伸。突出物在与第一方向基本垂直的第二方向彼此间隔。在突出物的侧壁上形成第一绝缘层。在第一绝缘层上形成第一导电层图案。在基底的上部形成第一杂质区。将突出物的上部部分地去除以在突出物的下部上形成凸起部分。凸起部分在第一和第二方向彼此间隔。在凸起部分的上部形成第二杂质区。
在一个实施例中，第一和第二杂质区包括基本相同的杂质。杂质可以是n型杂质。
在一个实施例中，半导体衬底掺杂有p型杂质。
在一个实施例中，所述方法还包括：形成与第二杂质区电连接的第三导电层图案；形成覆盖第三导电层图案的第二绝缘层；以及在第二绝缘层上形成第三导电层图案，第三导电层图案在第二方向延伸，第三导电层图案在第一方向彼此间隔。
在一个实施例中，所述方法还包括形成与突出物的下部电连接的导电件。
根据本发明，半导体器件包括没有通过源极/漏极区隔离的体。另外，在半导体器件中产生的沟道的宽度较大，使得半导体器件工作速度可以相对较快。因为源极/漏极区可以不隔离体，可以有效地防止在体中空穴的堆积。因此，可以减小由于体中的空穴的堆积引起的半导体器件的工作故障。
附图说明
根据本发明的优选方面的更加具体的描述，本发明的前述和其他方面、特征、以及优点将变得显而易见，如附图中所示，其中贯穿不同的图，相同的参考符号表示相同的部分。附图不一定是按比例的，而是强调说明发明的原理。在图中，为清楚起见夸大了层和区域的厚度。
图1是说明根据本发明实施例的半导体器件的平面图。
图2是沿图1中的线II-II’得到的剖面图。
图3是沿图1中的线I-I’得到的剖面图。
图4是图1中的半导体器件的电路图。
图5、8、11、14、17、20、23、26、29、32、35、38、41、44和47是说明根据本发明的一个实施例制造图1中的半导体器件的步骤的平面图。
图6、9、12、15、18、21、24、27、30、33、36、39、42、45和48分别是沿图5、8、11、14、17、20、23、26、29、32、35、38、41、44和47的I-I’线得到的剖面图。
图7、10、13、16、1 9、22、25、28、31、34、37、40、43、46和49分别是沿图5、8、11、14、17、20、23、26、29、32、35、38、41、44和47的II-II’线得到的剖面图。
具体实施方式
现在将参考附图对本发明的实施例进行描述。应该理解的是，当一个元件或层被称为处于另一个元件或层“之上”、与另一个元件或层“连接”和/或“耦接”的时候，元件或层可以直接处于另一个元件或层之上，与其他元件或层直接连接/或耦接，或可能出现插入的元件或层。相反，当一个元件被称为“直接”处于另一个元件“之上”、或与另一个元件或层“直接连接”和/或“直接耦接”时，则没有中间元件或中间层出现。如这里所使用的，术语“和/或”可以包括一个或多个相关所列项目的任意和全部组合。
应该理解的是，尽管在这里可以使用术语第一、第二等来描述不同的元件、组件、区域、层和/或部分，这些元件、组件、区域、层和/或部分并不应该由这些术语所限定。可以将这些术语用于将一个元件、组件、区域、层和/或部分与另一个元件、组件、区域、层和/或部分相区分。例如，在不背离本发明教益的情况下，可以将以下所述的第一元件、组件、区域、层和/或部分称作第二元件、组件、区域、层和/或部分。
空间相关术语，例如“在...之下(beneath)”、“在...下方(below)”、“下面的(lower)”、“在...之上(above)”、“上方的(upper)”等，在这里可以用于描述例如如图中所示的一个元件和/或特征相对于另一个元件和/或特征的关系。应该理解的是，空间相关术语意欲包含使用中器件的不同朝向、和/或除在图中所示的朝向之外的操作。例如，如果转动图中的器件，则被描述为处于其它元件或特征的“下面”或“在..之下”的元件然后将朝向为在其他元件或特征“上面”。可以另外确定装置的方向(旋转90度或处于其他朝向)，并且相应地解释在这里使用的空间相关描述符。
这里使用的术语仅用于描述特定实施例的目的，而不会限制本发明。如这里所使用的，单数形式还包括复数形式，除非上下文清楚地指出了其它情况。还应该理解的是，当说明书中使用术语“包括(include)”和/或“包括(including)”时，明确指定了存在所声明的特征、整数、步骤、操作、元素、和/或组件，但是不排除存在或另外还有一个或多个其他特征、整数、步骤、操作、元素、组件、和/或其组合。
除非另外定义，这里使用的所有术语(包括技术和科学术语)具有由本领域普通技术人员通常所理解的相同意义。还应该理解的是，例如那些在常用字典中定义的术语，应该被解释为具有与在本说明书和相关领域中的意义一致的含义，并且除非在此清楚地定义，否则不会被解释为理想化或过于刻板的理解。
参考本发明理想化实施例的示意性的截面说明，描述了本发明的实施例。同样，可以期望例如由于制造技术和/或容差而造成的与图示形状的偏差。因此不应该把本发明的实施例理解为受限于这里所示区域的特定形式，而应理解为包括例如由于制造导致的形状偏差。例如，所示为矩形的区域，典型地可以具有圆形或弯曲的特征。因此，在图中所示区域实际上是示意性的，而且并非限制本发明的范围。
图1是说明根据本发明实施例的半导体器件的平面图。图2是沿图1中的线II-II’得到的剖面图。图3是沿图1中的线I-I’得到的剖面图。图4是图1中的半导体器件的电路图。
参考图1至图4，半导体器件包括导电结构11、第一绝缘层21、和第一导电层图案12。导电结构11包括第一部分11a、第二部分11b、和第三部分11c。
第一部分11a的下部区域1具有基本板状的形状。第一部分11a的上部区域2配置在下部区域1上。上部区域2在第一方向延伸。另外，第一部分11a的上部区域2在与第一方向基本垂直的第二方向彼此间隔。第一部分11a可以配置在导电区域10上。
第二部分11b配置在第一部分11a上。具体地，第二部分11b配置在第一部分11a的上部区域2上。第二部分11b在第一方向延伸。另外，第二部分11b在第二方向彼此间隔。具体地，第二部分11b的下部区域3具有基本条形的形状。另外，第二部分11b的下部区域3在第一方向延伸。第二部分11b的上部区域4在第二部分11b的下部区域3上，在第一和第二方向彼此间隔。
第三部分11c在第二部分11b上，在第一和第二方向彼此间隔。具体地，第三部分11c配置在第二部分11b的上部区域4上。在第二方向测量的第三部分11c的宽度基本大于在第二方向测量的第二部分11b的宽度。
第一部分11a和第三部分11c可以包括提供电子的负型杂质(即，n型杂质)。n型杂质可以是磷(P)、砷(As)、或锑(Sb)。可以单独地或组合地使用这些杂质。第一部分11a和第三部分11c用作源极/漏极区域。具体地，将第一部分11a用作下部源极/漏极区域。将第三部分11c用作上部源极/漏极区域。
第二部分11b可以包括提供空穴的正型杂质(即，p型杂质)。p型杂质可以是硼(B)、铝(Al)、镓(Ga)、或铟(In)。可以单独地或组合地使用这些杂质。第二部分11b与其中产生沟道的体相对应。
在第一部分11a和第三部分11c包括n型杂质的情况下，位于第一部分11a之下的导电区域10可以包括p型杂质。
第一绝缘层21覆盖第二部分11b的侧壁。第一绝缘层21具有基本一致的厚度。第一绝缘层21在第一方向延伸。第一绝缘层21在第二方向彼此间隔。即，在由第一部分11a、第二部分11b、和第三部分11c定义的凹槽5的内面上形成第一绝缘层21。
第一导电层图案12在第一绝缘层21上在第一方向延伸。第一导电层图案12在第二方向彼此间隔。第一导电层图案12水平地与第二部分11b相对应。另外第一绝缘层21将第一导电层图案12与导电结构11电绝缘。第一导电层图案12与字线相对应。
具体地，每一个第二部分11b均水平地与两个第一导电层图案12相对应。因此，本实施例的半导体器件可以具有比在美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448中描述的那些半导体器件基本更高的工作速度。
另外，根据美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448，多个体使用体线彼此电连接。然而，根据本实施例，与体相对应的第二部分11b具有在第一方向延伸的下部区域3。因为第二部分11b的下部区域3作为体线，不需要形成体线所需的任意其他工艺。
半导体器件还可以包括第二导电层图案13、第二绝缘层22、和第三导电层图案14。第二导电层图案13与第三部分11c电连接。第二导电层图案13可以具有基本圆柱的形状。在第二导电层图案13上形成第二绝缘层22。第三导电层图案14在第二绝缘层22上在第二方向延伸。第三导电层图案14在第一方向彼此间隔。第三导电层图案14与位线相对应。
这里，第二导电层图案13与电容器的下部电极相对应。第二绝缘层22与电容器的介电层相对应。第三导电层图案14与电容器的上部电极相对应。
另外，半导体器件还可以包括与第二部分11b的下部3电连接的导电件15(参见图4)。即，导电件15将第二部分11b彼此电连接。
图5、8、11、14、17、20、23、26、29、32、35、38、41、44和47是说明制造图1中的半导体器件的方法的平面图。图6、9、12、15、18、21、24、27、30、33、36、39、42、45和48分别是沿图5、8、11、14、17、20、23、26、29、32、35、38、41、44和47的I-I’线得到的剖面图。图7、10、13、16、19、22、25、28、31、34、37、40、43、46和49分别是沿图5、8、11、14、17、20、23、26、29、32、35、38、41、44和47的II-II’线得到的剖面图。
参考图5至图7，形成包括基底110和预备突出物120a的预备半导体衬底100a。预备突出物120a在基底110上在第一方向延伸。预备突出物120a在与第一方向基本垂直的第二方向彼此间隔。
基底110和预备突出物120a一起定义预备凹槽30a。预备凹槽30a在第一方向延伸。预备凹槽30a在第二方向彼此间隔。
预备半导体衬底100a可以通过刻蚀工艺形成。在刻蚀工艺中，一起使用预备第一掩模层图案200a作为第一刻蚀掩模。预备第一掩模层图案200a在第一方向延伸。预备第一掩模层图案200a在第二方向彼此间隔。
预备半导体衬底100a可以包括提供空穴的p型杂质。p型杂质可以是硼、铝、镓、或铟。可以单独地或组合地使用这些杂质。
参考图8至图10，一起使用预备第一掩模层图案200a作为第二刻蚀掩模对预备突出物120a的侧壁进行刻蚀，以在基底110上形成突出物120。这里，可以将预备突出物120a的侧壁各向同性地刻蚀。突出物120在第一方向延伸。突出物120在第二方向彼此间隔。另外，突出物120包括下部120b和上部120c。
这里突出物120的下部120b作为在美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448中公开的体线。因此，不需要在美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448中采用的复杂工艺以形成体线。
基底110和突出物120一起定义凹槽30。凹槽30在第一方向延伸。凹槽30在第二方向彼此间隔。凹槽30的尺寸基本大于预备凹槽30a的尺寸。
参考图11至图13，在凹槽30的内面上形成具有基本一致厚度的第一绝缘层300。第一绝缘层300充分地符合凹槽30的内面。在第一绝缘层300包括氧化物的情况下，第一绝缘层300可以通过热氧化工艺形成。
此后，在第一绝缘层300上形成第一导电层，以充满用第一绝缘层300部分地填充的凹槽30。第一导电层可以包括掺有杂质的多晶硅。此后，对第一导电层进行平面化直到暴露出第一掩模层图案200a为止，使得可以形成预备第一导电层图案400a。预备第一导电层图案400a在第一方向延伸。另外，预备第一导电层图案400a在第二方向彼此间隔。
参考图14至图16，一起使用预备掩模层图案200a作为第三刻蚀掩模，刻蚀预备第一导电层图案400a。因此，在第三刻蚀掩模之下形成第一导电层图案400。即，在用第一绝缘层300覆盖的突出物120的侧壁上形成第一导电层图案400。这里，可以各向异性地刻蚀预备第一导电层图案400a。第一导电层图案400在第一方向延伸。第一导电层图案400在第二方向彼此间隔。第一导电层图案400与字线相对应。
在一个实施例中，在形成第一导电层图案400之后，选择性地刻蚀第一导电层图案400之间暴露的、第一绝缘层300的那部分。在这种情况下，部分地暴露出基底110。
参考图17至图19，在基底11的上部处形成第一杂质区111。第一杂质区111包括提供电子的负型杂质(即，n型杂质)。n型杂质可以是磷、砷、或锑。可以单独地或组合地使用这些杂质。
具体地，使用第一预备掩模层图案200和第一导电层图案400一起作为第一离子注入掩模，在基底110中掺杂n型杂质。因此，在基底110的上部形成第一杂质区111。第一杂质区111可以具有基本板状的形状。
这里，可能将第一杂质区111中的n型杂质扩散入突出物120的底部。在这种情况下，第一杂质区111从基底的上部延伸到突出物120的底部。
在选择性地去除在第一导电层图案400之间暴露的那部分第一绝缘层300的情况下，可以将n型杂质直接地注入到基底110的上部中。然而，在这种情况下，可能在基底110的上部产生缺陷。因此，可以对基底110的上部进行热处理，使得消除缺陷。
参考图20至图22，形成第一绝缘体，使得第一绝缘体充满用绝缘层300和第一导电层图案400部分地填充的凹槽30。此后，对第一绝缘体进行平面化直到暴露出第一预备掩模层图案200a为止，使得形成第一绝缘体图案500。
参考图23至图25，在第一绝缘体图案500和第一预备掩模层图案200a上形成第二掩模层图案600。第二掩模层图案600在第二方向延伸。第二掩模层图案600在第一方向彼此间隔。
参考图26至图28，使用第二掩模层图案600和第一绝缘体图案500一起作为第四刻蚀掩模，部分地刻蚀预备第一掩模层图案200a。因此，形成第一掩模层图案200。第一掩模层图案200在第一方向和第二方向间隔。
此后，使用第一掩模层图案200、第二掩模层图案600、和第一绝缘体图案500一起作为第五刻蚀掩模，部分地刻蚀突出物120的上部120c。这里，可以不暴露出第一杂质区111。因此，在突出物120的下部120b上形成凸起部分121。凸起部分121在第一方向和第二方向彼此间隔。突出物120的下部120b、凸起部分121、和第一绝缘层300一起定义了凹处40。具体地，由凸起部分121在第一方向定义凹处40。由第一绝缘层300在第二方向定义凹处40。此后，去除了第二掩模图案600。
参考图29至图31，在第一掩模层图案200和第一绝缘层300上形成第二绝缘体以填充凹处40。此后，对第二绝缘体进行平面化直到暴露出第一掩模层图案200和第一绝缘体图案500，使得可以形成第二绝缘体图案700。
参考图32至图34，穿过第一掩模层图案200形成第一开口50。因此，通过开口120部分地暴露出突出物120。
参考图35至图37，在凸起部分121的上部形成第二杂质区122。第二杂质区122包括提供空穴的负型杂质(即，n型杂质)。n型杂质可以是磷、砷、或锑。可以单独地或组合地使用这些杂质。第二杂质区122在第一和第二方向彼此间隔。
具体地，通过使用第一掩模层图案200、第一绝缘体图案500、和第二绝缘体图案700一起作为第二离子注入掩模，将n型杂质注入到凸起部分121的上部中。因此，在凸起部分121的上部形成第二杂质区122。这里，第一杂质区111与第二杂质区122间隔开。另外，在第一杂质区111与第二杂质区122之间形成体。
在用p型杂质掺杂预备半导体衬底100a的情况下，在第一杂质区111和第二杂质区122之间形成的体包括p型杂质。
这里，每一个体均水平地与两个第一导电层图案400相对应。因此，本实施例的半导体器件可以具有比在美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448中公开的那些充分地宽的沟道。因此，本实施例的半导体器件可以具有比美国专利No.5,907,170、美国专利No.6,395,597、和美国专利No.6,191,448的那些充分地高的工作速度。
参考图38至图40，在第一掩模层图案200、第一绝缘体图案500、和第二绝缘体图案700上形成导体，以填充第一开口50。此后，对导体进行平面化直到暴露出第一掩模层图案200、第一绝缘体图案500、和第二绝缘体图案700，使得可以在第一开口50中形成触点800。
参考图41至图43，在第一掩模层图案200、第一绝缘体图案500、和第二绝缘体图案700上形成模具层900。模具层900具有部分地暴露出触点800的第二开口60。此后，在模具层900和第二开口60的内面上形成第二导电层。第二导电层具有基本一致的厚度。在第二导电层上形成牺牲层以充满用第二导电层部分地填充的第二开口60。此后，对牺牲层和第二导电层进行平面化直到暴露出模具层900为止，使得可以形成第二导电层图案1000和牺牲层图案。然后去除牺牲层图案。这里，第二导电层图案1000与电容器的下部电极相对应。
参考图44至图46，在模具层900和第二导电层图案1000上形成第二绝缘层1100。第二绝缘层1100具有基本一致的厚度。即，第二绝缘层1100基本符合模具层900和第二导电层图案1000。第二绝缘层1100与电容器的介电层相对应。
参考图47至图49，在第二绝缘层1100上形成第三导电图案1200。第三导电层图案1200在第二方向延伸。第三导电层图案1200在第一方向彼此间隔。第三导电层图案1200充满用第二导电层图案1000和第二绝缘层1100部分地填充的第二开口60。第三导电层1200与电容器的上部电极相对应。另外，第三导电层图案1200与位线相对应。
这里，还可以形成导电件(参见图4中的参考符号15)，以将突出物120的下部120b彼此相连。导电件可以在第一方向延伸。这里，导电件可以将突出物120的下部120b彼此连接。
根据本发明，半导体器件包括没有由源极/漏极区隔离的体。另外，在半导体器件中产生的沟道较大，使得半导体器件的工作速度可以相对较高。因为源极/漏极区可以不隔离体，可以有效地防止体中空穴的堆积。因此，可以减小由于体中空穴的堆积引起的半导体器件的工作故障。
前述的是本发明的说明且不应该解释为限制。尽管已经描述了本发明的一些实施例，但本领域普通技术人员应当易于理解，在本质上不脱离本发明的新颖性教义和优点的实施例中可能有各种修改。因此，意欲将所有此类修改包括在如权利要求所规定的本发明的范围中。因此，应该理解的是，前述的是本发明的说明且不应该解释为限于公开的具体实施例，并且意欲将对于已公开的实施例的修改和其他实施例包括在所附权利要求的范围内。通过以下权利要求及包括在其中的权利要求的等价物规定本发明。
Claims (10)
1.一种半导体器件，包括
导电结构，具有第一部分、第二部分和第三部分，所述第二部分在第一部分上沿第一方向延伸，第二部分在与第一方向实质垂直的第二方向彼此间隔，第三部分在第二部分上在第一和第二方向彼此间隔；
第一绝缘层，覆盖第二部分的侧壁；以及
第一导电层图案，在第一绝缘层上形成。
2.如权利要求1所述的器件，其中，所述第一部分和所述第三部分包括n型杂质，并且所述第二部分包括p型杂质。
3.如权利要求1所述的器件，还包括：
第二导电层图案，与所述第三部分电连接；
第二绝缘层，覆盖所述第二导电层图案；以及
第三导电层图案，在所述第二绝缘层上形成，所述第三导电层图案在第二方向延伸，所述第三导电层图案在第一方向彼此间隔。
4.如权利要求1所述的器件，还包括与所述第二部分电连接的导电件。
5.一种制造半导体器件的方法，包括：
形成包括基底和突出物的半导体衬底，所述突出物在所述基底上沿第一方向延伸，所述突出物在与第一方向实质垂直的第二方向彼此间隔；
在所述突出物的侧壁上形成第一绝缘层；
在所述第一绝缘层上形成第一导电层图案；
在所述基底的上部形成第一杂质区；
将所述突出物的上部部分地去除以在所述突出物的下部上形成凸起部分，所述凸起部分在第一和第二方向彼此间隔；以及
在所述凸起部分的上部形成第二杂质区。
6.如权利要求5所述的方法，其中，所述第一和第二杂质区包括实质相同的杂质。
7.如权利要求6所述的方法，其中，所述杂质是n型杂质。
8.如权利要求5所述的方法，其中，所述半导体衬底掺杂有p型杂质。
9.如权利要求5所述的方法，还包括：
形成与所述第二杂质区电连接的第二导电层图案；
形成覆盖所述第二导电层图案的第二绝缘层；以及
在所述第二绝缘层上形成第三导电层图案，所述第三导电层图案在第二方向延伸，所述第三导电层图案在第一方向彼此间隔。
10.如权利要求5所述的方法，还包括形成与突出物的下部电连接的导电件。
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