CN100587926C - 非易失性存储元件的制造方法 - Google Patents
非易失性存储元件的制造方法 Download PDFInfo
- Publication number
- CN100587926C CN100587926C CN200610058920A CN200610058920A CN100587926C CN 100587926 C CN100587926 C CN 100587926C CN 200610058920 A CN200610058920 A CN 200610058920A CN 200610058920 A CN200610058920 A CN 200610058920A CN 100587926 C CN100587926 C CN 100587926C
- Authority
- CN
- China
- Prior art keywords
- film
- dielectric film
- described dielectric
- volatile memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000007667 floating Methods 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims abstract description 41
- 230000003647 oxidation Effects 0.000 claims abstract description 41
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 41
- 239000007789 gas Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 29
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000001301 oxygen Substances 0.000 claims abstract description 22
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 41
- 238000005516 engineering process Methods 0.000 claims description 24
- 229910052757 nitrogen Inorganic materials 0.000 claims description 24
- 230000008719 thickening Effects 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 10
- 230000006837 decompression Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052710 silicon Inorganic materials 0.000 abstract description 26
- 239000010703 silicon Substances 0.000 abstract description 26
- 238000005121 nitriding Methods 0.000 abstract description 2
- 229920001577 copolymer Polymers 0.000 description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 26
- 238000002474 experimental method Methods 0.000 description 23
- 238000012545 processing Methods 0.000 description 21
- 230000000694 effects Effects 0.000 description 15
- 230000004048 modification Effects 0.000 description 14
- 238000012986 modification Methods 0.000 description 14
- 238000000137 annealing Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 230000003746 surface roughness Effects 0.000 description 9
- 238000012360 testing method Methods 0.000 description 8
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000010790 dilution Methods 0.000 description 3
- 239000012895 dilution Substances 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000006396 nitration reaction Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910019044 CoSix Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000012958 reprocessing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007334 copolymerization reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
Abstract
本发明涉及一种制造非易失性存储元件的方法。该方法改变共聚绝缘膜的膜性质，同时防止产生阱位置。在硅衬底112表面附近的沟道形成区上设置浮置栅101，设置共聚绝缘膜134使其与浮置栅101相接触，以及设置控制栅103使其与共聚绝缘膜134相接触并且使其与至少一部分浮置栅101相对。设置共聚绝缘膜134的工艺步骤进一步包括，在浮置栅101上形成共聚绝缘膜134使其与浮置栅101相接触的步骤，和在形成共聚绝缘膜134之后，将共聚绝缘膜134暴露到包含含氮的气体和氧的氛围中，以由此同时地进行共聚绝缘膜134的氮化和氧化的步骤。
Description
本申请以日本专利申请第2005-064628号为基础，通过引用将其内容并入此处。
技术领域
本发明涉及一种改变非易失性存储元件中绝缘膜性质的技术。
背景技术
在非易失性存储元件中，其中所述的非易失性存储元件设置为具有浮置栅和控制栅、并同时在这二者之间放置有共聚绝缘膜(interpolyinsulating film)，数据写入是在当衬底上的沟道区中产生的热电子结合到浮置栅中时完成的。当基于F-N(Fowler-Nordheim)隧穿现象电子从浮置栅离开而进入控制栅时，数据被擦除。
公知具有如上文所述的浮置栅和控制栅之间的共聚绝缘膜的非易失性存储元件存在如下问题，即重复写入和擦除会导致在绝缘膜中产生电子阱或阱位置，且由此降低了耐久性。通常绝缘膜通过CVD工艺形成，且在该膜中固有地包含大量的阱。该膜还具有通过重复写入和擦除产生大量阱的性质。
日本特开专利公布第H11-40681号公开了一种技术，通过该技术在含NO或N2O的氛围下对CVD氧化膜进行氮化，以便将氮引入其中，以由此改善膜的性质。以上公布专利描述了改变膜的性质能够提升隧穿氧化膜的性质，从而在擦除操作期间减小从浮置栅射出的电子与由隧穿氧化膜中的阱位置俘获的电子的比率，从而防止擦除效率降低，以及由此获得长寿命、非易失性的存储元件。
发明内容
上述日本特开专利公布第H11-40681号防止了在对任意目标单元进行写入和读取期间的干扰。图9是示意性地示出用于写入的目标单元以及与该用于写入的目标单元相邻的非选择单元的平面图。然而，本发明的发明人从他们的测试中发现，对于防止非选择的字线和位线中的干扰，在上述专利公布中描述的非易失性存储元件不能完全令人满意。图10示出了非选择的非易失性存储元件的干扰特性的图。图10示出了在与图9所示的用于写入的目标单元相邻的非选择单元的ON电流(Ion)中变化量的累积频率。在图10中，虚线表示Ion中变化量标准范围的上界。由图10中的实点(·)表示的曲线对应于由上述专利公布中描述的方法制造的存储元件的相关特性。从图10中发现，由常规工艺步骤制造的非易失性存储元件的芯片中多达85％至90％不能满足Ion的标准变化量。
因而，本发明的发明人对常规非易失性存储元件较差的干扰特性的原因进行了广泛的研究。最后发现，以上专利文献中描述的技术在改变膜的性质的效果方面是不够的。更具体地，在以上专利公布中描述的方法仅允许进行氮化反应来改变膜的性质，而不允许同时进行氧化。因此，尤其是没有在分界面处进行氧化导致了在浮置栅和共聚绝缘膜之间的分界面特性改善水平较差。
图8A和图8B示出了通过上述日本特开专利公布第H11-40681号中描述的方法所获得的结构的截面图。在图8A和图8B所示的结构中，在硅衬底(未示出)的预定位置设置了扩散层(未示出)，并且在扩散层(未示出)上，顺序地叠置连接氧化膜(氧化硅膜214)和浮置栅201以形成预定的几何形状。图8A示出了其中在硅衬底(未示出)的整个表面上生长了CVD氧化膜249的状态。然而，在该状态，由多晶硅组成的浮置栅201具有大的表面粗糙度，因而这使得难以保证在硅衬底(未示出)和CVD氧化膜249之间的分界面251处的粘着性具有令人完全满意的水平。图8B示出了在NO处理之后，图8A中所示的CVD氧化膜249的后NO处理的状态。本发明的发明人对图8B中所示的结构进行的研究揭示了，如参考图11在实验中随后描述的，甚至在氮化之后，也不能完全地除去CVD氧化膜249的表面粗糙度，这为提高界面251的粘着性留下了空间。
在氮化之后另一可能的方法是氧化，但本发明的发明人从他们的测试中发现，如随后在实验中所描述的，同样该方法还在抑制特性不良的方面存在改善的余地。
考虑到上述情形，本发明的发明人进行了进一步的研究以提高非易失性存储元件的干扰特性，且最后获得了本发明。
根据本发明，设置了一种制造非易失性存储元件的方法，其包括：
在半导体衬底表面附近的沟道形成区上设置浮置栅；
设置绝缘膜与浮置栅接触；以及
设置控制栅使其与绝缘膜接触以及使其与至少一部分浮置栅相对，
其中设置绝缘膜进一步包括：
在半导体衬底上形成绝缘膜；以及
在形成绝缘膜之后，将所述绝缘膜暴露到如下所述的氛围中，所述氛围包含含氮的气体和氧，以由此同时地对绝缘膜进行氮化和氧化。
根据本发明，设置绝缘膜的工艺步骤进一步包括如下工艺步骤：将绝缘膜暴露到包含含氮的气体和氧的氛围中，以由此同时地进行绝缘膜的氮化和氧化。在形成绝缘膜之后，同时对绝缘膜进行氮化和氧化使得能够将氮引入到绝缘膜中，从而降低绝缘膜中阱位置的总数，通过氧化来使绝缘膜的表面平坦并由此从该表面处使它变厚，以及终结(terminate)绝缘膜中的悬空键(dangling bonds)以由此改善膜的性质。根据本发明的制造方法，能够提高与浮置栅和控制栅接触的绝缘膜的膜的性质，以及通过增加膜的氮含量来降低阱位置的总数。因此这抑制了非易失性存储元件的特性退化，并且提高了耐久性。
要注意的是，本发明中的绝缘膜可以设置在浮置栅和控制栅之间。
根据本发明，通过与浮置栅接触形成绝缘膜，然后通过将绝缘膜暴露到包含含氮的气体和氧的氛围中，由此同时地对绝缘膜进行氮化和氧化，能够防止在绝缘膜中产生阱位置，以及改善膜的性质。
附图说明
结合附图和下面的描述，本发明的以上和其它目的、优点和特征将变得更加明显，其中：
图1示出了本发明一个实施例中的非易失性存储元件结构的截面图；
图2A至2C示出了制造图1中所示的非易示性存储元件的工艺步骤的截面图；
图3A和3B示出了制造图1中所示的非易失性存储元件的工艺步骤的截面图；
图4A至4C示出了制造图1中所示的非易失性存储元件的工艺步骤的截面图；
图5A和5B示出了制造图1中所示的非易失性存储元件的工艺步骤的截面图；
图6示出了根据本发明实施例的非易失性存储元件的结构的截面图；
图7A和7B示出了根据本发明实施例的共聚绝缘膜的结构图；
图8A和8B示出了共聚绝缘膜的结构图；
图9示意性地示出了用于写入的目标单元以及与实验中用于写入的目标单元相邻的非选择单元的平面结构图；
图10示出了实验中非选择单元的干扰特性图；以及
图11比较地示出了实验中构成浮置栅的多晶硅和共聚绝缘膜之间分界面的粗糙度的图。
具体实施方式
现在将在此参考说明性实施例描述本发明。本领域技术人员将意识到，利用本发明的教导可以完成许多可选的实施例，且本发明并不局限于这些出于说明目的所描述的实施例。
以下段落将参考附图说明本发明的实施例。需要指出的是，在所有图中用相同的参考标记表示任何相似的组成，且在下面的描述中将适当地不再重复相同的描述。
本发明涉及一种非易失性存储元件，其在沟道区上具有控制栅和浮置栅，并同时在这二者中间设置有共聚绝缘膜的。首先参考SST(硅存储技术)型闪存单元的情况说明非易失性存储元件的结构和制造方法。
图1示出了根据该实施例的非易失性存储元件110的结构的截面图。图1中所示的非易失性存储元件110具有硅衬底112，在所述硅衬底112的表面部分形成有P阱120、设置在P阱120上的浮置栅(FG)101、设置在P阱120上的控制栅(CG)103、以及共聚绝缘膜134或设置在代表浮置栅101和控制栅103的多晶硅层之间的绝缘膜。
P阱120作为非易失性存储元件110的沟道区。浮置栅101和控制栅103中的每一个都由多晶硅膜构成。硅衬底112和浮置栅101由作为栅绝缘膜的氧化硅膜隔离开。控制栅103与共聚绝缘膜134接触，且与浮置栅101相对，同时共聚绝缘膜134设置在控制栅103和浮置栅101之间。浮置栅101设置有边缘部分148，控制栅103在与该边缘部分148相对的位置处设置有凹面，具有对应于边缘部分148的突出部分的几何结构。
共聚绝缘膜134设置为具有氮氧化层，所述氮氧化层是向CVD氧化膜引入氮的结果，以及设置为在与浮置栅101分界面的附近具有变厚的氧化膜，尽管未示出。
在其中形成有P阱120的区域中，在硅衬底112的表面部分中的预定区域中形成源区128和漏区142。在硅衬底112上，形成源极多晶硅膜130以使其与源区128接触。浮置栅101和源极多晶硅膜130被第一HTO膜124和第二HTO膜126隔离开。设置漏电极143以使其与漏区142接触。分别对漏电极143、源极多晶硅膜130和控制栅103的顶部部分进行硅化，由此在其上形成CoSix层146。
在硅衬底112上设置有层间绝缘层147，且在层间绝缘层147上，对位线145进行设置使其与层间绝缘层147接触。漏电极143和位线145通过W插塞144连接。
以下段落将描述如上所述配置的非易失性存储元件110的操作。
(i)擦除
当向源区128和漏区142施加地电位以及向控制栅103施加预定的正电位(约为13至14V)时，浮置栅101中的电子被F-N隧穿现象激发，且迁移至控制栅103。形成于浮置栅101上的陡峭边缘部分148集中了电场，且促进隧穿效应以由此提高擦除效率。这使得浮置栅101中没有被俘获的电子。
(ii)写入
当向漏区142施加预定的正电位(约为1至2V)时，激活了沟道附近中的电子(产生热电子)。然后向控制栅103施加预定的正电位(约为0.1V)，同样向源区128施加预定的电位(约为7至9V)。这使漏区142中产生的电子从漏区142流经沟道区到达源区128。在该过程中，热电子被结合到浮置栅101中。
(iii)读取
向源区128施加地电位，向漏区142施加预定的正电位(约为0.5V)。同样向控制栅103施加预定的正电位(约为2至3V)。读出在漏区142和源区128之间是否存在流动的电流作为数据。
以下段落将描述图1所示的非易失性存储元件110的制造方法。制造非易失性存储元件110的方法包括以下描述的步骤：
步骤101：在半导体衬底(硅衬底112)的表面部分中的沟道形成区上形成浮置栅101；
步骤102：设置绝缘膜(共聚绝缘膜134)与浮置栅101接触；以及
步骤103：设置控制栅103与共聚绝缘膜134接触，以便与至少一部分浮置栅101相对。
用于设置共聚绝缘膜134的步骤102进一步包括：
步骤201：在浮置栅101上形成共聚绝缘膜134；以及
步骤202：在形成共聚绝缘膜134(步骤201)之后，将共聚绝缘膜134暴露到包含含氮的气体和氧的氛围中，以由此同时地对共聚绝缘膜134进行氮化和氧化。
用于形成共聚绝缘膜134的步骤201包括通过减压CVD工艺形成HTO膜。可以在一个减压CVD设备(减压CVD炉)中实现从步骤201至步骤202的所有工艺。这使得能够进一步简化设置共聚绝缘膜134的工艺(步骤102)。
步骤202用于将共聚绝缘膜134暴露在包含含氮的气体和氧的氛围中，以由此同时地对共聚绝缘膜134进行氮化和氧化，步骤202包括在含NO和O2的氛围中加热共聚绝缘膜134。可选地，在含N2O和O2的氛围中加热共聚绝缘膜134的工艺步骤也是可行的。
步骤202用于将共聚绝缘膜134暴露于包含含氮的气体和氧的氛围中，以由此同时地对共聚绝缘膜134进行氮化和氧化，步骤202是使共聚绝缘膜134表面与浮置栅101接触的部分平坦化的步骤。
步骤202用于将共聚绝缘膜134暴露于包含含氮的气体和氧的氛围中，以由此同时地对共聚绝缘膜134进行氮化和氧化，步骤202包括通过氧化共聚绝缘膜134以允许共聚绝缘膜134在其厚度方向上生长。允许共聚绝缘膜134在其厚度方向上生长通常是将共聚绝缘膜134的厚度增加约0.3nm或0.3nm以上并且在3nm或3nm以下的步骤。
以下段落将参考图2A至2C、图3A和3B、图4A至4C以及图5A和5B进一步详述制造非易失性存储元件110的方法。图2A至2C、图3A和3B、图4A至4C以及图5A和5B示出了根据本发明实施例制造非易失性存储元件的工艺步骤的截面图。
首先，在硅衬底112上，顺序地形成氧化硅膜114、FG(浮置栅)多晶硅膜116和氮化硅膜150。随后处理FG多晶硅膜116以得到浮置栅101。接下来，通过公知的光刻和蚀刻技术部分地去除氮化硅膜150和FG多晶硅膜116，以由此形成沟槽(未示出)，并且利用氮化硅膜150作为掩模(图2A)形成隔离元件的STI区(未示出)。
然后去除氮化硅膜150，并且用As离子注入FG多晶硅膜116以由此形成P阱120。然后在硅衬底112上形成另一氮化硅膜118，并且进行图案化以得到预定的几何形状。利用公知的光刻和蚀刻技术，以及通过使用氮化硅膜118作为掩模，部分地去除FG多晶硅膜116。在该工艺中，FG多晶硅膜116的蚀刻区的分界面部分将具有圆形边缘的斜面几何形状(图2B)。在随后的工艺中，这使得能够形成这样的边缘部分148(图1)，该边缘部分具有与上述斜面几何形状相对应的几何形状，并且由此提高了擦除效率。
接下来，生长第一HTO膜124以填充已去除了氮化硅膜118和FG多晶硅膜116的区域，然后回蚀刻(etched back)以部分地暴露出FG多晶硅膜116(图2C)。随后去除暴露出的FG多晶硅膜116和下面的氧化硅膜114，并且生长第二HTO膜126以填充已去除了氧化硅膜114的区域，然后回蚀刻第二HTO膜126以由此部分地暴露出P阱120的表面。然后顺序地注入砷和磷以由此形成N+型源区128(图3A)。
然后在源区128上生长源极多晶硅膜130，进行回蚀刻以去除不需要的部分，并且氧化该源极多晶硅膜130的表面以由此形成保护性氧化膜132(图3B)。
接下来，利用保护性氧化膜132作掩模，通过任一公知的蚀刻技术部分地去除氮化硅膜118、FG多晶硅膜116和氧化硅膜114。由此形成了浮置栅101(步骤101)。然后生长共聚绝缘膜134(步骤102，图4A)。共聚绝缘膜134的生长方法将在随后描述。
随后生长CG多晶硅膜136，进行处理以得到预定的几何形状，并且在CG多晶硅膜136上形成栅多晶硅膜140(图4B)。随后处理CG多晶硅膜136以得到控制栅103。
然后通过任一公知的光刻和蚀刻技术处理栅多晶硅膜140以在晶体管形成区中得到预定的几何形状(图4C)。在非易失性存储元件形成区中，随即蚀刻去除多晶硅膜140和氮化硅膜138的不需要部分。接下来，在非易失性存储元件形成区中，回蚀刻CG多晶硅膜136以形成控制栅103(步骤103)。然后去除共聚绝缘膜134的不需要部分，并且随后将砷注入到硅衬底112中的P阱120中，以由此形成N+型漏区142(图5A)。
接下来，形成漏电极143、CoSix(硅化钴)层146，以及进一步形成层间绝缘层147、W插塞144和位线145，以由此完成非易失性存储元件110(图5B)。
从制造非易失性存储元件110的所有工艺步骤当中，接下来的段落将进一步详述用于设置共聚绝缘膜134的步骤102。在下述的实施例中，设置共聚绝缘膜134的工艺步骤包括HTO膜的形成步骤(步骤201)和HTO膜的退火步骤(步骤202)。
(第一实施例)
如在上文所描述的，在处理浮置栅101之后形成共聚绝缘膜134。在该实施例中，在形成HTO膜之后(步骤201)，通过将HTO膜同时暴露到含氮的气体和氧中，以由此将氮引入HTO膜中并且使它变厚(步骤202)，由此形成共聚绝缘膜134。
通过CVD工艺形成共聚绝缘膜134。更具体地，在LP炉(减压CVD炉)中使用含Si的气体和含氧的气体作为膜形成气体，并且在150Pa或更低的减小的压力和750℃或以上的温度下、更优选地大约800℃至850℃下生长HTO(高温氧化物)膜。HTO膜的厚度可以是任一希望值，通常在8nm至20nm的范围内，并且包含两个端点。SiH4或SiHCl2通常用作含Si的气体。N2O一般用作含氧的气体。
接下来，为了对该膜进行改性，利用NO气体将氮引入HTO膜，并且同时利用氧气体对其在浮置栅101一侧上的分界面进行改性。更具体地，利用耐热型分批型(batch type)扩散炉，在通常的750℃至880℃的退火温度的设置下、在含NO以及氧气(O2)的氛围下对HTO膜进行退火，以由此同时地对HTO膜进行氮化和氧化。作为允许同时进行氮化和氧化的具体退火条件，O2气体与NO气体的流速比一般在0.2倍至10倍的范围内调节，并且包含两个端点。在该工艺中通过氧化加厚HTO膜的数量一般落入0.3nm至3nm的范围内，并且包含两个端点。调节0.3nm或以上的加厚数量能够进一步确保氧化的效果，以及确保更充分的改性。选择加厚数量的上限以便保持浮置栅101的适当的几何形状，其中调节3nm或以下的加厚数量使得能够根据预定的几何形状更稳定地形成浮置栅101。
对于制造SST型闪存单元的情况，必须在不会对沟道杂质或已经形成的源结构造成不利影响的温度范围内选择改性HTO膜的退火温度，以便在使用了常用的耐热型分批扩散炉的情况下，其适当的范围是如以上所描述的，自然选择合适的加厚范围。鉴于保持浮置栅边缘的几何形状，O2气体流速和通过退火加厚的适当范围应当是如上文中所描述的。
对HTO膜退火的氛围压力的上限没有具体的限制，且一般可以设置为700Pa或以上。这能够进一步确切地增加HTO膜的厚度。
接下来将描述该实施例的效果。
在非易失性存储元件110的制造中，在形成共聚绝缘膜134的步骤(步骤201)中，通过CVD工艺形成HTO膜，然后在允许同时对HTO膜进行氧化和氮化(步骤202)的条件下进行退火。通过在允许利用氮化气体和氧化气体同时进行氮化和氧化的条件下进行的CVD工艺而获得的氧化膜进行退火处理会产生以下效果。
即，能够在与浮置栅101的分界面附近增加氮含量，减少共聚绝缘膜134中阱位置的总数，通过允许在面向浮置栅101的分界面一侧上生长氧化膜使该膜变厚，以及减少与浮置栅101的分界面粗糙度以使它平坦化。被改性气体处理之前的大部分HTO膜具有Si悬空键，但与O2接触终结了悬空键，由此改善膜的性质。因此在步骤202中能够使共聚绝缘膜134平坦化，以及同时进行了终结共聚绝缘膜134中的悬空键的膜的改性处理，并减少了阱位置的总数。这种同时的处理提高了增强效应，即非易失性存储元件110具有这样的结构，其具有在浮置栅101和共聚绝缘膜134之间优秀的分界面粘着性以及具有改善了的干扰特性。由此设置的非易失性存储元件110很好地抑制了单元晶体管特性退化，以及具有卓越的耐久性。
以下段落将进一步说明在允许同时对HTO膜进行氧化和氮化的条件下与常规工序相比的HTO膜的退火效果。
图7A和图7B示出了制造该实施例的共聚绝缘膜134的工艺步骤的截面图。如图7A所示，在硅衬底112(未示出)上形成连接(coupling)氧化膜(氧化硅膜114)和浮置栅101。其后，在浮置栅101和硅衬底112上，形成CVD氧化膜149作为HTO膜。此处与浮置栅101和硅衬底112的分界面151处的CVD氧化膜149的表面是粗糙的，且其中具有残留的悬空键。
因此该实施例同时采用NO处理和O2处理。如图7B所示，这允许将氮引入到CVD氧化膜149中，以由此在与浮置栅101和硅衬底112的分界面附近形成氮氧化膜层153。在此氮的浓度优选是1原子％至3原子％，并且包含两个端点。由于O2的引入，所以在与浮置栅101和硅衬底112的分界面处形成了氧化膜层154。这可以减少阱位置和提高分界面处的粘着性，并且这些事件的增强效应会特别地提高非易失性存储元件110的干扰特性。
另一方面，图8A和图8B示出了如本发明概述中所描述的常规工艺步骤的截面图。如图8A所示，在硅衬底(未示出)上形成连接氧化膜(氧化硅膜214)和浮置栅201。其后，在浮置栅201和硅衬底上形成CVD氧化膜249。此处与浮置栅201和硅衬底的分界面251处的CVD氧化膜249的表面是粗糙的，且具有残留于其中的悬空键。
在图8B中，只对CVD氧化膜249进行NO处理。这允许将氮引入到面向与浮置栅201和硅衬底的分界面一侧上的CVD氧化膜249中，以由此形成氮化层253。然而，在该情况下分界面251的表面粗糙度即使在形成氮化层253之后也没有全面地平坦化，并且导致了分界面特性提高不充分的可能性。另外，在SST型非易失性存储元件中导致了另一可能性，即载流子迁移率将由于对用于单元晶体管的氧化膜的分界面进行氮化而被降低，且由此使性能下降。
本发明的发明人还测试了在图8B所示的工艺中采用O2处理仅代替NO处理的制造方法，仅仅发现因为没有形成氮化层因而不能减少阱位置，并且也不能充分地提高干扰特性。
本发明的发明人进一步测试了在图8B所示的工艺之后采用O2处理作为附加工艺的制造方法，也仅仅发现不能使界面251的表面粗糙度充分地平坦化，其中界面251的表面粗糙度是导致较差特性的原因。
与这些相比，如在参考图7A和图7B的上文中所描述的，本实施例同时进行NO处理和O2处理，并且其增强效应能够显示出改善干扰特性的突出效果，超出了单独通过氮化和氧化可获得的水平。
在非易失性存储元件110中，具有形成于其上的陡峭边缘部分148的浮置栅101会使电场集中在该部分中。考虑到提高非易失性存储元件110的擦除效率，因此必须抑制在共聚绝缘膜134和浮置栅101的边缘部分148之间的分界面处产生阱位置。在该实施例中共聚绝缘膜134含有在改性HTO膜期间引入其中的氮，由此会抑制由于氮浓度增加而引起阱位置的产生。这能够抑制在重复写入和擦除期间非易失性存储元件110的特性下降。
该实施例还允许在形成SST型非易失性存储元件的共聚绝缘膜134的工艺中同时对HTO膜进行氮化和氧化，以由此将氮引入到氧化膜中同时使该膜变厚。这能够引入氮用于减少在与浮置栅101的分界面稍远距离位置处的阱，并随后抑制载流子迁移率的下降。因此能够改善单元晶体管所用的氧化膜特性的下降。
要注意的是，参考如下情况说明了在该实施例中的步骤202，其中在含O2和NO的氛围中对HTO膜进行退火，而在该实施例和以后描述的任何其它的实施例中，可在含O2和含氮的气体的氛围中进行HTO膜的退火，并且作为含氮的气体，还允许使用N2O、NH3或N2来代替NO。作为含氮的气体，优选使用含除了氮和氧之外没有任何元素的气体，如NO、N2O或N2。这能够防止任何其它的元素被引入到HTO膜中。例如，使用N2O气体与上文描述的使用NO的情况是相同的处理，且产生相似的效果。
下面的实施例将着重说明与第一实施例中不同的那些方面。
(第二实施例)
在制造图1中所示的非易失性存储元件110的工艺步骤中，除了NO或N2O气体与O2气体相结合之外，可在进一步含N2气体的氛围中对用作共聚绝缘膜134的改性HTO膜进行退火。
在该实施例中，为了调节氧化速率，添加了N2用于稀释。这能够抑制在HTO膜的厚度增加的数量，同时通过退火保持改性的效果。这是因为N2稀释没有大大地改变由于NO气体引入氮的量，但通过稀释抑制了氧化。根据该实施例中的改性方法，因此能够独立且任意地控制由于氧化而引起加厚HTO膜的量。因此可以降低共聚绝缘膜134的分界面的粗糙度，并且可以将绝缘膜134的厚度更精确地控制到所希望的厚度。
(第三实施例)
图6示出了非易失性存储元件110的另一实施例的图。在图6中，在硅衬底112上设置浮置栅FG101，同时在这二者之间放置氧化硅膜114，且与浮置栅FG101相邻地设置源/漏区160。在浮置栅FG101上，设置控制栅CG103，同时在这二者之间放置共聚绝缘膜134。
如图6所示，对于在具有形成于浮置栅FG101上的控制栅CG103的非易失性存储元件110中形成共聚绝缘膜134，还可采用在第一实施例和第二实施例中说明的共聚绝缘膜134的生长方法。
已在参考各实施例的上文中描述了本发明，其中这些实施例仅仅是出于示例性目的，以使得本领域技术人员容易地理解到可以允许各种修改并且这些修改都包括在本发明的范围之内。
例如，上述实施例涉及如下情况，在形成共聚绝缘膜134的工艺中为对HTO膜进行退火而使用了分批型扩散炉，而HTO膜的退火不限于使用这种分批型扩散炉的工艺，而可以使用单晶片设备，例如RTP设备，可以获得相似的处理和效果。
以上描述涉及如下情况，对形成在控制栅103和浮置栅101之间的共聚绝缘膜134应用了改性处理，而还可将其应用到形成在硅衬底112上的氧化硅膜114。
以上描述涉及SST型非易失性半导体存储元件的结构，其中非易失性半导体存储元件的结构不限于SST型，还允许其它类型如NAND型、AND型、NOR型和分离栅型。
[实例]
(实验1)
利用第一实施例中描述的方法制造图1中所示的非易失性存储元件110。
(实验2)
在制造图1中所示的非易失性存储元件110的工艺步骤中，从实验1中所用的条件中改变了用于改性HTO膜的氛围，使其只包含NO，而没有O2，并由此制造了非易失性存储元件。
(实验3)
在制造图1中所示的非易失性存储元件110的工艺步骤中，从实验1中所用的条件中改变了用于改性HTO膜的氛围，以便只包含O2，而没有NO，并由此制造了非易失性存储元件。
(实验4)
在制造图1中所示的非易失性存储元件110的工艺步骤中，由实验1中所用的条件中将用于改性HTO膜的氛围改变为两步工艺，在该两步工艺中包括：在只含NO而不含O2的氛围中进行退火，以及在只含O2但不含NO的氛围中进一步进行退火，并由此制造了非易失性存储元件。
(评价)
对由此获得的非易失性存储元件中非选择单元的干扰特性进行了评估。在面向浮置栅的一侧上，还测量了非易失性存储元件中共聚绝缘膜的表面粗糙度。
首先，图10示出了在非易失性存储元件中非选择单元的干扰特性图。图10的横坐标表示在与用于写入的目标单元相邻的非选择单元(图9)中ON电流(Ion)的变化量(dIon，以μA计)，而纵坐标表示具有各单元的各dIon值的单元的累积频率(％)。在图10中，虚线表示Ion的变化量的标准范围的上界。图10中的空点(о)对应于实验1中制造的非易失性存储元件的特性。然而如现有技术中所描述的，图10中的实点(·)对应于实验2的非易失性存储元件的特性。
从图10中发现，实验2的非易失性存储元件只有大约10至15％的单元满足标准，而实验1的非易失性存储元件110将该值提高到80至95％。如从上文清楚看到的，在允许同时进行氮化和氧化的条件下退火共聚绝缘膜能够防止非选择单元的干扰，以及提高成品率至少五倍以上。
尽管未示于图10中，但实验1的非易失性存储元件110显示出了在成品率方面较之实验3和实验4中所获得的非易失性存储元件有很大提高。可推知，在实验4的非易失性存储元件中，氮被直接引入到了如图8B所示的浮置栅201和CVD氧化膜249之间的分界面中，以由此形成SiN键，从而在已经具有形成于其中的SiN键的分界面处非均匀地抑制了在随后氧化中的氧扩散，并且这会导致形成具有许多氧缺位(oxygen-vacant)晶格点的氧化膜，并且因此，导致了由于存在于分界面处的多个阱所引起的特性不良。
图11是比较地示出实验1和实验2的非易失性存储元件的浮置栅和共聚绝缘膜之间的分界面粗糙度的图。图11的纵坐标用于表示在浮置栅一侧上的共聚绝缘膜表面的粗糙度，其由原子力显微镜(AFM)下观察的表面粗糙度所表示。从图11中发现了，实验2显示出了在共聚绝缘膜和浮置栅之间的分界面处具有较大粗糙度，由此形成了具有多个氧缺位晶格点的氧化膜。相反，实验1显示出了由于氧化与氮化同时出现而引起的HTO膜变厚。还发现，通过如下措施可以改善阱：借助分界面变厚以及去除悬空键而减小表面粗糙度并引入氮。
如在上文中已描述的，实验1的非易失性存储元件110显示出了在含NO和O2的条件下同时对HTO膜进行氮化和氧化的明显的增强效应，这超过了单独通过实验2和实验3可获得的水平。关于实验4还证实了顺序地且分别地进行NO处理和O2处理的显著的优点。更具体地，实验1的非易失性存储元件110通过如下措施改善了阱：借助变厚和去除悬空键而减小表面粗糙度并引入氮。
很显然本发明不局限于上述实施例，在不脱离本发明的保护范围和精神的条件下可进行修改和改变。
Claims (9)
1.一种制造非易失性存储元件的方法，包括：
在半导体衬底表面附近的沟道形成区上设置浮置栅；
设置绝缘膜与所述浮置栅相接触；以及
设置控制栅，使其与所述绝缘膜相接触且使其与所述浮置栅的至少一部分相对；
其中所述设置绝缘膜的步骤进一步包括：
在所述半导体衬底上形成所述绝缘膜；以及
在所述的形成绝缘膜的步骤之后，将所述绝缘膜暴露在包含含氮的气体和氧的氛围中，以由此同时地进行对所述绝缘膜的氮化和氧化处理，并由此获得在所述浮置栅与所述绝缘膜之间的分界面处的氧化膜层和氮氧化膜层。
2.如权利要求1所述的制造非易失性存储元件的方法，
其中所述的将所述绝缘膜暴露在包含含氮的气体和氧的氛围中以由此同时地进行对所述绝缘膜的氮化和氧化处理的步骤包括：在含NO和O2的氛围下加热所述绝缘膜。
3.如权利要求1所述的制造非易失性存储元件的方法，
其中所述的将所述绝缘膜暴露在包含含氮气体和氧的氛围中以由此同时地进行对所述绝缘膜的氮化和氧化处理的步骤包括：在含N2O和O2的氛围下加热所述绝缘膜。
4.如权利要求1所述的制造非易失性存储元件的方法，其中所述的将所述绝缘膜暴露于包含含氮气体和氧的氛围中以由此同时地进行对所述绝缘膜的氮化和氧化处理的步骤，是对所述绝缘膜表面的与所述浮置栅相接触的部分进行平坦化处理。
5.如权利要求1所述的制造非易失性存储元件的方法，其中所述的将所述绝缘膜暴露在包含含氮气体和氧的氛围中以由此同时地进行对所述绝缘膜的氮化和氧化处理的步骤进一步包括：通过氧化所述绝缘膜，允许所述绝缘膜沿所述绝缘膜的厚度方向上生长。
6.如权利要求5所述的制造非易失性存储元件的方法，其中所述的允许所述绝缘膜沿所述绝缘膜厚度方向上生长是使所述绝缘膜变厚0.3nm或0.3nm以上且在3nm或3nm以下。
7.如权利要求1所述的制造非易失性存储元件的方法，其中所述的形成所述绝缘膜的步骤进一步包括：通过减压CVD工艺形成HTO膜。
8.如权利要求2所述的制造非易失性存储元件的方法，其中所述的形成所述绝缘膜的步骤进一步包括：通过减压CVD工艺形成HTO膜。
9.如权利要求3所述的制造非易失性存储元件的方法，其中所述的形成所述绝缘膜的步骤进一步包括：通过减压CVD工艺形成HTO膜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005064628 | 2005-03-08 | ||
| JP2005064628 | 2005-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1832119A CN1832119A (zh) | 2006-09-13 |
| CN100587926C true CN100587926C (zh) | 2010-02-03 |
Family
ID=36971552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610058920A Expired - Fee Related CN100587926C (zh) | 2005-03-08 | 2006-03-08 | 非易失性存储元件的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7776686B2 (zh) |
| CN (1) | CN100587926C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4282692B2 (ja) * | 2006-06-27 | 2009-06-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US8524616B2 (en) * | 2008-11-12 | 2013-09-03 | Microchip Technology Incorporated | Method of nonstoichiometric CVD dielectric film surface passivation for film roughness control |
| CN102347281B (zh) * | 2011-10-28 | 2015-02-25 | 上海华虹宏力半导体制造有限公司 | 分栅闪存单元及其形成方法 |
| US8664729B2 (en) * | 2011-12-14 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for reduced gate resistance finFET |
| US10141321B2 (en) * | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349821A (ja) * | 1993-06-03 | 1994-12-22 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JP3439076B2 (ja) | 1997-07-18 | 2003-08-25 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
| TW423163B (en) * | 1997-07-18 | 2001-02-21 | Sanyo Electric Co | Non volatile semiconductor device and its manufacturing process |
| JP3240999B2 (ja) * | 1998-08-04 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| KR100682190B1 (ko) * | 1999-09-07 | 2007-02-12 | 동경 엘렉트론 주식회사 | 실리콘 산질화물을 포함하는 절연막의 형성 방법 및 장치 |
| US6897514B2 (en) * | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| DE10222083B4 (de) * | 2001-05-18 | 2010-09-23 | Samsung Electronics Co., Ltd., Suwon | Isolationsverfahren für eine Halbleitervorrichtung |
| US20030153149A1 (en) * | 2002-02-08 | 2003-08-14 | Zhong Dong | Floating gate nitridation |
| JP4320167B2 (ja) | 2002-12-12 | 2009-08-26 | 忠弘 大見 | 半導体素子及びシリコン酸化窒化膜の製造方法 |
| JP2004356114A (ja) * | 2003-05-26 | 2004-12-16 | Tadahiro Omi | Ｐチャネルパワーｍｉｓ電界効果トランジスタおよびスイッチング回路 |
| JP2005044844A (ja) | 2003-07-23 | 2005-02-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7388250B2 (en) * | 2004-08-13 | 2008-06-17 | United Microelectronics Corp. | Non-volatile memory cell and manufacturing method thereof |
| US8008214B2 (en) * | 2005-12-16 | 2011-08-30 | Samsung Electronics Co., Ltd. | Method of forming an insulation structure and method of manufacturing a semiconductor device using the same |
-
2006
- 2006-03-07 US US11/368,635 patent/US7776686B2/en not_active Expired - Fee Related
- 2006-03-08 CN CN200610058920A patent/CN100587926C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1832119A (zh) | 2006-09-13 |
| US7776686B2 (en) | 2010-08-17 |
| US20060205155A1 (en) | 2006-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW561513B (en) | Semiconductor device and method of manufacturing the same | |
| US6723625B2 (en) | Semiconductor device having thin electrode laye adjacent gate insulator and method of manufacture | |
| JP4980931B2 (ja) | 不揮発性ナノ結晶メモリ及びその方法 | |
| US7060594B2 (en) | Memory device and method of manufacturing including deuterated oxynitride charge trapping structure | |
| KR100998106B1 (ko) | 불휘발성 반도체 기억 장치 | |
| US7151042B2 (en) | Method of improving flash memory performance | |
| CN100587926C (zh) | 非易失性存储元件的制造方法 | |
| US6893920B2 (en) | Method for forming a protective buffer layer for high temperature oxide processing | |
| US6984562B2 (en) | Method for forming dielectric layer between gates in flash memory device | |
| US20060110942A1 (en) | Method of manufacturing flash memory device | |
| CN101494172B (zh) | 半导体装置及其制造方法 | |
| US20080017910A1 (en) | Method of manufacturing flash semiconductor device | |
| JP2008211022A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2002261175A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100546394B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP5089891B2 (ja) | 不揮発性記憶素子の製造方法 | |
| US7132328B2 (en) | Method of manufacturing flash memory device | |
| JP2005243948A (ja) | 不揮発性記憶素子およびその製造方法 | |
| US6207502B1 (en) | Method of using source/drain nitride for periphery field oxide and bit-line oxide | |
| CN109461733B (zh) | 闪存器件的制造方法 | |
| KR20080010514A (ko) | 절연막 구조물의 형성 방법 및 이를 이용한 불 휘발성메모리 소자의 형성 방법 | |
| JP4224000B2 (ja) | 半導体装置の製造方法 | |
| CN117198885A (zh) | 分栅快闪存储器的形成方法 | |
| JPH0745725A (ja) | 不揮発性半導体記憶装置及びその形成方法 | |
| KR19990040753A (ko) | 반도체 소자의 유전체막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CO., LTD. Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100203 Termination date: 20140308 |