CN100570893C - 半导体元件 - Google Patents

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Abstract

本发明提供一种半导体元件，该半导体元件包括一基底；一有源区；一栅极区，位于该有源区上，且该栅极区的顶部具有一栅极电极；一源极/漏极区，形成在该栅极区的相对边，大体分别与该栅极区的边缘及该有源区的边缘对齐；以及一应变诱发层，具有一第一边缘及一第二边缘，大体顺应性地覆盖在该栅极区及该有源区上；其中该栅极区的边缘与该第一边缘间的间距大于约0.4微米；以及其中该有源区与该第二边缘的间距在约60纳米至约400纳米之间。增加沟道区中的载子移动率。改善驱动电流一致性，所增加的工艺步骤可轻易地整合至公知的CMOS工艺中。此外，用来定义拉伸与压缩应变诱发层的掩模不需对已存在的设计数据库作额外的设计。

Description

半导体元件
技术领域
本发明涉及半导体元件，特别涉及应变金属氧化物半导体晶体管(MOStransistors)，其在源极/漏极区与栅极区上具有应变层，以增加沟道区的载子移动率。
背景技术
随着半导体集成电路元件尺寸持续地下降，在较小的电压与栅极尺寸下，维持高驱动电流(drive current)变得更为重要。元件驱动电流与栅极长度、栅极电容、及载子移动率(carrier mobility)关系密切。业界已针对此问题提出不同的革新技术。例如，使用应变硅技术在不缩短沟道长度下提高MOS晶体管的载子移动率。采用高介电常数(High-K)栅极介电材料以增加栅极电容。使用金属栅极电极以增加栅极电容，因而增加元件驱动电流。发展非平面元件结构，例如鳍式场效晶体管(FinFET)以使急遽的沟道长度缩小化。在这些努力中，应变硅技术可有效地增加载子移动率而不需增加太复杂的工艺。
关于应变硅技术，是使MOS晶体管中的硅原子偏离其原本的晶格位置。晶格位置的偏离显著地影响硅的能带结构以加快电子与空穴的流动。一种在MOS晶体管中形成应变的方法是在传统的MOS晶体管的源极/漏极区选择性地形成SiGe(silicon germanium)的外延层。由于SiGe的晶格常数大于硅，因此在两SiGe源极/漏极之间的沟道区处于压应力状态。此元件结构可提高沟道区中的空穴移动率，因此增加PMOS元件的驱动电流。相反地，硅层上可形成无压应力的SiGe层。接着形成MOS晶体管于硅层上。由于硅与SiGe间晶格常数不匹配，硅层处于平面双轴(biaxial，in-plane)拉伸应变。此元件结构具有增进NMOS元件的电子移动率的优点。
应变的施加也可通过形成应变层于MOS晶体管上。应变层通常也称作应变诱发(strain-induced)层、应力层、接触窗蚀刻停止(contact etching stop，CES)层、或CES处理层。在形成CES层时，沉积氮化硅膜于完成的MOS晶体管上以覆盖源极/漏极区、栅极电极、及间隙壁。由于CES层与下方材料层间的晶格间距不匹配，诱发了平面应力(in-plane stress)以匹配晶格间距。通过控制CES层中N-H、Si-H、及Si-N的键结比例及最佳化沉积条件，例如反应室中的功率、温度、及压力，如此所形成的CES层可呈现范围广大的不同薄膜应力(由拉应力至压应力)。沟道区中的平面拉应力已显示可增进电子移动率，因而可增加NMOS元件中的驱动电流，而平行于沟道长度方向的压应力可增进空穴移动率，因而可增进PMOS元件的效能。
图1显示现有技术中形成在基底1上相邻的应变NMOS及应变PMOS元件。基底1中形成有浅沟槽隔离10(shallow trench isolations，STI)以将NMOS元件及PMOS元件彼此隔离。NMOS元件上所形成的拉伸CES层16于沟道区13中引进平面拉应变，因此增进NMOS元件的驱动电流。PMOS元件上所形成的压缩CES层14于沟道区11中引进平面压应变，因此增进PMOS元件的驱动电流。虽然可观察到驱动电流的增进受CES层的参数影响(例如应力的程度、CES层的厚度、CES层的范围)，但先前技术对于这些参数如何影响及用何种方式来影响个别形式的MOS晶体管中的驱动电流却揭示的很少。此情况使现今的CES应变硅技术维持在尝试错误的经验法则阶段，其中对于元件及工艺参数所能作的处理很少而无法最佳化地增进元件的驱动电流。此外，现有技术的CES应变MOS晶体管，驱动电流增强的一致性很低，且难以达到预期的驱动电流增加程度。可能会对于集成电路造成不利的影响，例如(switching threshold)扭曲、噪声容限(noise margin)恶化、元件延迟时间增加、及甚至逻辑崩溃(collapse of logic)。
鉴于这些及其它先前CES应变在增进载子移动率及元件效能上的困难，业界急需一种通过精确地调整先进MOS晶体管中CES层的参数，使驱动电流的增加具有一致性。
发明内容
本发明提供一种半导体元件，包括有源区，位于该有源区上且具有栅极电极于其顶部的栅极区，形成在栅极区的相对边的源极/漏极区，且大体分别与栅极区的边缘及有源区的边缘对齐，以及具有第一边缘及第二边缘的应变诱发层，大体顺应性地覆盖在栅极区及有源区上，其中栅极区的边缘与第一边缘间的间距大约0.4微米，以及其中有源区与第二边缘的间距在约60纳米至约400纳米之间。
本发明另提供一种半导体元件，包括形成于P型有源区中的第一PMOS晶体管，P型有源区具有第一边缘及第二边缘，而第一PMOS晶体管具有第一多晶硅栅极电极覆盖于P型有源区上，且平行于P型有源区的第一边缘，形成于N型有源区中的第一NMOS晶体管，第一NMOS晶体管具有第二多晶硅栅极电极覆盖于N型有源区上，以及具有第一边缘及第二边缘的第一压缩应力层，第一压缩应力层大体顺应性地覆盖于第一栅极电极及P型有源区上，其中第一栅极电极的边缘与第一压缩应力层的第一边缘间的间距大约0.4微米，以及P型有源区的边缘与第一压缩应力层的第二边缘间的间距在约60纳米至约400纳米之间。
本发明还提供一种半导体元件，包括覆盖于P型有源区上且具有多个多晶硅栅极电极于栅极区上的栅极区，形成于栅极区的相对边的源极/漏极区，大体分别与栅极区的边缘及P型有源区的边缘对齐，大体顺应性地覆盖于多晶硅栅极电极及P型有源区上的压缩应力层，且压缩应力层具有第一边缘及第二边缘，包围P型有源区的N阱区，其中多晶硅栅极电极的边缘与压缩应力层的第一边缘间的间距约1倍至约2倍的距离P与距离G中的较大距离，而距离P是多晶硅栅极电极的边缘中与P型有源区的边缘间的最小设计法则距离，距离G是P型有源区中的多晶硅栅极电极间的最小设计法则距离，以及P型有源区与压缩应力层的第二边缘的间距约三分之一倍至约三分之二倍的该距离L与该距离H的总和，而距离L是P型有源区的边缘至N阱区的边缘的最短距离，距离H是N型有源区的边缘与N阱区的边缘的最短距离。
本发明优选实施例的一优点是于CES应变PMOS元件中提供最佳化的驱动电流增加，而不需增加复杂的工艺步骤。此外，所增加的驱动电流具有一致性。
本发明优选实施例的另一优点是所增加的工艺步骤可轻易地整合至公知的CMOS工艺中。此外，用来定义拉伸与压缩应变诱发层的掩模不需对已存在的设计数据库作额外的设计。对于设计及布局工程师而言没有额外的设计法则需考虑。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下。
附图说明
图1显示先前技术中形成在硅基底上的应变NMOS及PMOS元件的剖面图。
图2显示优选实施例中CES应变PMOS晶体管P1的形成。
图3A显示优选实施例中具有CES应变层形成于其上的PMOS晶体管P1的剖面图。
图3B显示图3A中CES应变PMOS晶体管P1的俯视图。
图4A-4B显示用以获得水平距离ENx及垂直距离ENy的最佳化范围的晶片允收测试(WAT)的结果。
图5A-5B显示所形成具有最佳化水平距离ENx及垂直距离ENy的CES应变PMOS元件，且还呈现改善的驱动电流一致性。
图6A-6B显示最佳化水平距离ENx与垂直距离ENy、最小设计法则的尺寸、与一些工艺技术的间距(spacings)之间数量上的关系。
图7显示优选实施例中于CMOS工艺中形成CES层的工艺流程图。
图8A-8H显示对应至如图7所述的工艺步骤的结构剖面图。
图9显示优选实施例中具有旋转方位的CES应变PMOS晶体管。
其中，附图标记说明如下：
1～基底；                 10～浅沟槽隔离；
16～拉伸CES层；           11、13～沟道区；
14～压缩CES层(或应变诱发层)；
P1、N1～晶体管；          2～N阱；
4～栅极介电层；           6～栅极电极；
8～间隙壁；               12～源极/漏极区；
OD～OD区；                ENx、ENx’～水平距离；
ENy、ENy’～垂直距离；    20、22、24、26、28、30～曲线；
P、G、L、H～距离；
P-OD～P型OD区；           N-OD～N型OD区；
12p、12n～源极/漏极区；    6p、6n～栅极区；
S11、S12、S13、S14～步骤；
IDL～层间介电层；
14’～拉伸层；             16’～压缩层。
具体实施方式
本发明将以具有最佳化驱动电流的CES应变NMOS及PMOS元件及其形成方法的特定优选实施例来作描述。也改善所形成MOS元件驱动电流上的一致性。以下将针对本发明优选实施例的工艺步骤作描述。并讨论优选实施例的可能的变化。遍及实施例的各种附图中，相似的标号用以代表相似的元件。
图2显示优选实施例中CES应变PMOS晶体管P1的形成。晶体管P1形成在N阱2中，N阱2则形成在基底1上。在其它实施例中，晶体管P1形成在N型硅基底块材上。在另一实施例中，基底材质是应变半导体、化合物半导体、多层半导体、绝缘层上覆硅、应变绝缘层上覆硅、应变绝缘层上覆硅锗、绝缘层上覆硅锗、绝缘层上覆锗、前述的组合、或前述的相似物，可用以形成晶体管P1于其中。形成浅沟槽隔离10于基底1中以将晶体管P1与相邻的元件隔绝。浅沟槽隔离10优选通过于基底1中蚀刻浅沟槽，并接着以绝缘材料(例如氧化硅)填充浅沟槽而形成。
接着沉积栅极介电层4于基底1的表面。栅极介电层4可优选为氧化硅，可以任何所知的方法来形成，例如热氧化、区域硅氧化(LOCOS)、化学气相沉积等。也可使用氮化硅，因为氮化硅是对于杂质扩散的有效阻障。优选通过硅的热氮化(thermal nitridation)来形成氮化硅。也可使用氮气-氢气通过等离子体阳极氮化(plasma anodic nitridation)来准备。氮化硅层也可通过对氧化硅热氮化来形成。栅极介电层4也可为氧-氮介电层、含氧介电层、含氮介电层、高介电常数材料层、或前述的组合。
接着，形成栅极电极6于栅极介电层4上。栅极电极6优选为多晶硅(polysilicon，或poly)，虽然也可为金属、包含金属的复合结构、半导体、金属氧化物、硅化物、及/或前述的组合。优选的形成方法是使用化学气相沉积。其它实施例可使用非晶硅、可导电的元素金属、可导电的元素金属合金、或前述的组合。通常，栅极电极6与栅极介电层会先被以层状形式沉积，并接着将其图案化以形成栅极。沿着栅极介电层4与栅极电极6的侧壁形成有一组间隙壁8。如此技术领域的技术人员所知，间隙壁8优选先通过毯覆式沉积介电层于整个区域，接着以非等向性蚀刻移除水平表面的介电层而留下间隙壁8。
在优选实施例中，源极/漏极区通过注入P型杂质(例如硼)于N阱2中而形成，其中间隙壁8作为屏蔽，因此源极/漏极区12的边缘大体与间隙壁8对齐。优选也对栅极电极6注入以减小片电阻。在其它实施例中，源极/漏极区12的形成是通过先于源极/漏极区12形成凹陷，接着外延生长具有所需掺杂物(dopant)的硅、硅锗、或碳化硅于凹陷中。此种结构提供压应力于PMOS元件的沟道中，并增进空穴的移动率。在其它实施例中，源极/漏极区12是通过外延生长具有所需掺杂物的硅、硅锗、或碳化硅于基底1的顶表面而形成。优选形成氧化硅膜于无源极/漏极区形成的区域。接下来沉积于氧化硅膜上的外延层便可除去。在源极/漏极区中(即所显露的基底表面)，便可生长外延层。
为了减小栅极电极6与源极/漏极区12的电阻，可选择性地通过硅化工艺于栅极电极6与源极/漏极区的顶部形成硅化层(未显示)。硅化层优选为硅化镍、硅化钴、硅化钛、或其相似物。为了形成硅化层，首先溅镀金属薄层于元件上，例如钴、镍、钛、或其相似物。接着对元件热处理以于所沉积的金属层与其下露出的硅区域形成硅化层。未反应的金属可通过蚀刻工艺而移除。
接着，如图3A所示的剖面图，形成应变诱发层14。虽然此层优选同时是接触窗蚀刻停止层(CES)并于下文中也称为压缩CES层14，此层仍可为任何的应变层或甚至不具有蚀刻停止功能的材料层。如上所述，此层为了增强元件的效能是可诱发应变的。应变(也有时称为应力)的形式及强度是由沉积工艺与所使用的材料来决定。一般而言，假使应变材料具有较其下材料为小的晶格常数时，在平衡之后应变材料会具有内在的压缩应变，而其下材料会具有内在的拉伸应变。相反地，假使应变材料具有较其下材料为大的晶格常数时，在平衡后应变材料会具有内在的拉伸应变，而其下材料会具有内在的压缩应变。
在图3A中，压缩CES层14优选的材质例如是氮化硅、氮氧化物、氧化物、硅锗、或前述的组合，以对PMOS元件的沟道区产生压缩应变。在其它实施例中，应变层的材质可例如是氮化硅、氮氧化物、氧化物、SiC、SiCN、CoSi2(钴硅化物)、NiSi2(镍硅化物)、或前述的组合，以对NMOS元件的沟道区产生拉伸应变。如此技术领域的技术人员所知，应变的形式与大小受压缩CES层14与其下材料间的相对性质影响。
应变也可通过压缩CES层14下方材料的杂质的形式与浓度而调整，包括形成外延层(未显示)于源极/漏极区12中。在一优选实施例中，形成硅锗外延层于源极/漏极区12中，一般会增加材料的晶格常数(因为锗具有较大的原子半径)。此种结构提供压应力于PMOS元件的沟道而增进空穴的移动率。在另一实施例中，形成碳化硅外延层于NMOS元件的源极/漏极区，一般会减小材料的晶格常数(因为碳具有较小的原子半径)。此种结构提供拉应力于NMOS元件的沟道而增进电子的移动率。
在优选实施例中，压缩CES层14包括介电材料。在另一实施例中，压缩CES层14包括半导体、金属、或前述的组合。压缩CES层14也可为单层或复合层。这种材料的一优点(如以下所解释)是这些材料在沉积时具有内在的应力，而会诱发其下的材料产生应变。在优选实施例中，压缩CES层14具有厚度约5纳米至约500纳米。
图3B显示如图3A所示应变PMOS晶体管P1的俯视图。压缩CES层14形成在有源区上，有源区包括源极/漏极区12及沟道区11。有源区定义了MOS晶体管的尺寸，随后将称之为“OD”区。压缩CES层14也可覆盖N阱2区，如图3A所示。虽然压缩CES层14显示为单层，也可形成为具有不同材料层。在优选实施例中，使用称为PILD的掩模来将压缩CES层14图案化。为了阐明叙述，多晶硅栅极电极6边缘与压缩CES层14边缘之间的水平距离随后将称之为ENx。OD区边缘与应变层14(或压缩CES层14)边缘之间的垂直距离随后将称之为ENy。由优选实施例显示每个技术时代中，压缩CES层14具有特定范围的水平距离ENx及垂直距离ENy时，可导致PMOS元件的驱动电流增加最佳化并改善驱动电流的一致性。相较于没有对水平距离ENx及垂直距离ENy作限制的CES应变MOS晶体管。不具有对于CES层尺寸作限制的CES应变PMOS元件将随后称之为基线(baseline)PMOS元件。
在优选实施例中，水平距离ENx及垂直距离ENy的最佳化范围且对应至技术时代的数值是通过对多个CES应变核心(core)晶体管(例如显示于图3B的晶体管)进行晶片允收测试(WAT)而获得。核心晶体管具有一般的MOS晶体管结构，为单一多晶硅栅极形成在OD区上。此处所称的核心晶体管是为了与其它具有复杂结构的MOS晶体管作区别，例如具有多重多晶硅栅极结构，及于OD区具有单一多晶硅栅极与多重虚设多晶硅指状结构的栅极结构。
为了获得某个技术时代的水平距离ENx及垂直距离ENy的最佳化范围，形成多个CES应变PMOS核心晶体管于硅晶片的切割在线。这些晶体管具有特定技术时代所允许的最短沟道长度(有时称作晶体管具有“on rule”沟道长度)及多种数值的沟道宽度。在一实施例中，提供了多个CES应变PMOS核心晶体管，具有沟道长度65纳米及沟道宽度(W)1微米、0.6微米、及0.14微米。这些晶体管还具有约70纳米的固定垂直距离ENy及不同尺寸的水平距离ENx。测量每个晶体管的驱动电流(Idsat)以期获得对应至最大Idsat增加的水平距离ENy。图4A显示晶片允收(WAT)测试的结果。曲线图具有水平距离ENx的数值于水平坐标轴，及Idsat增加率的数值(相对于前述的基线PMOS元件的Idsat增加率)于垂直坐标轴，两坐标轴的尺度都是线性的。曲线20、22、及24显示于基线PMOS元件相对于水平距离ENx的驱动电流增加。曲线20、22、及24分别对应至具有沟道宽度0.6微米、1微米、及0.14微米的晶体管。曲线图显示当水平距离ENx到达0.4微米时，沟道区中的Idsat获得显著的增加。当水平距离ENx增加时，沟道区中的Idsat持续增加。当水平距离ENx到达1.8微米时，具有不同沟道宽度的PMOS晶体管获得最大的Idsat增加。当水平距离继续增加时，Idsat大体维持不变。
接着执行相似的测试以获得垂直距离ENy的最佳化范围。在一实施例中，用以获得垂直距离ENy最佳范围的PMOS晶体管具有约0.5微米的固定水平距离ENx及不同尺寸的垂直距离ENy。图4B显示测量具有不同垂直距离ENy数值的驱动电流的结果。曲线图具有垂直距离ENy的数值于指数尺度的水平坐标轴，及驱动电流(Idsat)增加率的数值(相对于前述的基线PMOS元件的Idsat增加率)于线性尺度的垂直坐标轴。曲线26、28、及30分别对应至图4A中形成曲线20、22、及24的晶体管。曲线图显示当垂直距离ENy到达60纳米时，沟道区中的Idsat获得显著的增加。当垂直距离ENy增加时，沟道区中的Idsat持续增加。当垂直距离ENy到达约200纳米时，驱动电流Idsat达最大值。然而，当垂直距离ENy超过400纳米时，Idsat显著地下降。
图5A-5B显示所形成具有最佳化水平距离ENx及垂直距离ENy的CES应变PMOS元件，且增进的驱动电流还呈现优选的一致性。在图5A中，单一多晶硅栅极电极6的PMOS晶体管P1被形成在OD区上。晶体管P1栅极长度0.14微米与栅极宽度0.4微米。多晶硅至OD区的距离是0.5微米。提供了具有上述的尺寸的第一多个PMOS元件样本。形成具有所需水平长度ENx(约0.7微米)及所需垂直长度ENy(约70纳米)的压缩CES层14于每个PMOS元件样本上，而覆盖OD区。测量每个样本的Idsat并将之标作图5B中的正方形空心点。图5B的垂直轴代表累积比例(cumulative percentage)，用以显示所测量驱动电流Idsat的分布。图5B中的菱形实心点是测量自第二多个现有技术CES应变PMOS元件对照组的Idsat数值，对照组的PMOS元件没有水平距离ENx及垂直距离ENy在尺寸上的限制。可从图5B发现本发明的CES应变PMOS元件实施例的Idsat具有从约480μA/μm至约550μA/μm的Idsat分布，而现有技术的CES应变元件具有从约450μA/μm至约580μA/μm的Idsat分布。Idsat的一致性(超过平均值的标准差商数)增进到约7％至约4％。通过与不同结构的PMOS元件(例如具有多重多晶硅指状结构的PMOS、具有形成在OD区上多重虚设多晶硅指状结构的PMOS、或具有许多种多晶硅间距的上述PMOS结构)作相似的比较，也发现相同的趋势。
图6A-6B显示最佳化水平距离ENx及垂直距离ENy、最小设计法则的尺寸、与一些工艺技术的间距(spacings)之间数量上的关系。这些限制通过相似于前述的晶片允收测试(WAT)而获得，并以如下所述的方式套用至实际工艺中。图6A显示对应至最佳化驱动电流增加及最佳化驱动电流一致性的最佳化水平距离ENx是在距离P或距离G(视距离P或距离G哪个较大)的1倍至2倍的范围，其中距离P是多晶硅栅极电极6至P型OD区P-OD边界的最短距离，而距离G是P型OD区P-OD上多晶硅栅极电极-多晶硅栅极电极的最短间距。图6B显示导致最佳化驱动电流增加及最佳化驱动电流一致性的垂直距离ENy落于距离L与距离H的总和的约三分之一至约三分之二倍的范围内，其中距离L是P型OD区P-OD至N阱2边界的最短距离，而距离H是N型OD区N-OD与N阱2间的最短间距。
CES应变NMOS核心晶体管已使用相似的晶片允收测试(WAT)作测试。在多种结构的多个NMOS晶体管上形成CES层以于沟道区中形成平面拉伸应变。虽然可发现相似的趋势，即水平距离ENx与垂直距离ENy在如上述的一范围内可导致增进的驱动电流增加与改善的驱动电流一致性，但所增进的效应较CES应变PMOS晶体管不显著。
图7显示优选实施例中于CMOS工艺中形成CES层的工艺流程图。图8A-8F显示在图7中所述的工艺步骤完成后的结构的剖面图。为了简化叙述，每个剖面图中仅显示邻接至一NMOS晶体管N1的PMOS晶体管P1。应了解的是施加至晶体管P1的工艺步骤也施加至基底1上的所有PMOS晶体管，而施加至晶体管N1的工艺步骤也施加至基底1上的所有NMOS晶体管。
图8A显示部分的起始基底，其中PMOS晶体管P1与NMOS晶体管N1已通过公知的CMOS工艺形成在半导体基底1中。晶体管P1与晶体管N1分别具有源极/漏极区12p与12n，以与栅极区6p与6n。并使用浅沟槽隔离10来隔离晶体管P1与晶体管N1。
根据图7的步骤STEP11，形成拉伸CES层16于基底上，以期于晶体管N1的沟道区13形成拉伸应变。拉伸CES层16的材质例如是氮化硅、氮氧化物、氧化物、SiC、SiCN、CoSi2(钴硅化物)、NiSi2(镍硅化物)、或前述的组合。在一优选实施例中，拉伸CES层16具有厚度约5纳米至约500纳米。基底在经历步骤S11后的结构显示于图8B中。
在图7的步骤S12，形成掩模NILD并执行光刻工艺以将NMOS晶体管N1上的拉伸CES层16图案化为具有所需水平距离ENx及垂直距离ENy。在形成NILD掩模时，提供NMOS元件所需的水平距离ENx及垂直距离ENy(如前述通过对NMOS核心晶体管进行晶片允收测试而获得)至自动掩模产生工艺中(此技术领域的技术人员也称作逻辑运算工艺)。也输入所述逻辑运算工艺(logical operation process)的是基底上的N型OD区N-OD、P阱区、及多晶硅区的布局(layout)信息，如此技术领域的技术人员所知，布局信息通常包含在由集成电路产品的布局设计者所提供的完成设计数据库中。逻辑运算工艺会首先确认基底上N型OD区N-OD的位置，即形成NMOS元件的位置。逻辑运算工艺会接着确认前述N型OD区N-OD上多晶硅栅极区6n的位置。接着，逻辑运算工艺会形成光刻图案，而使其水平边缘与N型OD区N-OD边缘间的距离是垂直距离ENy，而其垂直边缘至多晶硅栅极区6n边缘的距离是水平距离ENx。其它由逻辑运算工艺执行的运作包括合并两具有重叠边缘的相同应力CES层的图案，及合并两相同应力形式的相邻CES层的图案，当他们边缘间的间距小于预设的距离时。如此技术领域的技术人员所知，在制作掩模时，可使用光学微距校正法(optical proximity correction，OPC)来考虑由光刻系统导入的错误。可使用所知的光刻及蚀刻工艺来将晶体管N1上的拉伸CES层16图案化。所得结果的剖面图及俯视图都显示于图8C中。
接着，如图7所述的步骤S13，形成压缩CES层14于基底上以期于PMOS晶体管P1的沟道区11形成压缩应变。压缩CES层14的材质例如是氮化硅、氮氧化物、氧化物、硅锗、或前述的组合。在一优选实施例中，压缩CES层14的厚度约与拉伸CES层16相同。在其它实施例中，为了平衡晶体管P1及晶体管N1间的驱动电流，压缩CES层14的厚度可大体与拉伸CES层16不同。基底在经历步骤S13后的结构显示于图8D中。
在图7的步骤S14中，形成掩模PILD并执行光刻工艺以将PMOS元件上的压缩CES层14图案化为具有所需的水平距离ENx’及垂直距离ENy’。此时，首先提供对应至能最佳化PMOS效能的所需水平距离ENx’及垂直距离ENy’至逻辑运算工艺，并一起提供基底上P型OD区P-OD、N阱区、及多晶硅区的布局信息。逻辑运算工艺首先会确认基底上P型OD区P-OD的位置，即形成PMOS元件的位置。逻辑运算工艺接着会确认前述P型OD区P-OD上的多晶硅栅极区6p的位置。接着，逻辑运算工艺会形成光刻图案，而使其水平边缘与P型OD区P-OD边缘间的距离是垂直距离ENy’，而其垂直边缘至多晶硅栅极边缘的距离是水平距离ENx’。在形成掩模PILD后，可使用所知的光刻及蚀刻工艺将晶体管P1上的压缩CES层14图案化。其结果的剖面图及俯视图都显示于图8E中。
在于PMOS元件上形成图案化压缩CES层14及于NMOS元件上形成图案化拉伸CES层16后，通过CVD毯覆式沉积氧化硅以形成第一层间介电层ILD，虽然也不排除使用其它已知的形成层间介电层ILD的材料及方法。接着可实施平坦化工艺(例如化学机械研磨)来形成平坦的基底表面，如图8F所示。从此之后，可继续公知的CMOS工艺，例如切出穿过层间介电层ILD的接触窗开口于源极/漏极区12p与12n与栅极区6p与6n等需要形成接点处。
可了解的是在目前的工艺之后，形成在基底1表面的CES层可具有以下的横向结构。在相同导电形式的MOS晶体管之间，相邻的CES层可处于拉伸CES层-层间介电层-拉伸CES层的横向结构或压缩CES层-层间介电层-压缩CES层的横向结构。而在相反导电形式的MOS晶体管之间，相邻的CES层具有压缩CES层-层间介电层-拉伸CES层的横向结构。
在其它实施例中，在于PMOS元件上形成图案化压缩CES层14及于NMOS元件上形成图案化拉伸CES层16后，可形成拉伸层14’或压缩层16’来填充基底1表面上相邻CES层之间的横向空间以平衡压缩CES层14及拉伸CES层16中的应力，而达到相邻NMOS元件与PMOS元件间的所需的驱动电流平衡。
在又一实施例中，通过上述的工艺于半导体基底上形成多个PMOS晶体管及多个NMOS晶体管。每个PMOS晶体管及NMOS晶体管接着分别覆盖了压缩CES层及拉伸CES层，并具有所需的水平距离ENx及垂直距离ENy。在此实施例中，相邻MOS元件间的CES层的横向结构的应力状态可包括拉伸-压缩-拉伸、压缩-拉伸-压缩、拉伸-拉伸-拉伸、压缩-压缩-压缩、拉伸-压缩-压缩、或压缩-拉伸-拉伸。相邻MOS元件间的可能的不同CES层横向结构(包括压缩CES层14、层间介电层IDL、拉伸层14’、压缩层16’、及拉伸CES层16)显示于图8G中。
在另一实施例中，先通过上述逻辑运算工艺形成PILD掩模以将压缩CES层14图案化而最佳化PMOS的效能。接着形成NILD掩模以作为PILD的反相掩模，由此省去形成专用NILD掩模的花费。在显示于图7的工艺完成之后，CES层如图8H所示覆盖整个基底。此种CES层结构给予NMOS元件效能上很小的负面冲击，因为如上所述NMOS元件对于形成于其上具有水平距离ENx及垂直距离ENy的拉伸CES层16的影响较不明显。替代地，所形成的CES层可减缓上述实施例所造成可靠度上的疑虑，例如相邻CES层边缘间的孔洞或随后工艺期间所造成的薄膜边缘剥落。
又另一实施例中，通过逻辑运算工艺形成单一PILD掩模以将压缩CES层14图案化以最佳化PMOS元件的效能。于负型光致抗蚀剂使用相同的掩模第二次以将拉伸CES层16图案化。不需形成NILD掩模，因而更进一步减少形成掩模的花费。
此技术领域的技术人员当可了解本发明优选实施例增强了元件的效能，且不需增加复杂的工艺步骤。而且，所增加的工艺步骤可轻易地整合至公知的CMOS工艺中。此外，NILD掩模及PILD掩模的形成不需要对已存在的设计数据库作额外的加工或改变。对应至某个技术时代的最佳化水平距离ENx及垂直距离ENy可使用相同技术而应用至所有的设计。对于设计及布局工程师而言没有额外的设计法则需考虑。
虽然本发明实施例及其优点已详细叙述，应了解的是可在不脱离本发明的精神(如权利要求书所定义)下作多种的改变、替代、及修改。例如图9所示，CES应变PMOS晶体管P1可旋转偏离先前实施例的方位，而使多晶硅栅极电极6、P型OD区P-OD、及压缩CES层14的相对边缘不与水平方向及垂直方向对齐。在此状况中，水平距离ENx是P型OD区P-OD边缘与压缩CES层14间的最短距离。另外，此技术领域的技术人员可轻易了解形成优选实施例的材料、工艺步骤、或工艺参数可在不脱离本发明精神下作改变。
虽然本发明已以多个优选实施例揭示如上，然而其并非用以限定本发明，任何所属技术领域中具有通常知识的人员，在不脱离本发明的精神和范围内，当可作任意的变动与润饰。因此本发明的保护范围应当视后附的权利要求书为准。

Claims (10)

1.一种半导体元件，包括：
一基底；
一有源区；
一栅极区，位于该有源区上，且该栅极区的顶部具有一栅极电极；
一源极/漏极区，形成在该栅极区的相对边，大体分别与该栅极区的边缘及该有源区的边缘对齐；以及
一应变诱发层，具有一第一边缘及一第二边缘，大体顺应性地覆盖在该栅极区及该有源区上；
其中该半导体元件是一PMOS晶体管；
其中该栅极区的边缘与该第一边缘间的间距大于0.4微米；以及
其中该有源区与该第二边缘的间距在60纳米至400纳米之间。
2.如权利要求1所述的半导体元件，其特征是该应变诱发层是一压缩应力层。
3.如权利要求1所述的半导体元件，其特征是该应变诱发层具有一多层结构。
4.一种半导体元件，包括：
一第一PMOS晶体管，形成于一P型有源区中，该P型有源区具有一第一边缘及一第二边缘，该第一PMOS晶体管具有一第一多晶硅栅极电极覆盖于该P型有源区上且平行于该P型有源区的该第一边缘；
一第一NMOS晶体管，形成于一N型有源区中，该第一NMOS晶体管具有一第二多晶硅栅极电极覆盖于该N型有源区上；以及
一第一压缩应力层，具有一第一边缘及一第二边缘，该第一压缩应力层大体顺应性地覆盖于该第一栅极电极及该P型有源区上；
其中该第一栅极电极的边缘与该第一压缩应力层的该第一边缘间的间距大于0.4微米；以及
其中该P型有源区的边缘与该第一压缩应力层的该第二边缘间的间距在60纳米至400纳米之间。
5.如权利要求4所述的半导体元件，其特征是该第一NMOS晶体管还包括一第一拉伸应力层，该第一拉伸应力层大体顺应性地覆盖在该第二栅极电极及该N型有源区上。
6.如权利要求5所述的半导体元件，其特征是该第一拉伸应力层与该第一压缩应力层间的横向空间填充了一层间介电层，该层间介电层具有拉伸应力的介电层或具有压缩应力的介电层。
7.如权利要求5所述的半导体元件，还包括一第二PMOS晶体管及一第二NMOS晶体管，分别被一第二压缩应力层及一第二拉伸应力层所覆盖。
8.如权利要求5所述的半导体元件，其特征是该第一拉伸应力层的厚度不同于该第一压缩应力层。
9.一种半导体元件，包括：
一栅极区，覆盖于P型有源区上且具有多个多晶硅栅极电极于该栅极区上；
一源极/漏极区，形成于该栅极区的相对边，大体分别与该栅极区的边缘及该P型有源区的边缘对齐；
一压缩应力层，大体顺应性地覆盖于这些多晶硅栅极电极及该P型有源区上，且该压缩应力层具有一第一边缘及一第二边缘；
一N阱区，包围该P型有源区；
一距离P，该距离P是这些多晶硅栅极电极的边缘中与该P型有源区的边缘间的最小设计法则距离；
一距离G，该距离G是该P型有源区中的这些多晶硅栅极电极间的最小设计法则距离；
一距离L，该距离L是该P型有源区的边缘至该N阱区的边缘的最短距离；以及
一距离H，该距离H是N型有源区的边缘与该N阱区的边缘的最短距离；
其中该多晶硅栅极电极的边缘与该压缩应力层的该第一边缘间的间距是1倍至2倍的该距离P与该距离G中的较大距离；以及
其中该P型有源区与该压缩应力层的该第二边缘的间距是该距离L与该距离H的总和的三分之一至三分之二。
10.如权利要求9所述的半导体元件，其特征是该PMOS晶体管具有一旋转的方位，以致于该多晶硅栅极电极的相对边缘不与垂直方向及水平方向对齐。
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