CN100542375C - 布线电路基板、布线电路基板的制造方法和电路模块 - Google Patents

布线电路基板、布线电路基板的制造方法和电路模块 Download PDF

Info

Publication number
CN100542375C
CN100542375C CNB2004100318947A CN200410031894A CN100542375C CN 100542375 C CN100542375 C CN 100542375C CN B2004100318947 A CNB2004100318947 A CN B2004100318947A CN 200410031894 A CN200410031894 A CN 200410031894A CN 100542375 C CN100542375 C CN 100542375C
Authority
CN
China
Prior art keywords
circuit board
projection
wired circuit
mentioned
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100318947A
Other languages
English (en)
Other versions
CN1571621A (zh
Inventor
饭岛朝雄
远藤仁誉
池永和夫
大平洋
三成尚人
加藤贵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tessera Inc
Original Assignee
Tessera Interconnect Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2003289319A external-priority patent/JP2005045191A/ja
Priority claimed from JP2003307897A external-priority patent/JP2004343030A/ja
Application filed by Tessera Interconnect Materials Inc filed Critical Tessera Interconnect Materials Inc
Publication of CN1571621A publication Critical patent/CN1571621A/zh
Application granted granted Critical
Publication of CN100542375C publication Critical patent/CN100542375C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0129—Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/361—Assembling flexible printed circuits with other printed circuits
    • H05K3/363—Assembling flexible printed circuits with other printed circuits by soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4632—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating thermoplastic or uncured resin sheets comprising printed circuits without added adhesive materials between the sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H05K3/4655—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern by using a laminate characterized by the insulating layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
    • Y10T29/4921—Contact or terminal manufacturing by assembling plural parts with bonding
    • Y10T29/49211—Contact or terminal manufacturing by assembling plural parts with bonding of fused material
    • Y10T29/49213—Metal

Abstract

本发明的布线电路基板的目的在于：削减连接布线电路基板和印刷电路基板的工序，谋求降低布线电路基板的价格。布线电路基板(2)由绝缘膜(4)、凸起(6)、蚀刻阻挡层(8)、布线层(10)构成。凸起(6)由铜构成，形成为贯穿绝缘膜(4)。凸起(6)的顶面从绝缘膜(4)露出，形成为位于与绝缘膜(4)的表面同一平面上。蚀刻阻挡层(8)由镍构成，形成在凸起(6)的底面。凸起(6)经由蚀刻阻挡层(8)与布线层(10)连接。焊球(12)形成在凸起(6)的顶面上。印刷电路基板(14)是不易弯曲的基板，与布线电路基板(2)连接。布线层(16)和凸起(6)经由焊球(12)连接，布线电路基板(2)安装在印刷电路基板(14)上。

Description

布线电路基板、布线电路基板的制造方法和电路模块
技术领域
本发明涉及例如用来安装IC、LSI等电子设备的布线电路基板。特别涉及能够进行高密度安装的布线电路基板、该布线电路基板的制造方法以及具备该布线电路基板的电路模块。
背景技术
近年来的半导体制造技术的进步非常引人注目，由于掩模处理技术和蚀刻技术等细微图形形成技术的飞越进步，实现了半导体元件的细微化。所以，为了使布线基板高集成化，必须使布线基板多层化，并且以高可靠性细微地形成上下布线膜之间的连接。
申请人作为多层布线电路基板的制造技术，开发出了通过从一个表面侧通过干式蚀刻来蚀刻铜箔等金属膜，来形成纵截面形状大致为梯形的凸起，并将该凸起作为层间膜导体部件的布线电路基板。并且开发出了通过适当地加工该布线电路基板，来制作多层布线电路基板的技术。
现在，通过图13A～图13I所示的方法，实现经由焊球连接这样的布线电路基板的凸起和其他印刷电路基板的布线层的方法。在此，参照图13A～图13I，说明现有技术中的布线电路基板的制造工序以及与其他印刷电路基板的连接方法。图13A～图13I是以工序顺序展示现有的布线电路基板的制造方法的基板的截面图。
如图13A所示，说明了多层金属板20。该多层金属板20由以下部分构成：由厚度约为12～30[μm]的铜箔构成的布线层形成用金属层20c；层叠在其上的、由厚度约为0.5～2.0[μm]的Ni(镍)构成的蚀刻阻挡层20b；再层叠在其上的、由厚度约为80～150[μm]的铜箔构成的凸起形成用金属层20a。
接着，在凸起形成用金属层20a上涂抹抗蚀剂。然后，使用形成了多个圆形图形的曝光掩模进行曝光，并接着进行显影，从而如图13B所示形成抗蚀掩模5。
接着，如图13C所示，将抗蚀掩模5作为掩模，通过蚀刻凸起形成用金属层20a进行图形形成，形成导通上下布线层间的层间膜导通部件的凸起6。该凸起6为圆锥形状。
更详细地说明该凸起6的形状。抗蚀掩模5由于具有圆形图形，所以凸起6的横截面形状为圆形。另外，由于进行基于湿式蚀刻的蚀刻，所以凸起形成用金属层20a各向同性地被蚀刻。因而，抗蚀掩模5的下面也进入了蚀刻溶液，与纵方向同时地横方向也进行蚀刻(边沿蚀刻)。其结果是凸起6的纵截面形状几乎成为梯形。另外，在该蚀刻中，蚀刻阻挡层20b防止了在凸起形成用金属层20a的蚀刻时布线层形成用金属层20c被蚀刻。
所以，如图13D所示，在剥离抗蚀掩模5后，如图13E所示，将凸起6作为掩模，蚀刻并除去蚀刻阻挡层20b。这时，在凸起6和布线层形成用金属层20c之间隔着蚀刻阻挡层20b。
接着，如图13F所示，从凸起6的上面嵌入由树脂等薄膜构成的绝缘膜4。然后，通过选择地蚀刻形成在凸起6上面的绝缘膜4，形成开口孔12a。或者，通过向形成在凸起6上面的绝缘层4照射激光，形成开口孔12a。
然后，通过电镀法在绝缘膜4上形成由铜、镍、金等构成的多层结构的金属层。然后，通过选择地蚀刻该金属层，如图13C所示，在开口孔12a形成焊球基底层12b。进而，如图13H所示，通过选择地蚀刻布线层形成用金属层20c，形成布线层10。然后，在焊球基底层12b上形成焊球12。
然后，将LSI等半导体芯片(未图示)的各电极连接到各布线层10，将半导体芯片安装到布线电路基板上。
在现有技术中，在布线电路基板上形成了绝缘膜4后，到形成焊球12为止所需要的工序数很多，有制造成本高的问题。根据现有技术，要进行以下很多的工序：在形成了绝缘层4后，通过选择地进行蚀刻来形成开口孔12a。接着，通过电镀法形成多层的焊球基底层12b。接着，选择地进行蚀刻形成图形，使得与各凸起6连接的焊球基底层12b独立。然后，形成焊球12。
发明内容
本发明就是解决上述问题的发明，其目的是减少连接将凸起作为层间连接部件的布线电路基板和其他印刷电路基板的步骤，其结果是谋求降低布线电路基板的成本。
另外，由于绝缘膜4使用由树脂等构成的固体状的薄膜，所以凸起6和绝缘膜树脂之间不进行处理就不会充分接合，必须通过热压层叠绝缘膜4。所以，需要热压用的装置，另外，由于必须花费时间进行热压，所以有布线电路基板的生产效率低的问题。
另一方面，有以下方法：不经由焊球12，在绝缘层4上层叠别的布线层形成用金属层，在凸起6的顶面上形成布线层。在该情况下，在绝缘层4上层叠布线形成用金属层，通过加压而压平凸起6，将布线形成用金属层压接在绝缘膜4上，将凸起6和布线形成用金属层连接起来。然后，通过蚀刻该布线形成用金属层形成图形，在凸起6的顶面上形成别的布线层。
在这样的方法中，例如在要制造压接后的绝缘膜4的厚度(凸起6的高度)约为50[μm]的布线电路基板的情况下，由于压平凸起6压接布线膜形成用金属层，所以必须预先形成高约为100[μm]的凸起6。但是，如果通过湿式蚀刻形成例如高约为100[μm]的凸起6，则也有边沿蚀刻的影响，有必要使相邻的凸起6间的距离为约300～350[μm]。不可能形成细微的图形，不能制作高集成化的布线电路基板。进而，不能制作利用了布线电路基板的高集成化的多层布线基板。
本发明还是解决上述问题的发明，提供以下的布线电路基板的制造方法：通过使用液体状的绝缘材料，在形成绝缘膜时不需要热压工序，能够提高生产效率。另外，提供以下的高集成化的布线电路基板的制造方法：在凸起的顶面形成布线层时，通过不必须进行压接布线层形成用金属层而压平凸起的工序，而不必须制作具有必要以上的高度的凸起。进而，还通过层叠本发明的布线电路基板，提供高集成化的多层布线基板。
第1发明是布线电路基板，其特征在于：在布线层的表面上，直接或者经由蚀刻阻挡层地形成多个蚀刻的凸起，在上述布线层的形成了凸起的面上，在没有形成上述凸起的部分形成绝缘膜，在上述凸起的顶面上，直接或者经由其他的布线层地形成焊球，所述焊球露出在所述布线电路基板的外表面上。
另外，并不必须在布线层和凸起之间设置蚀刻阻挡层。这是因为通过从一个面选择地对凸起形成用金属层进行半蚀刻(比金属层的厚度适当地浅的蚀刻)，也能够形成凸起。在该情况下，不需要蚀刻阻挡层。这也适合于其他发明的布线电路基板。
第2发明是在第1发明的布线电路基板中，其特征在于：上述布线层、上述其他布线层以及上述凸起由铜构成。
第3发明是在第1或第2发明的布线电路基板中，其特征在于：在上述绝缘膜上具有形成了多个上述凸起的凸起形成区域、没有形成上述凸起的可弯曲的凸起非形成区域，上述凸起非形成区域是可以弯曲的，或者至少一部分弯曲。
第4发明是在第1到第3发明的布线电路基板中，其特征在于：上述凸起的顶面形成为凹球面，在上述凸起的顶面上直接形成焊球。
第5发明是电路模块，其特征在于：由以下部分构成：可弯曲的布线电路基板，所述布线电路基板具有：在布线层的表面上，直接或者经由蚀刻阻挡层地形成的多个蚀刻的凸起，在上述布线层的形成了凸起的面上，在没有形成上述凸起的部分形成的绝缘膜，在上述凸起的顶面上，直接或者经由其他的布线层地形成的焊球，所述焊球露出在所述布线电路基板的外表面上；在不易弯曲的绝缘基板的至少一个表面上形成与上述布线层连接的布线层的不易弯曲的布线电路基板，其中上述可弯曲的布线电路基板的布线层的至少一部分和上述不易弯曲的布线电路基板的布线层的至少一部分经由上述焊球连接。
第6发明是电路模块，其特征在于：由以下部分构成：可弯曲的布线电路基板，所述布线电路基板具有：在布线层的表面上，直接或者经由蚀刻阻挡层地形成的多个蚀刻的凸起，在上述布线层的形成了凸起的面上，在没有形成上述凸起的部分形成的绝缘膜，在上述凸起的顶面上，直接或者经由其他的布线层地形成的焊球，所述焊球露出在所述布线电路基板的外表面上；在可弯曲的绝缘基板的至少一个表面上形成与上述布线层连接的布线层的其他的可弯曲的布线电路基板，其中上述可弯曲的布线电路基板的布线层的至少一部分和上述其他的可弯曲的布线电路基板的布线层的至少一部分经由上述焊球连接。
第7发明是在第5或第6发明的电路模块中，其特征在于：上述凸起的顶面形成为凹球面，在上述凸起的顶面上直接形成焊球。
第8发明是布线电路基板的制造方法，其特征在于：制备在金属层的表面上直接或者经由蚀刻阻挡层地形成凸起的基板，在上述金属层的形成了凸起的面上，在没有形成上述凸起的部分形成比上述凸起厚的绝缘膜，到露出上述凸起的顶面为止研磨上述绝缘膜，在上述凸起的顶面上形成焊球。
第9发明是布线电路基板的制造方法，其特征在于：制备在金属层的表面上直接或者经由蚀刻阻挡层地形成蚀刻的凸起的基板，在上述金属层的形成了凸起的面上，在没有形成上述凸起的部分形成比上述凸起厚的绝缘膜，到露出上述凸起的顶面为止研磨上述绝缘膜，在上述基板的绝缘膜的表面上形成其他的金属层，通过选择地蚀刻上述其他的金属层来形成布线层，在上述凸起的顶面上直接或经由与上述凸起连接的上述布线层地形成焊球，所述焊球露出在所述布线电路基板的外表面上。
第10发明是在第8或第9发明的布线电路基板的制造方法中，其特征在于：具有以下工序：在形成上述绝缘膜之前，通过从上进行加压而压平上述凸起，加大其顶面的直径。
第11发明是在第8到第10发明的布线电路基板的制造方法中，其特征在于：具有以下工序：在到露出上述凸起的顶面为止研磨了上述绝缘膜后，在上述凸起的顶面上形成上述焊球之前，通过蚀刻使上述凸起的顶面成为凹球面。
根据第1发明，由于在凸起的顶面上，直接或者经由布线层地形成焊球，所以不需要麻烦地形成作为焊球的基底的焊球基底膜。其结果是能够减少制造布线电路基板所必需的制造工序数。
根据第2发明，由于布线层以及凸起由电阻率小的铜构成，所以能够降低寄生电阻。
根据第3发明，由于在绝缘膜上设置形成了多个凸起的凸起形成区域、没有形成凸起的凸起非形成区域，一部分弯曲地使用，所以能够立体地配置和使用LSI等半导体芯片。其结果是能够在有限的空间内高密度地配置许多芯片。
根据第4发明，由于凸起的顶面形成为凹球面状，在其顶面上直接形成焊球，所以能够使连接面积更大，使连接强度更强。其结果是能够提高布线电路基板的可靠性，延长寿命。
根据第5发明，由于将可弯曲的布线电路基板、不易弯曲的布线电路基板连接起来而构成，所以能够通过可弯曲的布线电路基板引出电极。
根据第6发明，由于将可弯曲的布线电路基板、不易弯曲的布线电路基板连接起来而构成，所以能够提供将可弯曲的布线电路基板之间作成一体的电路模块。
根据第7发明，由于凸起的顶面形成为凹球面状，在其顶面上直接形成焊球，所以能够使连接面积更大，使连接强度更强。因而能够提高电路模块的可靠性，延长寿命。
根据第8发明，由于在凸起的顶面上，直接或者经由布线层地形成焊球，所以不需要麻烦地形成作为焊球的基底的焊球基底膜。其结果是能够减少制造布线电路基板所必需的制造工序数，能够降低布线电路基板的价格。
根据第9发明，能够制造绝缘膜的两面都具有布线层的布线电路基板。
根据第10发明，由于在形成绝缘膜之前，通过从上进行加压而压平上述凸起，来加大其顶面的直径，所以能够容易并且充分地增强焊球和各凸起的粘接强度。
根据第11发明，由于在凸起的顶面上形成焊球之前，通过蚀刻使上述凸起的顶面成为凹球面，所以能够加大焊球和顶面的连接面积，增强连接强度。因而，能够更加提高布线电路基板的可靠性，延长寿命。
附图说明
图1是实施例1相关的布线电路基板的截面图。
图2A～图2F是以工序顺序展示实施例1相关的布线电路基板的制造方法的基板的截面图。
图3A～图3B是展示向布线电路基板安装半导体芯片的例子的基板的截面图。
图4是实施例2相关的布线电路基板的截面图。
图5A～图5C是以工序顺序展示实施例2相关的布线电路基板的制造方法的基板的截面图。
图6A～图6E是以工序顺序展示实施例3相关的布线电路基板的制造方法的基板的截面图。
图7是实施例4相关的布线电路基板的截面图。
图8A～图8D是以工序顺序展示实施例4相关的布线电路基板的制造方法的基板的截面图。
图9是实施例4相关的布线电路基板的截面图。
图10A～图10C是实施例5相关的电路模块的截面图。
图11是实施例6相关的电路模块的截面图。
图12是实施例7相关的电路模块的截面图。
图13A～图13I是以工序顺序展示现有技术相关的布线电路基板的制造方法的基板的截面图。
图14A～图14G是以工序顺序展示实施例8相关的布线电路基板的制造方法的基板的截面图。
图15A～图15E是以工序顺序展示实施例8相关的布线电路基板的制造方法的基板的截面图。
图16A～图16F是以工序顺序展示实施例9相关的布线电路基板的制造方法的基板的截面图。
图17A～图17F是以工序顺序展示实施例9相关的布线电路基板的制造方法的基板的截面图。
图18A～图18E是以工序顺序展示实施例10相关的布线电路基板的制造方法的基板的截面图。
图19A～图19E是以工序顺序展示实施例10相关的布线电路基板的制造方法的基板的截面图。
图20A～图20D是以工序顺序展示实施例11相关的布线电路基板的制造方法的基板的截面图。
图21A～图21D是以工序顺序展示实施例12相关的布线电路基板的制造方法的基板的截面图。
图22A～图22C是以工序顺序展示实施例13相关的布线电路基板的制造方法的基板的截面图。
图23A～图23D是以工序顺序展示实施例14相关的布线电路基板的制造方法的基板的截面图。
图24A～图24F是以工序顺序展示实施例15相关的布线电路基板的制造方法的基板的截面图。
图25A～图25E是以工序顺序展示实施例15相关的布线电路基板的制造方法的基板的截面图。
图26A～图26C是以工序顺序展示实施例16相关的布线电路基板的制造方法的基板的截面图。
图27A～图27B是以工序顺序展示实施例17相关的布线电路基板的制造方法的基板的截面图。
图28A～图28D是以工序顺序展示实施例18相关的布线电路基板的制造方法的基板的截面图。
图29A～图29E是以工序顺序展示实施例18相关的布线电路基板的制造方法的基板的截面图。
图30A～图30E是以工序顺序展示实施例19相关的布线电路基板的制造方法的基板的截面图。
图31A～图31F是以工序顺序展示实施例19相关的布线电路基板的制造方法的基板的截面图。
图32A～图32E是以工序顺序展示实施例20相关的布线电路基板的制造方法的基板的截面图。
图33A～图33F是以工序顺序展示实施例20相关的布线电路基板的制造方法的基板的截面图。
具体实施方式
本发明基本是作为用于电路模块等的布线电路基板，提供在布线层的表面部分直接或经由蚀刻阻挡层形成多个凸起，在该布线层的没有形成凸起的部分形成绝缘膜，在凸起的顶面上，直接或经由使绝缘膜表面与凸起连接地形成的布线层地形成焊球的布线电路基板。这是为了导电性和机械强度的优越。另外，用铜形成凸起，并作为层间连接部件而使用的技术是本申请人已经确立的技术。
本发明的布线电路基板的一个适合的实施例是：在布线电路基板上设置形成了凸起的凸起形成区域、没有形成凸起的凸起非形成区域，将凸起非形成区域设计为可弯曲的区域，将凸起形成区域设计为不易弯曲的区域。另外，另一个适合的实施例是：在形成绝缘膜前从上压平凸起的顶面，来增加该顶面的面积。如果增加了该顶面的面积，则能够增加凸起和焊球的面积，增强连接强度，提高可靠性。
另外，例如通过蚀刻在凹球面上形成凸起的顶面，直接在其顶面形成焊球的情况也是良好的实施例。这是因为由于增大凸起和焊球的连接面积，并将焊球形成在基板上，所以能够进一步增强连接强度。其结果是，能够进一步提高布线电路基板的可靠性，延长寿命。
另外，在凹球面上形成凸起的顶面，能够适用于在凸起的顶面直接形成焊球的所有实施例。
[实施例1]
如图1所示，实施例1相关的布线电路基板2由绝缘膜4、凸起6、蚀刻阻挡层8、布线层10构成。绝缘膜4由聚酰亚胺树脂构成。凸起6由铜构成，形成为贯穿绝缘膜4。另外，凸起6为圆锥形状。更详细地说明，凸起6的横截面形状为圆形，纵截面大致为梯形。另外，凸起6的纵截面的梯形状在说明上比较方便，其斜边也有曲线状的情况。另外，纵截面形状也可以是大致矩形状，凸起6的形状在大致为圆锥形状以外，也可以大致为圆柱形状。即使在这样的情况下，斜边也有曲线状的情况。另外，各凸起6的顶面从绝缘膜4露出，形成为位于与绝缘膜4的表面同一平面上。
蚀刻阻挡层8由Ni(镍)构成，形成在凸起6的底面。布线层10由铜构成。各凸起6经由蚀刻阻挡层8与布线层10连接。另外，布线层10也可以在铜的表面覆盖金、银、铑、锡、铬或铝等。另外，未图示的，半导体芯片的电极或具有焊球的IC(倒装片)直接或经由焊接引线与布线层10连接。对于该连接形式，以后参照图3进行说明。
焊球12形成在各凸起6的顶面。印刷电路基板14是不易弯曲的基板，与布线电路基板2连接。布线层16形成在印刷电路基板14的表面。
各布线层16和各凸起6经由焊球12连接，从而将布线电路基板2安装在印刷电路基板14上。这样，制作由布线电路基板2和印刷电路基板14构成的电路模块。相对于布线电路基板2是薄的可弯曲的基板，印刷电路基板14是不易弯曲的，因而该电路模块安装了不易弯曲的印刷电路基板14和可弯曲的布线电路基板2。所以，能够得到例如从布线电路基板2电导出不易弯曲的印刷电路基板14的电极或端子等的电路模块。
根据本实施例相关的布线电路基板2，由于在从绝缘膜4的表面露出的各凸起6的顶面上直接形成焊球12，所以不必麻烦地形成作为焊球的基底的焊球基底膜。其结果是，与现有技术相比，能够削减制造布线电路基板2所必需的制造工序数。
接着，参照图2A～图2H，说明实施例1相关的布线电路基板的制造工序。图2A～图2H是展示实施例1相关的布线电路基板的制造方法的基板截面图。
如图2A所示，准备多层金属板20。该多层金属板20由以下部分构成：层叠在厚度为12～30μm的由铜构成的布线层形成用金属层20c上的、厚度为0.5～2.0μm的由Ni构成的蚀刻阻挡层20b；再层叠在其上的、厚度为20～80μm的由铜构成的凸起形成用金属层20a。
接着，向凸起形成用金属层20a上涂抹抗蚀剂，使用形成有多个圆形图形的曝光掩模进行曝光和显影，形成抗蚀剂掩模(未图示)。如图2B所示，将该抗蚀剂掩模作为掩模蚀刻凸起形成用金属层20a，从而形成凸起6。
接着，如图2C所示，将凸起6作为掩模，通过蚀刻蚀刻阻挡层20b进行除去，制作具有凸起的基板21。这时，在凸起6和布线层形成用金属层20c之间隔着蚀刻阻挡层8。
然后，如图2D所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的由聚酰亚胺或环氧树脂构成的绝缘材料。
在本实施例中，使绝缘材料的高度稍微比凸起6的高度高地涂抹绝缘材料。然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。在聚酰亚胺的情况下，逐渐提高温度，最终在400℃下进行烘干处理，从而进行亚胺化。在环氧树脂的情况下，也逐渐提高温度，最终在180℃下进行烘干处理。另外，在图2D中，展示了通过烘干处理形成的绝缘膜4。
接着，如图2E所示，到至少完全露出各凸起6的顶面为止，研磨绝缘膜4的表面部分，制作布线电路基板22。通过这样地进行研磨，使绝缘膜4的膜厚度和凸起6的高度相等。在此，可以完全露出凸起6的顶面，也可以在露出后继续进一步研磨绝缘膜4。
另外，除了聚酰亚胺或环氧树脂，绝缘材料也可以使用热可塑性树脂。该热可塑性树脂使用液晶聚合物、PEEK、PES、PPS或PET等，通过T模具法来成形。该T模具法是以下这样的方法：压出机将热熔化了的树脂压出，从前端的T模具开始涂抹，直接将成为了流动体状态的材料(树脂)涂抹到具有凸起的基板21上，通过冷却使之固化。使用该T模具法向基板涂抹液晶聚合物等热可塑性树脂，通过冷却使之固化，来形成绝缘膜4。
接着，向布线层形成用金属层20c上涂抹抗蚀剂，进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对各凸起6之间的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，只在各凸起6的底面上形成抗蚀剂掩模(未图示)。然后，如图2F所示，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层20c，从而形成布线层10。各布线层10经由蚀刻阻挡层8与凸起6连接。这样，制作实施例1相关的布线电路基板2。
另外，在布线层10的形成前或形成后，如2点的虚线所示，例如，形成由焊球抗蚀剂构成的阻隔18，也可以谋求焊球接合面的均匀、防止因压陷造成的短路。
接着，将作为焊球的球状焊料配置在从绝缘膜4露出的各凸起6的顶面上。然后，通过使用加热炉对布线电路基板进行风干处理，形成与凸起6固定连接的焊球12。在图2G中展示了风干处理后的状态。
另外，也可以用以下的方法进行球状焊球的配置。首先，准备能够通过真空吸引保持球状焊料的冶具。然后，一边保持为球状焊料，一边将该冶具配置在各凸起6的上方。然后，停止冶具的真空吸引，通过各球状焊料的自重使各球状焊料落下到各凸起6的顶面上。然后，通过进行风干处理能够形成焊球12。
另外，也可以将焊料油印刷在凸起6的顶面上，通过加热风干处理形成焊球。
根据这样的布线电路基板2的制造方法，能够在从绝缘膜4的表面露出的各凸起6的顶面上直接形成焊球12。所以，不需要形成作为焊球12的基底的焊球基底膜，能够削减布线电路基板2的制造工序。
进而，如图2H所示，能够在印刷电路基板14上安装布线电路基板2。一般，在向印刷布线基板进行安装之前，向布线电路基板2安装例如半导体芯片等，但在图2H中省略了该半导体芯片的图示。另外，参照图3A～图3B，说明半导体芯片的安装例子。
图3A～图3B是展示向布线电路基板2安装半导体芯片的例子的截面图。在图1中，展示了向2点虚线所示的刚性的印刷电路基板14的安装例子，但如图3A～图3B所示，能够直接向布线电路基板2安装半导体芯片。
在图3A中，展示了通过引线接合进行半导体芯片24的电极和布线电路基板2的布线层10的连接的例子。在图3B中，展示了通过直接将半导体芯片24的电极24a和布线电路基板2的布线层10连接起来，从而将半导体芯片24安装在布线电路基板2上的例子。
参照图3A说明使用了引线接合的安装例子。如图3A所示，通过芯片焊接接合层26将LSI等半导体芯片24固定在布线电路基板2上。通过由金属线等构成的焊接引线28，将布线电路基板2的布线层10和半导体芯片24的电极连接起来。所以，各电极通过焊接引线28和布线层10与任意的凸起6连接。凸起6由于与焊球12连接，所以各电极通过凸起6与焊球12连接，并被电导出。另外，用树脂30将半导体芯片24密封。该树脂30使用由环氧树脂构成的浇注封装树脂。
参照图3B说明倒装片型的IC的安装例子。在IC或LSI等半导体芯片24上形成有由焊料或镀金构成的电极24a。在将半导体芯片24安装到布线电路基板2上后，根据需要注入密封树脂26并使之硬化。另外，也可以在半导体芯片24上形成金属的柱状凸起，经由各向异性的导电接合剂(未图示)与布线电路基板2接合。安装后，通过树脂26将半导体24和布线电路基板2之间固定密封。
[实施例2]
接着，参照图4说明本分明的实施例2相关的布线电路基板。图4是展示实施例2相关的布线电路基板的截面图。实施例2相关的布线电路基板具有与图1所示的实施例1相关的布线电路基板几乎相同的构成，但在各凸起6的顶面6a形成为凹球面这一点上不同。所以，在该凹球面上形成焊球12。
这样，根据实施例2相关的布线电路基板2’，由于在凹球面上形成各凸起6的顶面6a，所以增加了顶面6a和焊球12的连接面积。其结果是，能够增加了连接强度，提高了布线电路基板的可靠性，谋求长寿命化。
为了在凹球面上形成各凸起6的顶面6a，可以在实施例1中说明的工序中的图2F所示的工序和图2G所示的工序之间，设置快速蚀刻铜的工序。
在此，参照图5A～图5C，说明形成该凹球面的工序、其前后的工序。图5A～图5C是以工序顺序展示形成凹球面的工序的基板的截面图。通过选择地蚀刻图2E所示的布线电路基板20c，形成图5A所示的布线层10。另外，在形成布线层10的前或后，可以形成2点虚线所示的、例如由焊料抗蚀剂构成的阻隔18，来谋求防止因焊料接合面的均匀化和塌角造成的短路。
接着，如图5B所示，通过湿式蚀刻各凸起6的顶面6a，来将顶面6a形成为凹球面形状。接着，如图5C所示，将作为焊球的球状焊料配置在各凸起6的顶面6a。然后，通过用加热炉进行风干处理，在各凸起6的顶面6a上形成直接与凸起6连接固定的焊球12。
这样，通过附加图5B所示的湿式蚀刻工序，能够得到图4所示的实施例2相关的布线电路基板2’。另外，将各凸起6的顶面6a形成为凹球面形状也可以适用于图3所示的半导体芯片的安装例子。进而，还可以适用于直接在凸起6上形成焊球12的所有实施例。另外，以在分别不同的工序中进行布线层10的蚀刻和凸起6的顶面6a的蚀刻为例进行了说明，但也可以同时进行湿式蚀刻，这样效率更高。
[实施例3]
接着，参照图6A～图6E说明本发明的实施例3相关的布线电路基板的制造方法。图6A～图6E是以工序顺序展示实施例3相关的布线电路基板的制造方法的基板的截面图。该实施例3相关的布线电路基板的制造方法是对实施例1相关的布线电路基板的制造方法的一部分进行了变更的方法。
如图6所示，准备在布线层形成用金属层20c的一个面上经由蚀刻阻挡层20b形成了凸起6的具有凸起的基板21。通过实施例1的图2A～图2C所示的工序制作该基板。在此，简单地说明图6A所示的基板的制造方法。
首先，准备在布线层形成用金属层20c的一个面上经由蚀刻阻挡层20b形成了凸起形成用金属层20a的多层金属板20。然后，选择地蚀刻凸起形成用金属板20a，来形成凸起6。然后，将凸起6作为掩模蚀刻并除去蚀刻阻挡层20b。这样，得到图6A所示的具有凸起的基板21。
接着，通过一齐对各凸起6加压并压平，从而如图6B所示，扩大各凸起6的顶面的直径。扩大各凸起6的顶面的直径是为了增强在后面工序中形成在其顶面上的焊球和凸起的连接强度，使得难以从焊球上取下凸起。
由于布线电路基板的布线层的窄间距化、IC、LSI等的电极个数增加等的倾向，而要求提高凸起的配置密度。其结果是制约了凸起大小的增大。所以，产生了作为凸起必须将其顶面的直径形成为70μm左右的情况。
但是，实际上，如果凸起顶面的直径不是至少100μm左右，则难以充分提高焊球和凸起的连接强度。所以，充分提高焊球和凸起的连接的可靠性并不容易。
所以，为了提高焊球和凸起的连接强度，就要增大凸起顶面的面积，而一齐对各凸起6加压并压平。这样，能够实际上将各凸起6的顶面的直径从例如70μm左右增大到100μm以上。
接着，如图6C所示，形成覆盖各凸起6的绝缘膜4。形成该绝缘膜4的工序与实施例1的图2D所示工序相同。接着，如图6D所示，至少到各凸起6的顶面完全露出为止研磨绝缘膜4的表面部分。通过这样地进行研磨，绝缘膜4的膜厚度变得与凸起6的高度相等。
接着，如图6E所示，通过选择地蚀刻布线层形成用金属层20c来形成布线层10(与图2F所示的工序相同)。然后，在凸起6的顶面形成焊球12(与图2G所示的工序相同)。
另外，也可以在形成布线层10之前或之后，形成由例如焊料抗蚀剂构成的阻隔，来谋求防止因焊料连接面的均匀化和塌角造成的短路。
这样，根据图6所示的布线电路基板的制造方法，由于具有通过从上对各凸起6加压并压平，来增大凸起6的顶面的直径的工序，所以能够将各凸起6的顶面的直径从例如70μm左右增大到100μm以上。其结果是能够容易地充分增强各焊球12和各凸起6的连接强度。
另外，在本实施例中，在蚀刻了蚀刻阻挡层20b后，对各凸起6加压并压平，但也可以在蚀刻前对凸起6加压。
另外，也可以在图6D所示的工序后，在图6E所示的工序前，与实施例2一样，通过湿式蚀刻将各凸起6的顶面6a形成为凹球面形状。由此，能够增大凸起6和焊球12的连接面积，能够进一步增强连接强度。其结果是，能够谋求提高布线电路基板的可靠性以及延长寿命。
[实施例4]
接着，参照图7说明本发明的实施例相关的布线电路基板。图7是展示实施例4相关的布线电路基板的截面图。本实施例相关的布线电路基板的特征在于：在两面设置布线层。实施例1相关的布线电路基板2只在形成了焊球12的面的相反侧的面上形成布线层10，在形成了焊球12的面上不形成布线层。
在本实施例相关的布线电路基板2a上，如图7所示，在形成了焊球12的面上也形成布线层11。可以直接在凸起6的顶面形成焊球12，也可以经由与凸起6的顶面相接的布线层11(在图7中，用2点虚线表示)形成焊球12。
接着，参照图8A～图8D说明实施例4相关的布线电路基板2a的制造方法。图8A～图8D是以工序顺序展示实施例4相关的布线电路基板的制造方法的基板的截面图。
如图8A所示，准备布线电路基板22和由铜构成的布线层形成用金属层19。然后，如图8B所示，在布线电路基板22上层叠布线层形成用金属层19。
接着，如图8C所示，通过同时选择地蚀刻布线层形成用金属层20c和布线层形成用金属层19，形成布线层10和布线层11。这样，制作两面形成了布线层的布线电路基板2a。接着，如图8D所示，在连接了凸起6的布线层11上形成焊球12。另外，如图8D所示，可以在连接了凸起6的布线层11上形成焊球12，但也可以不在凸起6上形成布线层11，直接在凸起6的顶面上形成焊球12。即，可以选择地蚀刻布线层形成用金属层19使得不在凸起6上形成布线层11，只在各凸起6的顶面之间形成布线层11。
图9展示了在各凸起6的顶面直接形成了焊球12的布线电路基板2b的截面图。如图9所示，在布线电路基板2b中，不在凸起6的顶面形成布线层11，而在各凸起6的顶面直接形成焊球12。
[实施例5]
接着，作为本发明的实施例5，参照图10A～图10C说明利用了布线电路基板的电路模块。图10A～图10C是实施例5相关的电路模块的截面图。
本实施例相关的电路模块使用了可弯曲的布线电路基板。如图10A～图10C所示，在布线电路基板2中，设置了形成凸起6的区域(以下称为凸起形成区域42)、不形成凸起6的区域(以下称为凸起非形成区域40)。然后，使凸起非形成区域40可弯曲。通过该可弯曲的部分来弯曲布线电路基板2，将LSI等半导体芯片24连接到布线电路基板2上。
这样，在布线电路基板2上设置能够弯曲的凸起非形成区域40，通过制作能够任意弯曲的电路模块，能够立体地配置LSI等半导体芯片24。由此，能够在有限空间内高密度地配置许多半导体芯片24。另外，在本实施例中，也可以使用凸起6的顶面6a形成为凹球面形状的布线电路基板2’。
[实施例6]
接着，作为本发明的实施例6，参照图11说明利用了布线电路基板的电路模块。图11是实施例6相关的电路模块的截面图。
如图11所示，本实施例相关的电路模块由布线电路基板2和另一个布线电路基板50构成。布线电路基板2和另一个布线电路基板50经由焊球12连接。布线电路基板50在绝缘膜52的一个面上形成由铜构成的布线层54，在相反侧的面上形成由铜构成的布线层60。然后，贯通绝缘膜52地形成凸起56，连接布线层54和布线层60。另外，在凸起56的底面和布线层54之间形成蚀刻阻挡层58。所以，凸起56经由蚀刻阻挡层58连接布线层54。另外，在与凸起56的顶面连接的状态下形成至少一部分布线层60。
用与布线电路基板2基本相同的方法形成布线电路基板50。布线电路基板50和布线电路基板2的不同只是：在布线电路基板2中只在绝缘膜4的一个面上形成布线层10，但在布线电路基板50中在两面上形成布线层54和布线层60。
布线电路基板2和布线电路基板50经由焊球12连接，构成电路模块。另外，布线电路基板2和布线电路基板50使用可弯曲的基板，由此，能够容易地制造将可弯曲的布线电路基板之间连接起来的电路模块。
[实施例7]
接着，作为本发明的实施例7，参照图12说明利用了布线电路基板的另一个电路模块。图12是另一个电路模块(液晶装置)的截面图。
本实施例相关的电路模块是在不易弯曲的玻璃布线基板上连接了实施例1相关的布线电路基板2的液晶装置。在同图中，液晶装置70(电路模块)在玻璃布线基板72上隔着膜材料78设置相对玻璃板76。另外，在玻璃布线基板72和相对玻璃板76之间密封有液晶80。在玻璃布线基板72的表面形成由ITO(硬化铟锡)膜构成的透明布线74。也可以再在ITO膜的表面形成金属(例如铜、铝、钛、镍、锡或银)膜。布线电路基板2经由焊球12与玻璃布线基板72连接。焊球12与透明电极74连接。
通过玻璃布线基板72的透明布线74的端部和布线电路基板2的凸起6经由焊球12连接，将玻璃布线基板72和布线电路基板2连接起来。
这样，通过将布线电路基板2连接到玻璃布线基板72上，能够提供用于从可弯曲的布线电路基板2引出电极的液晶装置。另外，也可以将凸起的顶面形成为凹球面形状的布线电路基板2’用于本实施例相关额达电路模块。另外，以上说明了的电路模块是使用了本发明的布线电路基板的电路模块的一个例子，本发明并不只限于以上的实施例相关的电路模块。
接着，说明没有设置焊球12的布线电路基板。
[实施例8]
参照图14A～图14G以及图15A～图15E说明实施例8相关的布线电路基板的制造方法。图14A～图14G以及图15A～图15E是以工序顺序展示实施例8的布线电路基板的制造方法的基板的截面图。
如图14A所示，准备多层金属板20。该多层金属板20由以下部分构成：在厚度为12～30[μm]的由铜构成的布线层形成用金属层20c上层叠的、厚度为0.5～2.0[μm]的由Ni构成的蚀刻阻挡层20b；再在其上层叠的、厚度为20～80[μm]的由铜构成的凸起形成用金属层20a。
接着，在凸起形成用金属层20a上涂抹抗蚀剂，使用形成了多个圆形图形的曝光掩模进行曝光和显影，形成抗蚀剂掩模(未图示)。然后，如图14B所示，通过将该抗蚀剂掩模作为掩模蚀刻凸起形成用金属层20a，来形成凸起6。
接着，如图14C所示，将凸起6作为掩模通过蚀刻并除去蚀刻阻挡层20b，制作具有凸起的基板21。这时，凸起6和布线层形成用金属层20c之间隔着蚀刻阻挡层8。
然后，如图14D所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的由聚酰亚胺或环氧树脂构成的绝缘材料。在本实施例中，使绝缘材料的高度稍微比凸起6的高度高地涂抹绝缘材料。然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。在聚酰亚胺的情况下，逐渐提高温度，最终在400℃下进行烘干处理。在环氧树脂的情况下，也逐渐提高温度，最终在180℃下进行烘干处理。另外，在图14D中，展示了通过烘干处理形成的绝缘膜4。
接着，如图14E所示，到至少完全露出各凸起6的顶面为止，研磨绝缘膜4的表面部分，制作布线电路基板22。通过这样地进行研磨，使绝缘膜4的膜厚度和凸起6的高度相等。在此，可以完全露出凸起6的顶面，也可以在露出后继续进一步研磨绝缘膜4。
另外，除了聚酰亚胺或环氧树脂外，绝缘材料也可以使用热可塑性树脂。该热可塑性树脂使用液晶聚合物、PEEK、PES、PPS或PET等，通过T模具法来成形。该T模具法是以下这样的方法：压出机将热熔化了的树脂压出，从前端的T模具开始涂抹，直接将成为了流动体状态的材料(树脂)涂抹到具有凸起的基板21上，通过冷却使之固化。使用该T模具法向基板涂抹液晶聚合物等热可塑性树脂，通过冷却使之固化，来形成绝缘膜4。
接着，如图14F所示，通过电镀法，在各凸起6的顶面上形成由Cu(铜)、Au(金)、银(Ag)、Ni(镍)、Pb(铅)、Pt(铂)或Sn(锡)等金属或以上述金属为主成分的合金构成凸起物13，形成布线电路基板23。
接着，向布线层形成用金属层20c上涂抹抗蚀剂，进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对各凸起6之间的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，只在各凸起6的底面上形成抗蚀剂掩模(未图示)。然后，如图14G所示，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层20c，从而形成布线层10。各布线层10经由蚀刻阻挡层8与凸起6连接。这样，形成布线电路基板2c。
根据以上方法，在形成绝缘膜4时，不需要进行现有技术的热压。其结果是不需要热压用的装置，不必花费时间进行热压，因而能够提高布线电路基板的生产率。
进而，由于也不需要一边压平凸起6，一边在凸起6上层叠布线层形成用金属层，所以不必增大凸起6的高度。其结果是由于使凸起6的高度与绝缘膜4的厚度近似，所以不必进行不必要的凸起6的增高。所以，能够进行高质量的蚀刻，因而能够缩短相邻的凸起6间的距离，能够制作高集成化的布线电路基板。例如，在现有技术中，必须使凸起6的高度约为80～150[μm]，但由于不需要压平，所以根据绝缘膜4的厚度的选择，也可以将高度降低到约20～80[μm]。其结果是，在现有技术中，凸起6间的距离必须约为250～400[μm]，但在本发明中，可以约为60～200[μm]，能够使布线电路基极高集成化。
另外，在进行电解通电电镀的情况下，具有以下优点：通过观察从凸起6的顶面析出的电镀，能够确认各凸起6的露出部分是否电连接。
另外，在本实施例中，如图14D所示，使绝缘膜4的高度稍微比凸起6的高度高地形成绝缘膜4，然后通过研磨使高度相等。但是，本发明并不只限于此，也可以使绝缘膜4的高度稍微比凸起6的高度低地形成绝缘膜4。下面，参照图15A～图15E说明该方法。
如图15A所示，准备具有凸起的基板21。接着，如图15B所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的由聚酰亚胺或环氧树脂构成的绝缘材料。这时，使绝缘材料的高度稍微比凸起6的高度低地涂抹绝缘材料。这时，由于液状树脂的硬化收缩、挥发物的挥发，如图15B所示，在凸起6的顶面也残留若干的绝缘材料。然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。其结果是，在凸起6上也形成绝缘膜4。在图15B中，展示了通过烘干处理形成的绝缘膜4。另外，如上所述，绝缘材料也可以使用液晶聚合物、PET等热可塑性树脂。在使用热可塑性树脂的情况下，不需要进行烘干处理。
接着，如图15C所示，到至少完全露出各凸起6的顶面为止，研磨凸起6上的绝缘膜4，制作布线电路基板22a。由于形成在凸起6间的绝缘膜4的高度比凸起6的高度低，所以不研磨。通过这样进行研磨，使绝缘膜4的高度比凸起6的高度低。
接着，如图15D所示，通过电镀法，在各凸起6的顶面上形成由金属构成的凸起物13，形成布线电路基板23a。然后，如图15E所示，通过蚀刻布线层形成用金属层20c并形成图形，形成布线层10。这样形成布线电路基板2d。
另外，在本实施例中，在形成了凸起物13后形成布线层10，但也可以先形成布线层10，然后再形成凸起物13。
[实施例9]
接着，参照图16A～图16F以及图17A～图17F说明本发明的实施例9相关的布线电路基板的制造方法。图16A～图16F以及图17A～图17F是以工序顺序展示实施例9相关的布线电路基板的制造方法的基板的截面图。
如图16A所示，准备具有凸起的基板21。接着，如图16B所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的由聚酰亚胺或环氧树脂等构成的绝缘材料。在本实施例中，使绝缘材料的高度稍微比凸起6的高度高地涂抹绝缘材料。然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。另外，在图16B中，展示了通过烘干处理形成的绝缘膜4。
接着，如图16C所示，向绝缘膜4上涂抹抗蚀剂，进行曝光和显影，形成抗蚀剂掩模7。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模对各凸起6上的抗蚀剂进行曝光。然后，然后通过进行显影处理，除去各凸起6上的抗蚀剂，只在各凸起6之间形成抗蚀剂掩模7。
接着，如图16D所示，将抗蚀剂掩模7作为掩模，到完全露出各凸起6的顶面为止蚀刻形成在各凸起6上的绝缘膜4。然后，剥离抗蚀剂掩模7制作布线电路基板22b。这时，绝缘膜4的膜厚度比凸起6的高度厚。
接着，如图16E所示，通过电镀法，在各凸起6的顶面上形成由Cu(铜)、Au(金)、银(Ag)、Ni(镍)、Pb(铅)、Pt(铂)或Sn(锡)等金属或以上述金属为主成分的合金构成凸起物13，形成布线电路基板23b。
接着，向布线层形成用金属层20c上涂抹抗蚀剂，进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对各凸起6之间的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，只在各凸起6的底面上形成抗蚀剂掩模(未图示)。然后，如图16F所示，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层20c，从而形成布线层10。各布线层10经由蚀刻阻挡层20b与凸起6连接。这样，形成布线电路基板2e。
根据以上方法，不需要热压用的装置，能够提高布线电路基板的生产率。另外，由于能够缩短凸起6之间的距离，所以能够制作高集成化的布线电路基板。进而，根据本实施例的制造方法，没有必要为了使凸起6的顶面露出，而掩模绝缘膜4。如果研磨由树脂构成的绝缘膜4，则由于削除不充分会使少量树脂残留在基板上，而使其后的加工变得复杂。但是，根据本实施例的方法，由于通过蚀刻除去绝缘膜，所以在凸起6的顶面上不残留树脂，能够减轻其后的加工。
另外，在本实施例中，如图16B所示，使绝缘膜4的高度稍微比凸起6的高度高地形成绝缘膜4，然后通过研磨除去凸起6上的绝缘膜4。但是，本发明并不只限于此，也可以使绝缘膜4的高度稍微比凸起6的高度低地形成绝缘膜4。下面，参照图17A～图17F说明该方法。
如图17A所示，准备具有凸起的基板21。接着，如图17B所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的由聚酰亚胺或环氧树脂构成的绝缘材料。这时，使绝缘材料的高度稍微比凸起6的高度低地涂抹绝缘材料。这时，由于液状树脂的硬化收缩、挥发物的挥发，如图17B所示，在凸起6的顶面也残留若干的绝缘材料。然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。其结果是，在凸起6上也形成绝缘膜4。在图17B中，展示了通过烘干处理形成的绝缘膜4。
接着，如图17C所示，向绝缘膜4上涂抹抗蚀剂，进行曝光和显影，形成抗蚀剂掩模7。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模对各凸起6上的抗蚀剂进行曝光。然后，然后通过进行显影处理，除去各凸起6上的抗蚀剂，只在各凸起6之间形成抗蚀剂掩模7。
接着，如图17D所示，将抗蚀剂掩模7作为掩模，到完全露出各凸起6的顶面为止蚀刻并除去形成在各凸起6上的绝缘膜4。然后，剥离抗蚀剂掩模7制作布线电路基板22c。这时，绝缘膜4的膜厚度比凸起6的高度低。
接着，如图17E所示，通过电镀法，在各凸起6的顶面上形成由金属构成凸起物13，形成布线电路基板23c。然后，如图17F所示，通过蚀刻布线层形成用金属层20c并形成图形，来形成布线层10。这样，制作布线电路基板2f。
另外，在本实施例中，与实施例8一样，除了聚酰亚胺或环氧树脂外，绝缘材料也可以使用液晶聚合物、PET等热可塑性树脂。另外，在形成了凸起物13后形成布线层10，但也可以先形成布线层10，然后再通过无电解电镀或印刷导电粘贴膜来形成凸起物13。
[实施例10]
接着，参照图18A～图18E以及图19A～图19E说明本发明的实施例10相关的布线电路基板的制造方法。图18A～图18E以及图19A～图19E是以工序顺序展示实施例10相关的布线电路基板的制造方法的基板的截面图。
如图18A所示，准备具有凸起的基板21。接着，如图18B所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的由聚酰亚胺或环氧树脂等构成的绝缘材料。在本实施例中，使绝缘材料的高度稍微比凸起6的高度高地涂抹绝缘材料。然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。另外，在图18B中，展示了通过烘干处理形成的绝缘膜4。
接着，如图18C所示，到至少完全露出各凸起6的顶面为止，全面地蚀刻并除去绝缘膜4，从而制作布线电路基板22d。这时，绝缘膜4的厚度与凸起6的高度几乎相等。在此，可以完全露出凸起6的顶面，也可以在露出后继续进一步研磨绝缘膜4，在该情况下，绝缘膜4的膜厚度比凸起6的高度薄。
接着，如图18D所示，通过电镀法，在各凸起6的顶面上形成由Cu(铜)、Au(金)、银(Ag)、Ni(镍)、Pb(铅)、Pt(铂)或Sn(锡)等金属或以上述金属为主成分的合金构成凸起物13，制作布线电路基板23d。另外，也可以通过印刷法设置导电粘贴膜的凸起物。
接着，向布线层形成用金属层20c上涂抹抗蚀剂，进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对各凸起6之间的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，只在各凸起6的底面上形成抗蚀剂掩模(未图示)。然后，如图18E所示，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层20c，从而形成布线层10。各布线层10经由蚀刻阻挡层20b与凸起6连接。这样，形成布线电路基板2g。
根据以上方法，不需要热压用的装置，能够提高布线电路基板的生产率。另外，由于使凸起6的高度与绝缘膜4的厚度近似，所以不必进行不必要的凸起6的增高。其结果是，由于能够缩短凸起6之间的距离，所以能够制作高集成化的布线电路基板。
根据本实施例的方法，由于没有必要为了使凸起6的顶面露出而研磨绝缘膜4，所以在凸起6的顶面上不残留树脂，能够减轻其后的加工。进而，由于全面地蚀刻并除去绝缘膜4，所以没有必要形成抗蚀剂掩模，因而能够削减制作抗蚀剂掩模的工序数。
另外，在本实施例中，如图18B所示，使绝缘膜4的高度稍微比凸起6的高度高地形成绝缘膜4，然后通过蚀刻除去绝缘膜4。但是，本发明并不只限于此，也可以使绝缘膜4的高度稍微比凸起6的高度低地形成绝缘膜4。下面，参照图19A～图19E说明该方法。
如图19A所示，准备具有凸起的基板21。接着，如图19B所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的绝缘材料。这时，使绝缘材料的高度稍微比凸起6的高度低地涂抹绝缘材料。这时，由于液状树脂的硬化收缩、挥发物的挥发，如图19B所示，在凸起6的顶面也残留若干的绝缘材料。然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。另外，在图19B中，展示了通过烘干处理形成的绝缘膜4。
接着，如图19C所示，到至少完全露出各凸起6的顶面为止，通过蚀刻除去绝缘膜4，制作布线电路基板22e。这时，只蚀刻各凸起6之间的绝缘膜4，比蚀刻前的膜厚度薄。在此，可以完全露出凸起6的顶面，也可以在露出后继续进一步蚀刻绝缘膜4。
接着，如图19D所示，通过电镀法，在各凸起6的顶面上形成由金属构成的凸起物13，形成布线电路基板23e。然后，如图19E所示，通过蚀刻布线层形成用金属层20c并形成图形，形成布线层10。这样形成布线电路基板2h。
另外，在本实施例中，与实施例8一样，除了聚酰亚胺或环氧树脂外，绝缘材料也可以使用液晶聚合物、PET等热可塑性树脂。另外，在形成了凸起物13后形成布线层10，但也可以先形成布线层10，然后再形成凸起物13。
另外，在实施例8到10中，通过掩模法或蚀刻法除去绝缘材料，但本发明并不只限于此，也可以通过激光加工进行除去。在激光加工中，使用碳酸气体激光、激元激光、YAG激光或半导体激光等。然后，只向形成在凸起6上的绝缘膜4照射激光，到凸起6的顶面完全露出为止除去凸起6上的绝缘膜4。这样，通过只向凸起6上的绝缘膜4照射激光，能够只除去凸起6上的绝缘膜4。所以，没有必要形成抗蚀剂掩模，进而，由于在基板上不残留树脂，所以能够削减其后的处理。另外，使绝缘膜4的膜厚度比凸起6高或者薄、厚都可以。
另外，可以通过使用滚筒来使凸起6上的绝缘树脂变薄，能够容易地除去以后残留的树脂。例如，使基板通过保持一定距离地配置的2个滚筒之间。使该滚筒之间的距离比基板的厚度稍微短一些，通过使之通过这2个滚筒之间，来使凸起6上的绝缘材料平坦。
如果通过滚筒使绝缘材料平坦，则在凸起6的顶面上残留若干的绝缘材料。然后，到至少完全露出各凸起6的顶面为止，全面地蚀刻并除去绝缘膜4，从而制作布线电路基板。这时，绝缘膜4的厚度与凸起6的高度几乎相等。在此，可以完全露出凸起6的顶面，也可以在露出后继续进一步研磨绝缘膜4，在该情况下，绝缘膜4的膜厚度比凸起6的高度薄。另外，蚀刻中使用碱液或肼液。另外，也可以通过等离子体老化或UV老化等除去绝缘膜4。进而，可以通过研磨法或激光加工法除去绝缘膜4。另外，使绝缘膜4的膜厚度比凸起6的高度高或者薄、厚都可以。
进而，还可以通过除此以外的方法进行制造。可以向形成在具有凸起的基板21上的凸起6的顶面实施抗液状的绝缘材料的处理。例如，通过捣磨方式或滚筒涂抹方式，只在凸起6的顶面形成硅树脂和氟化合物。
在此，捣磨方式是以下方法：将附着有硅树脂等的捣锤只压在凸起6的顶面上，使硅树脂等只附着在凸起6的顶面上。另外，滚筒涂抹方式是以下方法：使附着有硅树脂等的滚筒旋转使得与凸起6的顶面相接触，使硅树脂等附着在凸起6的顶面上。
然后，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向形成了凸起6的面涂抹处于前躯体状态的液状的由聚酰亚胺或环氧树脂构成的绝缘材料。这时，使绝缘材料的高度稍微比凸起6的高度低地涂抹绝缘材料。由于凸起6的顶面上附着有硅树脂等，所以液状的绝缘材料被从凸起6的顶面去除，在凸起6的顶面上不残存绝缘材料。
然后，通过进行烘干处理使液状的绝缘材料固化，形成绝缘膜4。通过研磨凸起6的顶面除去硅树脂等。或者，也可以使用溶解硅树脂等的溶剂进行除去。另外，也可以通过等离子体老化、UV老化等物理方法进行除去。
另外，还可以用喷沙法除去绝缘膜4。例如，将玻璃、氧化铝、钢、硅砂、四氧化三铁、碳化硅等细微粉末用作研磨材料(将其称为喷射材料)，将其与高压水或压缩空气等一齐以高速状态喷射向绝缘膜4的表面，通过其冲击力到凸起6的顶面完全露出为止研磨绝缘膜4的表面。
[实施例11]
接着，参照图20A～图20D说明本发明的实施例11相关的布线电路基板的制造方法。在实施例8到10中，作为绝缘材料使用聚酰亚胺等，形成一层的绝缘膜4。但本发明并不只限于此，也可以形成由2层或3层以上构成的绝缘膜4。参照图20A～图20D说明这样的绝缘膜4的结构及其制造方法。图20A～图20D是展示形成多层结构的绝缘膜4的方法的基板的截面图。
如图20A所示，准备具有凸起的基板21。然后，如图20B所示，向形成了凸起6的面涂抹由溶解在溶剂中的热可塑性聚酰亚胺或热熔化聚酰亚胺构成的绝缘材料，通过在约100[℃]～200[℃]下进行加热，来形成绝缘膜4a。这时，使绝缘膜4a的高度稍微比凸起6的高度低地形成绝缘膜4a。
然后，如图20C所示，通过幕式涂抹法、刮刀涂抹法、条状涂抹法、丝网印刷法等，向绝缘膜4a上涂抹由聚酰亚胺树脂的前躯体状态构成的绝缘材料，通过在约350[℃]～400[℃]下进行加热，来形成绝缘膜4b。这时，使绝缘膜4a和绝缘膜4b的合计膜厚度稍微比凸起6的高度薄地形成绝缘膜。
然后，如图20D所示，向绝缘膜4b上涂抹由溶解在溶剂中的热可塑性聚酰亚胺构成的绝缘材料，通过在约100[℃]～200[℃]下进行加热，来形成绝缘膜4c。使最终形成的绝缘膜4的膜厚度比凸起6的高度厚或薄都可以。然后，至少到凸起6的顶面露出为止，通过研磨法、蚀刻法或激光加工法等除去绝缘膜4，然后形成布线层10等。
通过形成这样结构的绝缘膜4，能够得到以下效果。由于热可塑性树脂代而成为与布线层的粘接剂，所以通过在布线电路基板的最表面上形成由热可塑性树脂构成的绝缘材料，能够容易地层叠其他布线电路基板和布线层形成用金属层等。进而，与其他布线电路等的密接性。
另外，通过在绝缘膜4的最下层形成由热可塑性聚酰亚胺构成的绝缘膜4，使绝缘膜4和布线层形成用金属层20c的密接性更好。
进而，作为聚酰亚胺树脂的前躯体使用聚酰胺酸，但由于如果使用该聚酰胺酸则与由同铜箔构成的布线层形成用金属层20c发生反应，所以使绝缘膜4和布线层形成用金属层20c的密接性恶化，有绝缘膜4剥离的情况(产生剥离)。但是，通过隔着由热可塑性树脂构成的绝缘材料，能够提高绝缘膜4和布线层形成用金属层20c的密接性，能够防止剥离的发生。
以上，在实施例8到11中，说明了使用了液状的绝缘材料的布线电路基板的制造方法。在以下的实施例中，说明使用了该布线电路基板的布线电路基板和多层布线电路基板的制造方法。
[实施例12]
接着，作为本发明的实施例12，参照图21A～21D说明使用了通过实施例8到11的制造方法制作的布线电路基板的多层布线基板的制造工序。图21A～图21D是以工序顺序展示实施例12相关的布线电路基板的制造方法的基板的截面图。
首先，如图21A所示，准备粘接膜31、布线电路基板23、另一个布线电路基板。焊接膜31使用来粘接布线电路基板23和另一个布线电路基板，由热可塑性聚酰亚胺或变性环氧树脂等构成。
在此，通过实施例8的布线电路基板的制造方法制造布线电路基板23。另外，另一个布线电路基板在布线层形成用金属层20c上经由蚀刻阻挡层20b形成凸起6，在凸起6上形成布线层11。然后，在个凸起6之间形成与凸起6的高度相等的绝缘膜4。
相对于布线电路基板22的露出了凸起6的顶面的面，在压接了布线层形成用金属层(未图示)后，通过部分地蚀刻该布线层形成用金属层而形成布线层11，从而制作该另一个布线电路基板。例如，向该布线层形成用金属层上涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模对各凸起6之间的抗蚀剂进行曝光。然后，然后通过进行显影处理，除去各凸起6之间的抗蚀剂，只在各凸起6的顶面上形成抗蚀剂掩模(未图示)。然后，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层，从而形成布线层11。
接着，如图21B所示，经由粘接膜31对布线电路基板和另一个布线电路基板一边加热一边压接，制作多层布线基板。这时，对布线电路基板之间进行压接，使得布线电路基板23的凸起物13和另一个布线电路基板的布线层11接触。
接着，向多层布线基板的上下两面涂抹抗蚀剂，进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，形成抗蚀剂掩模(未图示)。然后，如图21C所示，将该抗蚀剂掩模作为掩模蚀刻两面的布线层形成用金属层20c，从而在两面形成布线层10。布线层10经由蚀刻阻挡层8与凸起6连接。这样，通过凸起与布线层连接，从而凸起作为层间连接部分发挥功能。
接着，如图21D所示，为了保护形成有布线层10的面和为了防止附着焊料，向一个面涂抹焊接抗蚀剂，通过进行曝光和显影来形成抗蚀剂掩模9。然后，例如通过电镀，在形成在一个面上的布线层10上形成由快速镀金而成的金属20f。另外，在另一个面上覆盖覆盖薄膜20g。覆盖薄膜20g是在聚酰亚胺薄膜的一个面上涂抹了粘接剂的薄膜。当然，也可以代替覆盖薄膜20g适用焊接抗蚀剂。
如上所述，通过层叠凸起间的距离为最小限的布线电路基板，能够制作高集成化的多层布线基板。
另外，在本实施例中，利用通过实施例8的制造方法制作的布线电路基板23来制作多层布线基板，但本发明并不只限于此。例如，可以利用布线电路基板23a和布线电路基板23b等其他基板，制作多层布线基板。
另外，在本实施例中，使用形成了由金属构成的凸起物13的布线电路基板23和粘接膜31制造多层布线基板，但不使用这些也能够制造多层布线基板。例如，通过使用实施例8的布线电路基板22a，不使用粘接膜31也能够制造多层布线基板。布线电路基板22a由于凸起6的高度比绝缘膜4的膜厚度高，所以凸起6的顶面从绝缘膜4突出。所以，另行通过电镀法形成由金构成的凸起物13，通过使用未硬化状态的绝缘树脂和热可塑性树脂，不经由粘接膜31，通过直接压接凸起6的顶面和另一个布线电路基板的布线层11使之接触，也能够形成多层布线基板。
[实施例13]
接着，作为本发明的实施例13，参照图22A～22C说明使用了通过实施例8到11的制造方法制作的布线电路基板的多层布线基板的制造工序。图22A～图22C是以工序顺序展示实施例13相关的布线电路基板的制造方法的基板的截面图。
首先，如图22A所示，准备2个布线电路基板23和布线电路基板2a。布线电路基板2a是通过实施例1相关的布线电路基板的制造方法制作的基板。另外，布线电路基板23是通过实施例8相关的布线电路基板的制造方法制作的基板。
相对于布线电路基板22的露出了凸起6的顶面的面，在压接了布线层形成用金属层(未图示)后，通过部分地蚀刻上下两面的布线层形成用金属层而形成布线层10和布线层11，从而制作该布线电路基板2a。例如，向该布线层形成用金属层上涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模对抗蚀剂进行曝光。然后，然后通过进行显影处理，除去曝光了的抗蚀剂，形成抗蚀剂掩模(未图示)。然后，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层，从而形成布线层10和布线层11。
接着，如图22B所示，在布线电路基板2a的两面上一边加热一边压接布线电路基板23，制作多层布线基板。这时，对布线电路基板2a和23进行压接，使得布线电路基板23的凸起物13和布线电路基板2a的布线层10接触。另外，对布线电路基板2a和布线电路基板23进行压接，使得另一个布线电路基板23的凸起物13和布线电路基板2a的布线层11接触。
接着，向多层布线基板的上下两面涂抹抗蚀剂，通过进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，形成抗蚀剂掩模。然后，如图22C所示，将该抗蚀剂掩模作为掩模蚀刻多层布线电路基板的上下两面的布线层形成用金属层23c，从而在两面形成布线层10。布线层10经由蚀刻阻挡层8与凸起6连接。这样，通过凸起与布线层连接，从而凸起作为层间连接部分发挥功能。
如上所述，通过层叠凸起间的距离为最小限的布线电路基板，能够制作高集成化的多层布线基板。
另外，在本实施例中，利用通过实施例8的制造方法制作的布线电路基板23来制作多层布线基板，但本发明并不只限于此。例如，可以利用布线电路基板23a和布线电路基板23b等其他基板，制作多层布线基板。
另外，在本实施例中，使用形成了凸起物13的布线电路基板23制造多层布线基板，但不使用这些也能够制造多层布线基板。例如，可以使用实施例8的布线电路基板22a等。布线电路基板22a由于凸起6的高度比绝缘膜4的膜厚度高，所以凸起6的顶面从绝缘膜4突出。所以，不形成凸起物13，通过直接压接凸起6的顶面与布线电路基板2a的布线层10和布线层11使之接触，也能够形成多层布线基板。
[实施例14]
接着，作为本发明的实施例14，参照图23A～23D说明使用了通过实施例8到11的制造方法制作的布线电路基板的另一个多层布线基板的制造工序。图23A～图23D是以工序顺序展示实施例14相关的布线电路基板的制造方法的基板的截面图。
首先，如图23A所示，准备布线电路基板22。接着，向布线层形成用金属层20c上涂抹抗蚀剂，通过进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，形成抗蚀剂掩模(未图示)。然后，如图23B所示，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层20c，形成布线层10a和布线层10b。交互配置地形成布线层10和布线层11。另外，布线层10a经由蚀刻阻挡层20b与凸起6连接。
接着，向露出了凸起6的顶面的面粘贴由铜箔、氧化铝箔、铁箔、SUS箔等和粘接剂构成的电磁屏蔽膜32。电磁屏蔽膜32具有以下功能：屏蔽从布线电路基板产生的电磁波，同时防止因来自外部的不必要的电磁波造成的误动作。在本实施例中，在整个面上粘贴有电磁屏蔽膜32，但也可以与凸起6的顶面相接地部分地粘贴。然后，如图23D所示，为了保护布线层10a和布线层10b，向形成了布线层10a和布线层10b的面涂抹抗蚀剂，制作具有电磁屏蔽的布线电路基板。
在本实施例中，布线层10a由于经由凸起6与电磁屏蔽膜32连接，所以作为地线发挥功能。另一方面，布线层10b作为信号线路发挥功能。另外，布线层10a和布线层10b由于交互被配置，所以能够减少在相互邻接的布线层10b之间产生的交调失真。另外，通过利用凸起间的距离为最小限的布线电路基板，能够制作高集成化的具有电磁屏蔽的布线电路基板。
另外，可以在布线电路基板的两面粘贴电磁屏蔽膜。该结构具有能够作为高频线路用带状传输线使用的效果。进而，在本实施例中，针对每个信号线(一个布线膜10b)配置地线，但也可以不针对每个信号线配置地线。
另外，在本实施例中，利用通过实施例8的制造方法制作的布线电路基板22，制作具有电磁屏蔽的布线电路基板，但本发明并不只限于此。也可以使用涂抹或印刷导电粘接剂并烧结的方法，形成电磁屏蔽层。另外，也可以利用通过实施例8的制造方法制作的布线电路基板22a等，制作具有电磁屏蔽的布线电路基板。
[实施例15]
接着，作为本发明的实施例15，参照图24A～24F说明使用了通过实施例8到11的制造方法制作的布线电路基板的另一个布线电路基板的制造工序。图24A～图24F是以工序顺序展示实施例15相关的布线电路基板的制造方法的基板的截面图。
如图24A所示，准备布线电路基板22。然后，如图24B所示，通过喷墨法、丝网印刷法或调和法等方法，在露出了凸起6的顶面的面上部分地形成由金、银或铜等金属构成的导电粘接剂34。导电粘接剂34的一部分与凸起6的顶面相接。
接着，向布线层形成用金属层20c上涂抹抗蚀剂，通过进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，向布线层形成用金属层20c上涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，形成抗蚀剂掩模(未图示)。然后，如图24C所示，将该抗蚀剂掩模作为掩模蚀刻布线层形成用金属层20c，形成布线层10。该布线层10经由蚀刻阻挡层20b与凸起6连接。
接着，如图24D所示，通过喷墨法、丝网印刷法或调和法等方法，在相互邻接的导电粘接剂34之间形成电阻粘接剂35。然后，如图24E所示，通过喷墨法、丝网印刷法或调和法等方法，在与凸起6的顶面相接的导电粘接剂34上形成导电粘接剂36。接着，如图24F所示，在导电粘接剂36上形成导电粘接剂34。这样，通过用导电粘接剂34夹着导电粘接剂36，形成电容元件。
如上所述，能够通过在布线电路基板的一个面上形成电阻粘接剂或电容元件来形成聚合体型厚膜电路，同时通过在另一个面上形成由铜构成的布线膜来形成电路。另外，由于使凸起6的高度与绝缘膜4的厚度近似，所以就没有必要增大不必要的凸起6的高度了。另外，通过利用凸起间的距离为最小限的布线电路基板，能够形成高密度地形成了微弱电流的信号电路和需要电源等高电流的电路的布线电路基板。
另外，在本实施例中，在形成了导电粘接剂34后形成布线层10，但本发明并不只限于此。也可以在形成导电粘接剂34之前形成布线层10。另外，也可以在形成了电容元件后，蚀刻并形成布线层10。
另外，在本实施例中，通过喷墨法、丝网印刷法或调和法等方法，形成导电粘接剂、电阻粘接剂和电介质粘接剂制作电容元件，但本发明并不只限于此。例如，也可以通过喷射法、CVD法或蒸镀法在布线电路基板的一个面上形成导电材料、电阻材料和电介质材料的膜，通过蚀刻形成图形，从而形成导电膜、电阻膜和电介质膜。由于可以通过喷射法等形成薄膜，所以能够在聚合体膜上制作薄膜电路。
另外，导电材料使用Cu、Au、Ag、Al、Ni、Ti、Cr、NiCr、Nb或V等金属，电阻材料使用NiCr、Ta2N、RuO2或SnO等，电介质材料使用SrTiO3、BaTiO3或TiO等。
另外，在本实施例中，在布线电路基板的一个面上形成厚膜或薄膜电路，但也可以在两面上形成厚膜或薄膜电路。参照图25A～图25E说明该方法。图25A～图25E是以工序顺序展示布线电路基板的制造方法的基板的截面图。
如图25A所示，准备在绝缘膜4的内部贯通设置了凸起6的布线电路基板。通过全面地蚀刻并除去设置在布线电路基板22的布线层形成用金属层20c，来制作该布线电路基板。接着，如图25B所示，通过喷墨法、丝网印刷法或调和法等方法，在该布线电路基板的上下两面上部分地形成由金、银或铜构成的导电粘接剂34。
接着，如图25C所示，通过喷墨法等方法，在相互邻接的导电粘接剂34之间形成电阻粘接剂35。然后，如图25D所示，通过喷墨法等方法，在与凸起6的顶面相接的导电粘接剂34上形成导电粘接剂36。接着，如图25E所示，在导电粘接剂36上形成导电粘接剂34。这样，通过用导电粘接剂34夹着导电粘接剂36，形成电容元件。
如上所述，能够通过在布线电路基板的两个面上形成电阻粘接剂或电容元件来形成厚膜电路。另外，由于使凸起6的高度与绝缘膜4的厚度近似，所以就没有必要增大不必要的凸起6的高度了。另外，通过利用凸起间的距离短的布线电路基板，能够形成高密度地形成了信号电路的布线电路基板。另外，也可以代替喷墨法等，通过喷射法来形成导电材料等的膜。由于通过喷射法能够形成薄膜，所以能够制作更细微的薄膜电路。
另外，在本实施例中，利用通过实施例8的制造方法制作的布线电路基板22来制作布线电路基板，但本发明并不只限于此。也可以利用通过实施例8的制造方法制作的布线电路基板22a，制作布线电路基板。
[实施例16]
接着，作为本发明的实施例16，参照图26A～26C说明使用了通过实施例8到11的制造方法制作的布线电路基板的多层布线电路基板的制造工序。图26A～图26C是以工序顺序展示实施例16相关的多层布线基板的制造方法的基板的截面图。
如图26A所示，准备布线电路基板2和布线电路基板22。布线电路基板2是通过实施例1相关的制造方法制作的基板。布线电路基板22是通过实施例8相关的制造方法制作的基板。
接着，如图26B所示，对布线电路基板2和布线电路基板22进行压接，使得布线电路基板22的凸起6的顶面与布线电路基板2的布线层10接触，制作多层布线基板。这样，通过将凸起6和布线层10连接起来，凸起6作为层间连接部分发挥功能。
然后，如图26C所示，部分地蚀刻多层布线基板的布线层形成用金属层20c而形成布线层10。该布线层10经由蚀刻阻挡层20b与凸起6连接。
如上所述，通过层叠凸起间的距离为最小限的布线电路基板，能够制作高集成化的多层布线基板。另外，在本实施例的多层布线基板中，由于凸起6的顶面从绝缘膜4露出，所以能够用焊料等将部件(元件)牢固地直接安装到其顶面上。进而，由于在图形上没有安装部件(元件)，所以也不会有图形被剥离而取下部件(元件)的情况。另外，由于凸起6被绝缘膜4围着，所以绝缘膜4具有与形成了牢固的焊接抗蚀剂同样的效果。
另外，在本实施例中，利用通过实施例8的制造方法制作的布线电路基板22来制作多层布线基板，但本发明并不只限于此。也可以利用通过实施例8的制造方法制作的布线电路基板22a，制作多层布线基板。
[实施例17]
接着，作为本发明的实施例17，参照图27A～27B说明使用了通过实施例8到11的制造方法制作的布线电路基板的多层布线基板的制造工序。图27A～图27B是以工序顺序展示实施例17相关的多层布线基板的制造方法的基板的截面图。
首先，如图27A所示，准备2个布线电路基板2、在绝缘膜4的内部贯通设置了凸起6的另一个布线电路基板。布线电路基板2是通过实施例1相关的布线电路基板的制造方法制作的基板。另外，通过部分地蚀刻通过实施例8相关的制造方法制作的布线电路基板22的布线层形成用金属层20c而形成布线层10，来进行制作。另外，另一个布线电路基板是通过蚀刻除去所有的布线电路基板22的布线层形成用金属层20c而制作的基板。
接着，对布线电路基板2之间进行压接，使得一个布线电路基板2的布线层10和另一个布线电路基板2的凸起6的顶面接触。进而，对布线电路基板2和另一个布线电路基板进行压接，使得布线电路基板2的布线层10和另一个布线电路基板的凸起6的底面接触。这样，通过将凸起和布线层连接起来，凸起作为层间连接部分发挥功能。
如上所述，通过层叠凸起间的距离为最小限的布线电路基板，能够制作高集成化的多层布线基板。另外，在本实施例的多层布线基板中，由于凸起6的顶面从绝缘膜4露出，所以能够将部件(元件)直接安装到其顶面上。进而，由于没有经由电镀安装部件(元件)，所以也不会有电镀被剥离而取下部件(元件)的情况。另外，由于凸起6被绝缘膜4围着，所以绝缘膜4具有与形成了牢固的焊接抗蚀剂同样的效果。
另外，在本实施例中，利用通过实施例8的制造方法制作的布线电路基板22来制作多层布线基板，但本发明并不只限于此。也可以利用通过实施例8的制造方法制作的布线电路基板22a，制作多层布线基板。
[实施例18]
接着，作为本发明的实施例18，参照图28A～28D以及图29A～29E说明使用了通过实施例8到11的制造方法制作的布线电路基板的另一个布线电路基板的制造工序。图28A～28D以及图29A～29E是以工序顺序展示实施例18相关的多层布线基板的制造方法的基板的截面图。
如图28A所示，准备布线电路基板22。布线电路基板22是通过实施例8相关的制造方法制作的基板。接着，如图28B所示，通过电解电镀法，针对凸起6的顶面从绝缘膜4露出的面形成由铜构成的薄膜20d。
接着，如图28C所示，通过电解电镀法，在薄膜20d上形成由铜构成的金属膜20e。然后，向金属膜20e上涂抹抗蚀剂，通过进行曝光和显影，形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对各凸起6之间的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，只在各凸起6的顶面上形成抗蚀剂掩模(未图示)。
接着，如图28D所示，将该抗蚀剂掩模作为掩模蚀刻薄膜20d和金属膜20e，形成具有规定的图形的布线层11a，制作布线电路基板。
在本实施例中，通过电解电镀法形成薄膜，进而通过电解电镀法形成布线层11a，从而制作布线电路基板。但是，通过其他方法也能够制作该布线电路基板。参照图29A～29E说明该方法。
如图29A所示，准备布线电路基板22。接着，如图29B所示，通过电解电镀法，针对凸起6的顶面从绝缘膜4露出的面形成由铜构成的薄膜20d。
接着，如图29C所示，向薄膜20d上涂抹抗蚀剂，通过进行曝光和显影，在各凸起6之间形成抗蚀剂掩模9。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对涂抹在各凸起6的顶面上的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，在各凸起6之间形成抗蚀剂掩模9。通过这样形成抗蚀剂掩模9，在各凸起6上不形成抗蚀剂掩模9。
接着，如图29D所示，通过电镀法，在薄膜20d上析出由铜构成的金属膜20e。这时，只在除去了抗蚀剂的部分上析出铜，在形成了抗蚀剂掩模9的部分上不析出铜。然后，在除去抗蚀剂掩模9的同时，通过进行全面蚀刻，除去形成在金属膜20e之间的薄膜20d，形成布线层11a。通过该蚀刻削掉了布线层11a的一部分表面，但由于布线层11a的膜厚度比薄膜20d的膜厚度厚，所以即使完全除去了薄膜20d，也不会除去布线层11a。
另外，在本实施例中，通过电解电镀法形成薄膜20d，但也可以代替它，通过喷射法形成薄膜20d。另外，利用通过实施例8的制造方法制作的布线电路基板22来制作另一个布线电路基板，但本发明并不只限于此。也可以利用通过实施例8的制造方法制作的布线电路基板22a，制作另一个布线电路基板。
[实施例19]
接着，作为本发明的实施例19，参照图30A～30E以及图31A～31F说明使用了通过实施例8到11的制造方法制作的布线电路基板的多层布线基板的制造工序。图30A～30E以及图31A～31F是以工序顺序展示实施例19相关的多层布线基板的制造方法的基板的截面图。
如图30A所示，准备布线电路基板2。接着，在形成了布线层10的面上层叠绝缘膜4d，如图30B所示，在绝缘膜4d上开孔形成贯通孔15。例如，可以通过向绝缘膜4d的一部分照射激光形成该贯通孔15。另外，除了通过激光开孔以外，还可以通过蚀刻绝缘膜4d的一部分进行开孔。
接着，如图30C所示，通过电解电镀法，在绝缘膜4d上形成由铜构成的薄膜20d。在贯通孔15内也形成薄膜20d，与布线层10接触。接着，如图30D所示，通过电解电镀法在薄膜20d上形成金属膜20e。
然后，向金属膜20e上涂抹抗蚀剂，通过进行曝光和显影，在贯通孔15的内壁和贯通孔15的周围形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对涂抹在贯通孔15以外的部分的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，在贯通孔15的内壁和贯通孔15的周围形成抗蚀剂掩模(未图示)。
接着，如图30E所示，将该抗蚀剂掩模作为掩模蚀刻薄膜20d和金属膜20e，形成具有规定的图形的布线层10a。
在本实施例中，通过电解电镀法形成薄膜20d，进而通过电解电镀法形成布线层10a，从而制作布线电路基板。但是，通过其他方法也能够制作该多层布线基板。参照图31A～31F说明该方法。
如图31A所示，准备布线电路基板2。接着，在形成了布线层10的面上层叠绝缘膜4d，如图31B所示，在绝缘膜4d上开孔形成贯通孔15。接着，如图31C所示，通过电解电镀法，在绝缘膜4d上形成由铜构成的薄膜20d。在贯通孔15内也形成薄膜20d，与布线层10接触。
接着，如图31D所示，向薄膜20d上涂抹抗蚀剂，通过进行曝光和显影，在贯通孔15以外的部分形成抗蚀剂掩模9。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对涂抹在贯通孔15的内部及其周围的抗蚀剂进行曝光。然后通过显影处理，除去形成在贯通孔15的内部及其周围的抗蚀剂。
接着，如图31E所示，通过电镀法，在薄膜20d上析出由铜构成的金属膜20e。这时，只在除去了抗蚀剂的部分上析出铜，在形成了抗蚀剂掩模9的部分上不析出铜。然后，在除去抗蚀剂掩模9的同时，通过蚀刻除去形成在贯通孔15以外的部分上的薄膜20d，如图31F所示地形成布线层10a。通过该蚀刻削掉了布线层10a的一部分，但由于布线层10a的膜厚度比薄膜20d的膜厚度厚，所以即使完全除去了薄膜20d，也不会除去布线层10a。
另外，在本实施例中，通过电解电镀法形成薄膜20d，但也可以代替它，通过喷射法形成薄膜20d。另外，利用通过实施例8的制造方法制作的布线电路基板22来制作多层布线基板，但本发明并不只限于此。也可以利用通过实施例8的制造方法制作的布线电路基板22a等。
[实施例20]
接着，作为本发明的实施例20，参照图32A～32E以及图33A～33F说明使用了通过实施例8到11的制造方法制作的布线电路基板的另一个布线电路基板的制造工序。图32A～32E以及图33A～33F是以工序顺序展示实施例20相关的布线电路基板的制造方法的基板的截面图。
如图32A所示，准备布线电路基板22。布线电路基板22是通过实施例8相关的制造方法制作的基板。接着，如图32B所示，在绝缘膜4上开孔形成贯通孔15。例如，可以通过向绝缘膜4的一部分照射激光形成该贯通孔15。另外，除了通过激光开孔以外，还可以通过蚀刻绝缘膜4的一部分进行开孔。
接着，如图32C所示，通过电解电镀法，在绝缘膜4上形成由铜构成的薄膜20d。在贯通孔15内也形成薄膜20d，与布线层10接触。接着，如图32D所示，通过电解电镀法在薄膜20d上形成金属膜20e。
然后，向金属膜20e上涂抹抗蚀剂，通过进行曝光和显影，在贯通孔15的内壁和凸起6上形成抗蚀剂掩模(未图示)。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对涂抹在贯通孔15以及凸起6以外的部分上的抗蚀剂进行曝光。然后通过显影处理，除去曝光了的抗蚀剂，在贯通孔15的内壁和凸起6上形成抗蚀剂掩模(未图示)。然后，如图32E所示，将该抗蚀剂掩模作为掩模蚀刻薄膜20d和金属膜20e，形成具有规定的图形的布线层11a。
在本实施例中，通过电解电镀法形成薄膜20d，进而通过电解电镀法形成布线层11a，从而制作布线电路基板。但是，通过其他方法也能够制作该布线电路基板。参照图33A～33F说明该方法。
如图33A所示，准备布线电路基板22。接着，如图33B所示，在绝缘膜4上开孔形成贯通孔15。接着，如图33C所示，通过电解电镀法，在绝缘膜4上形成由铜构成的薄膜20d。在贯通孔15的内部也形成薄膜20d，与布线层形成用金属层20c接触。
接着，如图33D所示，向薄膜20d上涂抹抗蚀剂，通过进行曝光和显影，在贯通孔15以及凸起6以外的部分上形成抗蚀剂掩模9。例如，涂抹正片型的抗蚀剂，使用具有规定图形的曝光掩模，依照该图形对抗蚀剂进行曝光。在本实施例中，对涂抹在贯通孔15的内部以及凸起6上的抗蚀剂进行曝光。然后通过显影处理，除去形成在贯通孔15的内部以及凸起6上的抗蚀剂。
接着，如图33E所示，通过电镀法，在薄膜20d上析出由铜构成的金属膜20e。这时，只在除去了抗蚀剂的部分上析出铜，在形成了抗蚀剂掩模9的部分上不析出铜。然后，在除去抗蚀剂掩模9的同时，通过蚀刻除去形成在贯通孔15以及凸起6以外的部分上的薄膜20d，如图33F所示地形成布线层11a。通过该蚀刻削掉了布线层11a的一部分，但由于布线层11a的膜厚度比薄膜20d的膜厚度厚，所以即使完全除去了薄膜20d，也不会除去布线层10a。
另外，在本实施例中，通过电解电镀法形成薄膜20d，但也可以代替它，通过喷射法形成薄膜20d。另外，利用通过实施例8的制造方法制作的布线电路基板22来制作布线电路基板，但本发明并不只限于此。也可以利用通过实施例8的制造方法制作的布线电路基板22a等，制作布线电路基板。
本发明能够适用于例如IC、LSI等电子设备安装用布线电路基板，特别是能够进行高密度安装的布线电路基板、其制造方法、具备该布线电路基板的电路模块。作为电路模块的具体例子列举液晶装置，但本发明并不只限于此，也能够在其他模块中使用。

Claims (13)

1.一种布线电路基板，其特征在于：
在布线层的表面上，直接或者经由蚀刻阻挡层地形成多个蚀刻的凸起，
在上述布线层的形成了凸起的面上，在没有形成上述凸起的部分形成绝缘膜，
在上述凸起的顶面上，直接或者经由其他布线层地形成焊球，
所述焊球露出在所述布线电路基板的外表面上。
2.根据权利要求1所述的布线电路基板，其特征在于：
上述布线层、上述其他布线层以及上述凸起由铜构成。
3.根据权利要求1或2所述的布线电路基板，其特征在于：
在上述绝缘膜上具有形成了多个上述凸起的凸起形成区域、没有形成上述凸起的可弯曲的凸起非形成区域，
上述凸起非形成区域是可以弯曲的，或者至少一部分弯曲。
4.根据权利要求1所述的布线电路基板，其特征在于：
上述凸起的顶面形成为凹球面，
在上述凸起的顶面上直接形成焊球。
5.根据权利要求2所述的布线电路基板，其特征在于：
上述凸起的顶面形成为凹球面，
在上述凸起的顶面上直接形成焊球。
6.一种电路模块，其特征在于包括：
可弯曲的布线电路基板，所述布线电路基板具有：在第一布线层的表面上，直接或者经由蚀刻阻挡层地形成的多个蚀刻的凸起，在上述第一布线层的形成了凸起的面上，在没有形成上述凸起的部分形成的绝缘膜，在上述凸起的顶面上，直接或者经由第二布线层地形成的焊球，其中，所述焊球露出在所述布线电路基板的外表面上；
具有不易弯曲的绝缘基板的不易弯曲的布线电路基板，在上述不易弯曲的绝缘基板的至少一个表面上形成与上述第一布线层连接的第三布线层，其中
上述可弯曲的布线电路基板的上述第一布线层的至少一部分和上述不易弯曲的布线电路基板的上述第三布线层的至少一部分经由上述焊球连接。
7.一种电路模块，其特征在于包括：
可弯曲的第一布线电路基板，所述布线电路基板具有：在第一布线层的表面上，直接或者经由蚀刻阻挡层地形成的多个蚀刻的凸起，在上述第一布线层的形成了凸起的面上，在没有形成上述凸起的部分形成的绝缘膜，在上述凸起的顶面上，直接或者经由第二布线层地形成的焊球，其中，所述焊球露出在所述布线电路基板的外表面上；
具有可弯曲的绝缘基板的可弯曲的第二布线电路基板，在上述可弯曲的绝缘基板的至少一个表面上形成与上述第一布线层连接的第三布线层，其中
上述可弯曲的第一布线电路基板的第一布线层的至少一部分和上述可弯曲的第二布线电路基板的第三布线层的至少一部分经由上述焊球连接。
8.根据权利要求6或7所述的电路模块，其特征在于：
上述凸起的顶面形成为凹球面，
在上述凸起的顶面上直接形成焊球。
9.一种布线电路基板的制造方法，其特征在于：
制备在金属层的表面上直接或者经由蚀刻阻挡层地形成凸起的基板，
在上述金属层的形成了凸起的面上，在没有形成上述凸起的部分形成比上述凸起厚的绝缘膜，
到露出上述凸起的顶面为止研磨上述绝缘膜，
在上述凸起的顶面上形成焊球。
10.根据权利要求9所述的布线电路基板的制造方法，其特征在于还包括：
在到露出上述凸起的顶面为止研磨了上述绝缘膜后，在上述凸起的顶面上形成上述焊球之前，通过蚀刻使上述凸起的顶面成为凹球面。
11.一种布线电路基板的制造方法，其特征在于：
制备在金属层的表面上直接或者经由蚀刻阻挡层地形成蚀刻的凸起的基板，
在上述金属层的形成了凸起的面上，在没有形成上述凸起的部分形成比上述凸起厚的绝缘膜，
到露出上述凸起的顶面为止研磨上述基板的绝缘膜，
在上述基板的绝缘膜的表面上形成其他的金属层，
通过有选择地蚀刻上述其他的金属层来形成布线层，
在上述凸起的顶面上直接或经由与上述凸起连接的上述布线层地形成焊球，所述焊球露出在所述布线电路基板的外表面上。
12.根据权利要求9或11所述的布线电路基板的制造方法，其特征在于还包括：
在形成上述绝缘膜之前，通过从上进行加压而压平上述凸起，加大其顶面的直径。
13.根据权利要求11所述的布线电路基板的制造方法，其特征在于还包括：
在到露出上述凸起的顶面为止研磨了上述绝缘膜后，在上述凸起的顶面上形成上述焊球之前，通过蚀刻使上述凸起的顶面成为凹球面。
CNB2004100318947A 2003-03-31 2004-03-31 布线电路基板、布线电路基板的制造方法和电路模块 Expired - Fee Related CN100542375C (zh)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP2003095167 2003-03-31
JP095167/2003 2003-03-31
JP118182/2003 2003-04-23
JP2003118182 2003-04-23
JP2003192192 2003-07-04
JP192192/2003 2003-07-04
JP289319/2003 2003-08-07
JP2003289319A JP2005045191A (ja) 2003-07-04 2003-08-07 配線回路基板の製造方法、及び多層配線基板の製造方法
JP2003307897A JP2004343030A (ja) 2003-03-31 2003-08-29 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
JP307897/2003 2003-08-29

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN200810169136XA Division CN101408688B (zh) 2003-03-31 2004-03-31 布线电路基板、布线电路基板的制造方法和电路模块
CNA200810169150XA Division CN101414566A (zh) 2003-03-31 2004-03-31 布线电路基板、布线电路基板的制造方法和电路模块

Publications (2)

Publication Number Publication Date
CN1571621A CN1571621A (zh) 2005-01-26
CN100542375C true CN100542375C (zh) 2009-09-16

Family

ID=33136255

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100318947A Expired - Fee Related CN100542375C (zh) 2003-03-31 2004-03-31 布线电路基板、布线电路基板的制造方法和电路模块

Country Status (5)

Country Link
US (2) US20040201096A1 (zh)
KR (1) KR20040086783A (zh)
CN (1) CN100542375C (zh)
HK (1) HK1073965A1 (zh)
TW (1) TW200507218A (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
TW200507131A (en) 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
US8641913B2 (en) * 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7495179B2 (en) * 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
JP2005181066A (ja) * 2003-12-18 2005-07-07 Denso Corp 圧力センサ
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US7902678B2 (en) * 2004-03-29 2011-03-08 Nec Corporation Semiconductor device and manufacturing method thereof
SG135065A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
US7765686B2 (en) * 2005-03-14 2010-08-03 Ricoh Company, Ltd. Multilayer wiring structure and method of manufacturing the same
US7521705B2 (en) * 2005-08-15 2009-04-21 Micron Technology, Inc. Reproducible resistance variable insulating memory devices having a shaped bottom electrode
US8653657B2 (en) * 2005-08-23 2014-02-18 Rohm Co., Ltd. Semiconductor chip, method of manufacturing semiconductor chip, and semiconductor device
TWI284949B (en) * 2005-09-09 2007-08-01 Chipmos Technologies Inc Bumped structure and its forming method
KR100714580B1 (ko) * 2005-11-03 2007-05-07 삼성전기주식회사 박막 커패시터 내장된 인쇄회로기판 제조방법 및 그로부터제조된 인쇄회로기판
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US7632708B2 (en) * 2005-12-27 2009-12-15 Tessera, Inc. Microelectronic component with photo-imageable substrate
US20160343593A1 (en) * 2006-05-10 2016-11-24 Amkor Technology, Inc. Semiconductor package including premold and method of manufacturing the same
KR100733814B1 (ko) * 2006-05-23 2007-07-02 삼성전기주식회사 인쇄회로기판 제조방법
US20080116587A1 (en) * 2006-11-16 2008-05-22 Chun Ho Fan Conductor polymer composite carrier with isoproperty conductive columns
US20080160752A1 (en) * 2007-01-03 2008-07-03 International Business Machines Corporation Method for chip to package interconnect
KR101388538B1 (ko) 2007-09-28 2014-04-23 테세라, 인코포레이티드 이중 포스트를 사용하여 플립칩 상호연결한 마이크로전자 어셈블리
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
JP5184335B2 (ja) * 2008-12-26 2013-04-17 株式会社フジクラ プリント配線板およびその製造方法、プリント配線板の接続方法
JP2010238996A (ja) * 2009-03-31 2010-10-21 Sanyo Electric Co Ltd 半導体モジュールの製造方法
CN102222625A (zh) * 2010-04-16 2011-10-19 展晶科技(深圳)有限公司 发光二极管封装结构及其基座的制造方法
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
KR101167429B1 (ko) 2010-10-11 2012-07-19 삼성전기주식회사 반도체 패키지의 제조방법
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
KR20120124319A (ko) * 2011-05-03 2012-11-13 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR20130050057A (ko) * 2011-11-07 2013-05-15 삼성전기주식회사 코일 부품의 제조 방법
CN103887181B (zh) * 2012-12-20 2017-10-10 深南电路有限公司 引线框架加工方法
CN103887180B (zh) * 2012-12-20 2016-09-28 深南电路有限公司 引线框架加工方法
CN103887179B (zh) * 2012-12-20 2017-10-10 深南电路有限公司 引线框架加工方法
CN104220647B (zh) * 2013-02-12 2017-09-29 株式会社新克 连续镀覆用图案形成滚筒及其制造方法
US9365947B2 (en) 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
JP6219155B2 (ja) 2013-12-13 2017-10-25 東芝メモリ株式会社 半導体装置の製造方法
JP6199724B2 (ja) * 2013-12-13 2017-09-20 東芝メモリ株式会社 半導体装置の製造方法
JP2015115552A (ja) 2013-12-13 2015-06-22 株式会社東芝 半導体装置およびその製造方法
JP6130312B2 (ja) * 2014-02-10 2017-05-17 新光電気工業株式会社 半導体装置及びその製造方法
CN104576587A (zh) * 2015-01-22 2015-04-29 中国电子科技集团公司第四十三研究所 一种封装用凸点结构
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
JP6541530B2 (ja) * 2015-09-24 2019-07-10 三ツ星ベルト株式会社 ビア充填基板並びにその製造方法及び前駆体
US10242927B2 (en) * 2015-12-31 2019-03-26 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
CN107809852A (zh) * 2016-09-08 2018-03-16 鹏鼎控股(深圳)股份有限公司 无导线表面电镀方法及由该方法制得的电路板
US11569192B2 (en) * 2017-05-25 2023-01-31 Shinkawa Ltd. Method for producing structure, and structure
JP6897318B2 (ja) * 2017-05-26 2021-06-30 凸版印刷株式会社 Ｉｃモジュール、ｉｃカード、およびそれらの製造方法
TWI693872B (zh) 2018-10-29 2020-05-11 欣興電子股份有限公司 電路板製造方法
US20240079307A1 (en) * 2022-09-07 2024-03-07 Qualcomm Incorporated Package comprising a substrate with post interconnects having a profile cross section of a trapezoid shape

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3606677A (en) * 1967-12-26 1971-09-21 Rca Corp Multilayer circuit board techniques
US4631100A (en) * 1983-01-10 1986-12-23 Pellegrino Peter P Method and apparatus for mass producing printed circuit boards
US5011580A (en) * 1989-10-24 1991-04-30 Microelectronics And Computer Technology Corporation Method of reworking an electrical multilayer interconnect
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
DE69218344T2 (de) * 1991-11-29 1997-10-23 Hitachi Chemical Co Ltd Herstellungsverfahren für eine gedruckte Schaltung
US5440805A (en) * 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
US5199163A (en) * 1992-06-01 1993-04-06 International Business Machines Corporation Metal transfer layers for parallel processing
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
US5914614A (en) * 1996-03-12 1999-06-22 International Business Machines Corporation High density cantilevered probe for electronic devices
US6703565B1 (en) * 1996-09-06 2004-03-09 Matsushita Electric Industrial Co., Ltd. Printed wiring board
US5878487A (en) * 1996-09-19 1999-03-09 Ford Motor Company Method of supporting an electrical circuit on an electrically insulative base substrate
US6262478B1 (en) * 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
US6015520A (en) * 1997-05-15 2000-01-18 International Business Machines Corporation Method for filling holes in printed wiring boards
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
JP4110303B2 (ja) * 1998-06-02 2008-07-02 沖電気工業株式会社 樹脂封止型半導体装置の製造方法
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
JP2000101245A (ja) * 1998-09-24 2000-04-07 Ngk Spark Plug Co Ltd 積層樹脂配線基板及びその製造方法
US6081026A (en) * 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
IL128200A (en) * 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
JP3872648B2 (ja) * 1999-05-12 2007-01-24 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに電子装置
US6204089B1 (en) * 1999-05-14 2001-03-20 Industrial Technology Research Institute Method for forming flip chip package utilizing cone shaped bumps
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
CA2340677C (en) * 1999-06-15 2005-07-05 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method for producing semiconductor package
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
JP3451373B2 (ja) * 1999-11-24 2003-09-29 オムロン株式会社 電磁波読み取り可能なデータキャリアの製造方法
US6900534B2 (en) * 2000-03-16 2005-05-31 Texas Instruments Incorporated Direct attach chip scale package
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3634735B2 (ja) * 2000-10-05 2005-03-30 三洋電機株式会社 半導体装置および半導体モジュール
US6624501B2 (en) * 2001-01-26 2003-09-23 Fujitsu Limited Capacitor and semiconductor device
JP2003051569A (ja) * 2001-08-03 2003-02-21 Seiko Epson Corp 半導体装置及びその製造方法
KR20030029743A (ko) * 2001-10-10 2003-04-16 삼성전자주식회사 플랙서블한 이중 배선기판을 이용한 적층 패키지
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly

Also Published As

Publication number Publication date
HK1073965A1 (en) 2005-10-21
CN1571621A (zh) 2005-01-26
TW200507218A (en) 2005-02-16
US20100242270A1 (en) 2010-09-30
US20040201096A1 (en) 2004-10-14
TWI333687B (zh) 2010-11-21
KR20040086783A (ko) 2004-10-12

Similar Documents

Publication Publication Date Title
CN100542375C (zh) 布线电路基板、布线电路基板的制造方法和电路模块
JP5084509B2 (ja) 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
CN100568489C (zh) 电路模块及其制造方法
US7229293B2 (en) Connecting structure of circuit board and method for manufacturing the same
CN102867798B (zh) 无核心层的封装基板及其制造方法
KR100495957B1 (ko) 배선회로기판 및 그 제조방법
CN1551712B (zh) 电子电路的连接结构及其连接方法
CN102867807B (zh) 无核心层的封装基板的制造方法
TWI343766B (en) Printed circuit board
US20020011348A1 (en) Flexible wiring boards and processes for producing flexible wiring board
CN103493610A (zh) 刚性柔性基板及其制造方法
CN103748977A (zh) 部件安装印刷电路基板及其制造方法
CN101409238A (zh) 无核层封装基板的制作方法
CN103794515A (zh) 芯片封装基板和结构及其制作方法
US20080169568A1 (en) Structure and method of making interconnect element having metal traces embedded in surface of dielectric
CN104241231A (zh) 芯片封装基板及其制作方法
TWI294760B (zh)
CN103906370B (zh) 芯片封装结构、具有内埋元件的电路板及其制作方法
JP2002043752A (ja) 配線基板，多層配線基板およびそれらの製造方法
CN111385970B (zh) 电路板结构及其制造方法
JP4603383B2 (ja) 配線基板及び半導体装置並びにそれらの製造方法
CN101408688B (zh) 布线电路基板、布线电路基板的制造方法和电路模块
US20070269929A1 (en) Method of reducing stress on a semiconductor die with a distributed plating pattern
US20070267759A1 (en) Semiconductor device with a distributed plating pattern
CN100591193C (zh) 布线基板、布线材料、覆铜层压板以及布线基板的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1073965

Country of ref document: HK

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20051202

Address after: Tokyo, Japan, Japan

Applicant after: Yoshisu Co., Ltd.

Co-applicant after: SA bardakci derette company

Address before: Tokyo, Japan, Japan

Applicant before: Yoshisu Co., Ltd.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: TESSERA INTERCONNECT MATERIALS

Free format text: FORMER OWNER: YOSHISU CO., LTD.; APPLICANT

Effective date: 20070622

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070622

Address after: American California

Applicant after: Tessera Interconnect Materials, Inc.

Address before: Tokyo, Japan, Japan

Applicant before: Yoshisu Co., Ltd.

Co-applicant before: Tessera Interconnect Materials, Inc.

C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1073965

Country of ref document: HK

ASS Succession or assignment of patent right

Owner name: EVEN SAS LTD.

Free format text: FORMER OWNER: NORTH KK;SOCKETSTRATE INC.

Effective date: 20120607

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120607

Address after: American California

Patentee after: Tessera Inc.

Address before: American California

Patentee before: Tessera Interconnect Materials, Inc.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090916

Termination date: 20140331