CN100459412C - 并列训练序列消除的方法与装置 - Google Patents

Abstract

一种执行训练序列消除的方法及装置，以自数据字段1的卷积尾端及该训练序列字段(其是得自多路信道的延迟分布)的前W-1个码片移除训练序列干扰及以消除在数据字段2的前W-1个码片训练序列分布，此两个操作基本上同时进行。该已接收突发数据，一般是一种时分双工突发数据，被储存，该训练序列干扰及在已接收突发数据的相对应部份是被移除及所得突发数据是被施用于一多址用户侦测器以得到符号序列。

Description

并列训练序列消除的方法与装置

技术领域

本发明是关于训练序列消除，更特定言之，本发明是关于利用演算执行训练序列消除的方法及装置，该演算使得已接收时分双工突发数据的数据字段1及数据字段2的并列训练序列消除可进行。

背景技术

如图1所示，一种突发数据经由具时间延迟扩散为(W-1)*T_c的多路信道接收，其中W表示码片数目且T_c表示码片历时。该时间(延迟)-扩散信道引起码片干扰，其中在已接收突发数据的每一个字段的卷积尾端向相邻字段突出。例如，在数据字段2的前W-1个码片的训练序列码片间干扰引起对应于前W-1个码片的符号的数据评估步骤的性能降级，除非该干扰的补偿被考虑，此特别是真的因传输功率控制(TPC)指令(仅在上行(UL))及传输型式组合指针(TFCI)位立即位于训练序列后且它们不由任何信道编码机制保护，希望藉由使用训练序列消除步骤以消除训练序列干扰以改善时分双工突发数据的二个数据部份的数据评估且此步骤是一种可被使用以加强任何候选数据评估演算的性能的单独步骤。

训练序列消除(此后亦称为MDC)亦可被施用以将训练序列干扰自数据字段1的卷积尾端移除至训练序列字段的前(W-1)个码片，亦如图1所示。此尾端亦由多路信道的延迟扩散产生且其至数据字段1的数据评估的并入产生更易观察的数据及形成在多址用户侦测(MUD)的A^HA矩阵的正确区块Toeplitz结构。

发明内容

训练序列消除被使用以自下列移除训练序列的影响：

训练序列字段的前W-1个码片，其允许进入该训练序列字段的第一数据字段的卷积尾端的较佳模式化，进一步允许该A^HA矩阵的模式化为正确区块Toeplitz；及数据字段2的前W-1个码片。一种技术被提供以计算训练序列干扰，此技术显著减少所需硬件及处理时间。

附图说明

本发明可由相关图式被了解，其中类似组件被指定为类似数字，且其中：

图1显示一种经传输突发数据、一种信道及一种已接收突发数据(时分双工DPCH)，其在解释训练序列消除的必要性是有用的。

图2为一种基站(BS)的数据解调电路的框图，其包括训练序列消除方块。

图3为一种类似于图2所示的BS电路的用户设备(UE)的数据解调电路的框图。

图4为一种显示使用本发明消除演算的用于训练序列消除的电路的框图。

图5为一种训练序列消除引擎的简略框图。

图6为一种更详细显示图5处理组件的其中一个的框图。

图7为一种显示训练序列消除方块如何干扰系统其它电路的框图。

图8为一种方式的图式表示，其中该数据字段的训练序列顺序的处理被合并。

图9为一种具体化本发明原则的训练序列消除装置的框图。

图10为一种用于解释处理组件计算的图示。

图11为一种用于解释如何处理细目的图示。

图12为一种用于突发数据型式2的训练序列偏移的执行方式的图示。

图13为一种显示训练序列消除处理时间表的简化图式。

图14为一种训练序列消除方法的简化流程图。

图15及16为分别显示预先加载及预处理器状态转换图层。

图17为处理组件状态转换图层。

图18为训练序列偏移状态转换图层。

图19为训练序列数据分组状态转换图层。

图20为数据输出状态转换图层。

具体实施方式

图2为一种框图，其显示用于在基站(BS)使用的时分双工突发数据的解调的数据解调电路10的框图。电路10包括一种Steiner信道估计器12，其接收该突发数据的训练序列部份，一种训练序列消除电路14接收包括数据部份、训练序列及保护间隔的该时分双工突发数据。信道估计器12的输出被施用于该后处理及训练序列侦测电路16，其在16a发展信道响应，此响应被施用于该训练序列消除电路，及在16b发展训练序列偏移数目，其同样地被施用于该训练序列消除电路14。

在16b的训练序列偏移数目亦被施用于编码决定电路18以决定在18a提供的信道化编码，其接着被施用于多址用户侦测器(MUD)20。训练序列消除电路14利用以上所述的输出以在14a产生经训练序列消除的突发数据，其被施用于该多址用户侦测器电路20。

清楚可见，训练序列消除在MUD处理前进行，该训练序列消除步骤起初分别建立在该训练序列字段接收的训练序列的前W-1个码片的估计及扩散进入数据字段2的训练序列的前W-1个码片。该已接收的训练序列估计是基于由该信道估计器12所提供的信道响应及得自训练序列侦测区块16的训练序列偏移数目而得到，信道估计器12使用已知演算以得到信道估计，训练序列侦测区块16同样地使用已知演算以得到训练序列偏移数目，这些训练序列偏移数目被使用以得到使用已知演算由编码决定电路18所进行的信道化编码。

该已接收突发数据被储存于缓冲器32，其协同图4的演算30，此演算30例如由图2的训练序列消除电路14执行。由在该已接收突发数据的相对应部份所产生的训练序列干扰被移除，所得突发数据被送至图2所示的MUD20。用于训练序列消除的观念为根据所得训练序列偏移数目及得自后处理及训练序列侦测电路16的信道响应进行训练序列干扰的估计，于是，经估计的干扰被使用以自该已接收突发数据消除有效的训练序列干扰。

训练序列消除被分别施用于已接收过采样序列的偶数及奇数样本。

图3显示由用户设备(UE)所使用的数据解调电路11，其中在第2及3图间的类似组件以类似数字指定，且图3包括训练序列消除区块且其与图2不同在于除了信道编码外，训练序列消除电路14训练序列消除电路14是耦合至编码决定电路18及编码决定电路18，其提供经侦测训练序列偏移18b至MUD 20。

在本发明消除电路所使用的数据包括：

数据输入包括由

表示的已接收突发数据，其包括二个数据部份、训练序列及保护间隔：

-形式：                          复数值向量

-长度：                          2560码片

-范围：                          未限定

Km组复数信道是数：

[ $\{{\stackrel{\→}{h}}^1,{\stackrel{\→}{h}}^2,\·\·\·,{\stackrel{\→}{h}}^{K_m}\}$ 其中 ${\stackrel{\→}{h}}^i=[h_0^i,h_1^i,h_2^i,\·\·\·,h_{W-1}^i]$ ]

-形式：                          复数值向量

-长度：                          K_m×W

-范围：                          未限定

K_m为藉由在该后处理及训练序列侦测电路16(参看图2)的训练序列侦测演算所侦测的不同训练序列数目，W为每一个信道响应的长度。

K_m训练序列偏移数目：每一个数目被用来产生一种相对应训练序列编码。

-形式：                          整值向量

-长度：                          1×K_m

-范围：                          1至K_m

一种形成该训练序列消除电路14部份的微处理机(未示出)提供在信道脉冲响应及训练序列偏移(相当于训练序列编码)间的联合，其显示信道响应所属的训练序列偏移(编码)。

该数据输出包括：

经训练序列消除突发数据：

-形式：                          复数值向量

-长度：                          2560码片

-范围：                          未限定

演算参数为：

最大训练序列偏移K，

每一个训练序列编码的长度L，

使用中的突发数据形式，

信道响应的长度W，其中依突发数据形式及最大训练序列偏移K而定，W＝28、32、57、64或114。

表1说明以上参数的值，

参数	叙述	突发数据形式1长	突发数据形式1正常	突发数据形式1短	突发数据形式2正常	突发数据形式2短
							K	最大训练序列偏移	4	8	16	3	6
W	在码片中每一个信道响应的长度	114	57	28或29	64	32
							L	每一个训练序列编码的长度	512	512	512	256	256

表1

图4说明训练序列消除演算。该已接收突发数据被储存于缓冲存储器32，以使该训练序列干扰在数据字段1及数据字段2的数据评估的影响可被移除。在相同时隙的长度L的活动训练序列编码是根据施用于步骤34的经输入侦测训练序列偏移数目而得到，该训练序列编码是使用习知演算而得到。而后基于该信道响应及活动训练序列编码的K_m联合对，两个已接收训练序列干扰序列在步骤36、步骤38被建构。第1个训练序列干扰是对应于在该训练序列字段接收的前W-1个码片训练序列，其妨碍该数据字段1的卷积尾端凸出进入该训练序列字段，如先前图1中所示。出现在36a的长度W-1的该已接收(W-1个码片)训练序列序列，可通过累积每一个信道响应而被模式化，其中每一个信道响应具有相对应的训练序列，如

其中m_i ^k表示伴随训练序列偏移k的训练序列

的第i个组件。注意 ${\stackrel{\‾}{m}}^k=\left[\right[m_0^k{m}_1^k\·\·\·m_{L-1}^k],$

表示累积运算子。换言的，该已接收训练序列序列为在该活动训练序列编码及信道响应间的K_m累积的叠合。方程式(1)可以矩阵形式重写如下：

$=\left[\begin{array}{c}{M}_0^{\mathrm{mid}}\\ M_1^{\mathrm{mid}}\\ M_2^{\mathrm{mid}}\\ \·\\ \·\\ \·\\ M_{W-2}^{\mathrm{mid}}\end{array}\right]$ 方程式(2)

其中表示列信道响应向量，的置换，且 ${\stackrel{\‾}{M}}^{\mathrm{mid}}=\left[\begin{array}{cccc}{M}_0^{\mathrm{mid}}& M_1^{\mathrm{mid}}& \·\·\·& M_{W-2}^{\mathrm{mid}}\end{array}\right].$ 该矩阵包括一些训练序列组件，对在上面方程式的LHS的所有K_m训练序列为尺寸(W-1)W·K_m。例如第i个列的LHS表示在已接收训练序列的第i个码片的瞬时所评估的K_m累积的和，在训练序列矩阵的每一个列的第k个分割包括促成该训练序列干扰的部份。此外， ${\left[\begin{array}{cccc}{\stackrel{\‾}{h}}^1& {\stackrel{\‾}{h}}^2& \·\·\·& {\stackrel{\‾}{h}}^{k_m}\end{array}\right]}^T$ 大小为K_m W×1且代表联合信道估计。

该第二已接收训练序列干扰对应于进入该数据字段2的已接收训练序列尾端的前W-1个码片，于此尾端是得自该信道的延迟扩散，且其破坏该已接收数据字段2的前W-1个码片(参看图1)。

建造该训练序列干扰的步骤类似于先前说明的该数据字段1的步骤，然而，在此情况下，该训练序列字段的卷积尾端扩散进入该数据字段2。在该数据字段2的前W-1个码片的训练序列干扰， ${\stackrel{\‾}{M}}^{\mathrm{data}2}=\left[\begin{array}{cccc}{M}_0^{\mathrm{data}2}& M_1^{\mathrm{data}2}& \·\·\·& M_{W-2}^{\mathrm{data}2}\end{array}\right]$ 可再以矩阵形模式化如下：

$=\left[\begin{array}{c}{M}_0^{\mathrm{data}2}\\ M_1^{\mathrm{data}2}\\ M_2^{\mathrm{data}2}\\ \·\\ \·\\ \·\\ M_{W-2}^{\mathrm{data}2}\end{array}\right]$ 方程式(3)

由方程式(2)及(3)分别模式化该两个训练序列干扰序列后，方程式(2)于步骤40自该已接收储存突发数据，

的训练序列字段的前W-1个码片消除，于此，在无噪声存在下，前W-1个码片的每一个由相对应训练序列码片及该数据字段1的卷积尾端所组成，如图1所示。接着于步骤42，藉由将方程式(3)自在该数据字段2，于

的前W-1个码片减去，在该数据字段2的训练序列干扰作用被移除。接着所得突发数据被认为是一种数据估计未受训练序列干扰影响的突发数据。

在步骤42a的输出被供给至MUD 20，参看图2，与在18a的输出一起得到出现在输出20a的经估计符号序列。

本发明技术的性能是依该信道估计及训练序列侦测演算的准确性而定，使用完善已知的信道响应，该实施应产生在所得讯号噪声比少于0.1dB。

因该训练序列消除处理(图3的电路14)在数据解调(使用MUD电路20)前完成，训练序列消除的处理时间直接影响MUD相关延迟，考虑传输功率控制(TPC)延迟及特别是得到粗TPC位的延迟，训练序列消除处理的延迟应少于80≈0.03时隙。

处理组件(PE)加法器执行一种训练序列及信道响应的“乘法”，如图5“乘法器”108所示。每一个PE具用于每一个消除向量的储存寄存器(亦即累加器)104、106，多任务器110选择合适的训练序列输出消除，如将于此文更详尽解释。

下列为系统设计的高等级说明。图7说明该训练序列消除区块72如何干扰系统70的其它组件，在处理期间，该训练序列消除区块72具至信道评估RAMs 74、76的完全存取而不会有来自其它方法的竞争。该信道评估包括具分为2个RAMs 74、76的实数及虚数成份的16-位复数值。

该训练序列服务器78基于训练序列数目及训练序列偏移供给16-位训练序列序列，每一个序列对应于16个1-位值。

信道评估(CHEST)80供给控制训练序列消除的功能性的配置参数，CHEST亦供给起始训练序列消除处理的控制讯号。

该经计算干扰序列是储存为2对RAMs 82-84及86-88，每一对由实数成份82、86及虚数成份84、88所组成。一对是用于该数据字段1干扰结果及第二对是用于该数据字段2干扰结果。

由于上说明的方程式2及方程式3，我们可了解该处理包括大量的矩阵乘法，左手侧矩阵的大小为(W-1)×W*Km，右手侧向量的大小为W*Km×1。相乘总数目为(W-1)*W*Km。因每一个训练序列样本的大小为1位，乘法器的进行可被简化及以多路器进行。

基于表1，最差情况的相乘数目发生于W＝57及Km＝8时，产生总共25,536的相乘。依序地执行这些相乘为无法接受的，因时钟循环的总数等于相乘的数目。而是，必须藉由指定处理组件(PE)至每一列并列地执行多列的乘法，每一列的PE可使用相乘及累加功能被习知地进行，之后总处理时间可为(W-1)*W*Km/NPE，其中NPE为PE’s的数目。

当NPE＝列数＝(W-1)时可达到处理时间的最大节省，在此情况下，最差情况的处理时间为W*Km，此发生于当W＝29及Km＝16且产生464个循环。若处理时间要求允许，PE’s的数目可少于总列数。对一部份处理时间该PE’s可被分配给一组列且然后对整个处理的下一部份再分配给不同组的列。

以上说明的方法假设方程式(2)及(3)的每一个被个别处理且对每一个方程式硬件必须被复制。由方程式(2)及方程式(3)我们了解第一个经相乘矩阵为上三角且第二个矩阵为下三角，我们可以合并此两个矩阵为单一矩阵因在它们中的两个之间没有重叠，此允许该两个方程式的处理可被合并为一个硬件方法，图8为该合并处理的图标表示。

此额外硬件在每一个PE包括两个(2)累加器而非1，及伴随控制逻辑，注意每一个PE依序执行横越已知列的相乘及累加，所以，在任何已知时钟循环期间，仅两个累加器的其中一个为活动的且其会累加上三角矩阵相乘的结果或下三角矩阵的结果。在列结束前，两个累加器具两个矩阵相乘的结果。

进行此功能所需的硬件量是直接关于提供进行处理的时间量及是直接关于用于计算的位宽度，因处理时间及位宽度要求不必要为固定的，此处的设计被选择要被参数化。

参数化在两个不同方向发生，首先，该位宽度被参数化使得设计的容易规模化，第二，并列使用的硬件量亦为参数，该设计是基于一种基本处理组件，称之为PE。所需PE’s的数目依该设计须如何被并列而定，所以，在该设计中PE’s的数目被参数化。

由方程式2及方程式3可注意在矩阵中的行i+1等于向下移位1列的行i，此使得使用移位寄存器94(参照图9)的简单结构可控制训练序列数据进入该PE’s的流量，图9为训练序列消除设计的框图。

在图9，有2个移位寄存器，上方的一个为92及下方的一个为94，该下方移位寄存器94供给训练序列数据至处理组件PE的每一个，该上方移位寄存器供给要被移位进入该下方移位寄存器94的数据，时序及控制由控制电路102进行。

在处理开始时，该下方寄存器94包含该数据字段1计算(下三角矩阵-参看图8)所需的所有数据。该上方寄存器日益增多地供给用于该数据字段2计算(上三角矩阵)的数据。在处理完成时，该下方移位寄存器94包含该数据字段2所需的所有数据。

该上方移位寄存器92的大小被固定在16位，该下方移位寄存器94的大小等于PE’s的数目且因此被参数化。该参数可采用16-位的相乘，该移位寄存器的每一个阶段包含一个二进制位(0或1)，其个别地控制减法及加法操作。

每一个移位寄存器具一组序列寄存器R，其允许处理被排列，该序列寄存器R由RAM 96以自下一个活动训练序列偏移的数据加载，且PEs处理储存于自目前训练序列偏移的工作移位寄存器94的数据。

注意由训练序列RAM 96回复的数据在被储存至该移位寄存器92、94前先被分组为16-位字符。

如上所述，图5为一种在训练序列消除设计中PE的简化、高等级的图，注意此图中有两个累加器104、106，然而一些硬件在两个方法间为共享的，在乘法器108该PE将信道响应向量“乘以”训练序列，输出选择器控制多任务器110以选择累加器104、106的其中一个的内容。

因信道估计及训练序列位为复数值样本，该PEs必须执行复数演算，然而，一个完全的乘法器是不必要的，因为训练序列值由单一字节成。

根据3GPP TS 25.221：mi＝(j)i*mi对所有i＝1，…，P

所以，该训练序列样本代表4个可能值：

1+0j

0+1j

-1+0j

0-1j

的1个，

信道估计包括多位复数值

A+Bj

所以，将该信道响应乘以该训练序列样本产生4个可能值：

(A+Bj)(1+0j)＝A+Bj

(A+Bj)(0+1j)＝-B+Aj

(A+Bj)(-1+0j)＝-A-Bj

(A+Bj)(1-1j)＝B-Aj

的1个。

由此我们了解乘法可以一对多路器(多任务器)120、122及一对加法器/减法器124、126进行，如图6所示。在提供各训练序列输出的值128的训练序列位值m_i控制输入的符号(亦即该样本被加或被减)，在进行处理时用以提供各训练序列输出的相130的2-位相控制输入如何被多路为该PE，该PE在计时输出132被起始，经由多任务器131加载零进入累加器134、136，对每一个干扰值，每一个累加器于134a及134b累加实数部份REAL 1及REAL 2及于136a及136b累加虚数部份Imag.1及Imag.2，如在图4的步骤36及步骤38所示。多任务器138及140分别选择值REAL 1、REAL 2及Imag.1与Imag.2的其中一个，在多任务器138、140的输出的每一个值被送回加法器/减法器124、126以进行下一个加法/减法操作。

图10图标地显示矩阵乘法方法及说明在训练序列消除设计中处理组件的角色，每一个PE被指定至一已知列。应注意每一列包含来自于以上方程式的下三角及上三角部份的数据，所以，在每一列的处理循环结束时，每一个PE的累加器分别包括数据字段1及数据字段2的干扰值。

由图8的考量，可了解上方矩阵U的第一列的PE不提供伴随最左手侧行的训练序列PE的输出，然而在下方矩阵L的第一列的最左手侧行的PE提供了输出。指定至第一列的PE提供下方矩阵L的所有其余列的输出且没有上方矩阵U的输出。

此形式对每一个后续列重复，其中每一列的多一个行位置形成矩阵U的输出且少一个行位置形成矩阵L的输出，直到在最后一列，没有矩阵L的输出且最后一列的所有行形成矩阵U的输出。

对MDC的已知实施，PE’s的数目可小于所需计算的数目，在此情况下，列的总数被区分为大小为PE’s数目的区段，此说明于图13。在每一个处理步骤结束时，该输出数据必须在下一个处理步骤开始前被写出。该处理步骤被重复直到所有数据已被处理。注意最后处理步骤可使用少于PE’s的总数。

表2显示得自合并已知训练序列偏移的方程式2及方程式3的经合并训练序列矩阵。

表2-经合并训练序列矩阵

注意对已知训练序列偏移所需的训练序列组件的总数包括0至W-2及L-(W-1)至L-1，亦注意因该训练序列为重复的，L-1及0为连续的。所以，所需要的该总组件包括自L-(W-1)至W-2的连续串行。当总列的子集因有限数目的PE’s而被处理，所需组件的串行仍为连续的因仅起始点及结束点被改变。所以，回复训练序列样本可由建立起始点及依序回复数据直到所有需要数据被回复而被简化，此简化了该训练序列分组控制逻辑。

实际上，训练序列消除建立结束点及以相反顺序回复样本，此是因为下三角矩阵先被处理。

注意以上所列出的指数皆相关于特定训练序列偏移的基本训练序列补偿。绝对的训练序列指数讨论如下。

图12显示训练序列消除如何计算突发数据形式2的训练序列样本的实例。如以上所述，MDC在处理起始时要求自训练序列服务器的整个基本训练序列序列(长度P)及将其储存于当地RAM。一种特定使用者的训练序列由基本训练序列的循环偏移样式的L个样本所组成。

MDC藉由以圆形方式定地址该训练序列RAM而产生一种经偏移训练序列序列，该起始点是基于该训练序列偏移数。

表3列出由第三代(3G)规范的两(2)个不同版本的方程式，其定义如何基于基本训练序列产生起始训练序列补偿。两种版本皆示出做为参考，依据那一个版本被用做设计的自旋1。表4及表5分别列出自长的及短的训练序列的相对应方程式所计算得到的起始补偿值。

表3-计算训练序列偏移的方程式

由TS 25.221

                             V3.3.0

                                                            

方程式1(K’-k)W              k＝1至K’

方程式2(K-k)W+floor(P/K)     k＝K’+1至K

由TS 25.221

                              V4.1.0

                                                            

方程式1(K’-k)W               k＝1至K’

方程式2(K-k-1)W+floor(P/K)    k＝K’+1至K-1

方程式3(K’-1)W+floor(P/K)    k＝K

表4-长训练序列的起始训练序列补偿

假设：K’＝8，K＝16，W＝57，P＝456，L＝512

k	v3.3.0	v4.1.0
			1	399	399
2	342	342
			3	285	285
4	228	228
			5	171	171
6	114	114
			7	57	57
8	0	0
			9	427	370
10	370	313
			11	313	256
12	256	199
			13	199	142
14	142	85
			15	85	28
16	28	427

表5-短训练序列的起始训练序列补偿

假设：K’＝3，K＝6，W＝64，P＝192，L＝256

k	v3.3.0	v4.1.0
			1	128	128
2	64	64
			3	0	0

4	160	96
			5	96	32
6	32	160

图13说明对应于框图的处理时间表。

步骤1：在Steiner处理开始时，CHEST开始训练序列消除预加载方法，在此方法期间，训练序列消除要求自训练序列服务器的整体基本训练序列序列并将其储存于当地RAM。

步骤2：在后处理完成后，CHEST开始训练序列消除主要处理，在此方法期间，训练序列消除回复每一个活动训练序列偏移的训练序列样本及信道响应。

步骤3：在处理结束时，每一个PE包括2个充满数据的累加器，自每一个PE(对应于数据字段1结果)的第一累加器被依序多路输出及储存至RAMs(参看RAM82及84-图7)。接着，自每一个处理组件的第二累加器(数据字段2结果)被依序多路输出及储存(RAMs 86及88)。

步骤4，5：若处理组件数目小于W-1，步骤2及3被重复直到所有所需处理被完成。

以下为处理流程及有限状态机的叙述，其控制训练序列消除作用内的各种方法。

图14说明所发生的处理以进行训练序列消除作用，此类似于图13所示的处理时间表，但分细项为所需的控制方法。

于此有二(2)个起始MDC处理的控制讯号，第一个讯号起始MDC预加载方法(S1)，第二个控制讯号开始MDC主要处理(S2)。

所提供处理组件(PEs)的每一个被指定以处理矩阵乘法(S3)的一列。若PE’s的总数小于列的总数(W-1)，则该PE’s可被指定为第一组列。一旦此组列的处理完成，该PE’s可被再指定为下一组列，此被重复直到所有列已被处理。

下一步为经由每一个训练序列偏移循环以寻找活动训练序列(S4)，当活动偏移被找到时，矩阵乘法继续(S5)。

乘法持续目前偏移的整个训练序列序列，此持续直到所有训练序列偏移已被处理，一旦所有活动训练序列偏移已被处理(S6)，数据被提供给数据字段1及数据字段2(S7)，数据被依序输出及写至输出RAMs。

整个方法被重复直到所有W-1个列被处理(S8)。

在图15至图20所示的状态机控制图16流程图所说明的方法。

图15的预加载状态机要求自训练序列服务器的目前训练序列号码并将该数据储存于当地RAM，当整个序列被储存时该方法完成。

图16的微处理器经由活动训练序列参数定序以数到需被处理的活动训练序列总数。

图17的处理组件状态机保持追踪已被处理的列数且其PE’s被指定至每一列，此状态机持续处理直到所有训练序列消除矩阵的列已被处理。

图18的训练序列偏移状态机经由每一个训练序列偏移定序以处理每一个活动偏移。当偏移数目被增加，该状态机检查目前偏移是否为活动的。若训练序列偏移为活动的，该数据分组状态机被起始以回复训练序列数据，一旦所有训练序列偏移已被处理，此状态机开始数据输出状态机。

图19的训练序列数据分组状态机负责自当地RAM回复训练序列数据及将其分组为16-位字符。数据由RAM回复的顺序是基于目前的训练序列偏移。

图20的数据输出状态机负责将训练序列消除输出数据依序写至RAM，所有数据字段1结果先被写入，数据字段2结果再被写入。

内部位宽度被选择以容纳下列最大参数：

-PEs最大数目＝64

-最大W＝114

表6-各种参数处理次数表

NPEs	K＝4W＝114	K＝8W＝57	K＝16W＝29	K＝3W＝64	K＝6W＝32
						16	4427	2221	1135	1013	511
32	2380	1181	610	578	295
						48	1887	1205	610	581	295
64	1397	715	610	365	295

表6列出所需时钟循环的数目以执行已知参数的训练序列消除，该方法自处理开始被进行，不包括自训练序列服务器的训练序列预加载。

Claims (32)

1.一种在一时分双工突发数据中并列训练序列消除的方法，用以自已接收突发数据的相对应部份消除训练序列干扰的影响，其包括：

a.接收及储存该已接收突发数据；

b.自该已接收突发数据的训练序列部份决定一信道估计；

c.使用该信道估计以得到训练序列偏移数目以及信道响应；

d.使用该信道响应、训练序列偏移数目及该已接收突发数据以消除训练序列干扰在已接收突发数据的影响，此已接收突发数据包括数据部份、训练序列、及保护时间间隔，藉此从该已接收突发数据中消除该训练序列干扰，该已接收突发数据由数据字段1、训练序列、及数据字段2所组成。

2.根据权利要求1所述的方法，其中该消除步骤包括使用该信道响应及训练序列偏移以建构在突出进入该训练序列字段的数据字段1的卷积尾端上的训练序列干扰及在数据字段2的前W-1个码片的训练序列干扰。

3.根据权利要求2所述的方法，其中在步骤(d)所得到的该训练序列干扰被连续自在步骤(a)执行期间暂时储存的已接收突发数据中减去。

4.一种并列训练序列消除的方法，其包括：

储存一种包括至少第一及第二数据部份及训练序列的突发数据；

于该第一数据部份的尾端上建构训练序列干扰，该第一数据部份是突出在响应信道响应及该训练序列偏移数目的训练序列字段；

于响应该训练序列偏移数目及信道响应的该突发数据的第二数据部份的一第一组码片上构建训练序列干扰；

自该突发数据的该训练序列的第一个数目的码片减去该训练序列干扰以提供一中间结果；及

自该中间结果的该第二数据部份的一第一已知码片数目减去该训练序列干扰以提供一经训练序列消除的突发数据。

5.根据权利要求4所述的方法，其中该训练序列偏移数目是由将已接收训练序列偏移转为训练序列编码而得到。

6.根据权利要求4所述的方法，其中该第一数据部份的该训练序列干扰包括在突出于训练序列字段的该第一数据部份的尾端的训练序列干扰。

7.根据权利要求4所述的方法，其中建造在该第二数据部份的码片的该训练序列干扰包括该第二数据部份的前W-1个码片，其中W＝码片数目。

8.一种训练序列消除的方法，其包括：

a.储存一训练序列于一多阶段移位寄存器，该多阶段移位寄存器具有一输入阶段及一输出阶段；

b.施用该寄存器的每一个阶段的值至一附属乘法器，藉此每一个乘法器将其附属阶段的训练序列乘以信道响应；

c.将每一个乘法器的输出分为实数部份及虚数部份；及

d.分别储存该实数及虚数部份。

9.根据权利要求8所述的方法，其更包括：

e.将在每一个阶段的值以一已知方向移位，以将每一个阶段的值向前送至乘法器，其伴随着响应每一个乘法操作的下一个阶段；及

f.重复步骤b至d。

10.根据权利要求9所述的方法，其中步骤b至f是被重复直到原先置于该输入阶段的训练序列已达到一已知阶段。

11.根据权利要求8所述的方法，其中更包括从一突发数据的一训练序列字段的一已知数目的码片中减去该实数及虚数部分。

12.根据权利要求8所述的方法，其中更包括从一突发数据的一数据字段的一已知数目的码片中减去该实数及虚数部分。

13.一种在一时分双工突发数据并列训练序列消除的装置，以自已接收突发数据的相对应部份消除训练序列干扰的影响，其包括：

接收及储存该已接收突发数据的装置；

自一种已接收突发数据的一训练序列部份决定一信道估计的装置；

使用该信道估计以得到信道响应及训练序列偏移数目的装置；

响应该信道响应、训练序列偏移数目及已接收突发数据的装置以消除训练序列干扰在已接收突发数据的影响，该已接收的突发数据包括数据部份、训练序列、及一保护时间间隔，藉此从该已接收突发数据中消除在一已接收突发数据的该训练序列干扰，该已接收突发数据是由数据字段1、训练序列、及数据字段2所组成。

14.根据权利要求13所述的装置，其中该消除步骤包括使用该信道响应及训练序列偏移的装置以建造在突出进入该训练序列字段的数据字段1的卷积尾端上的一第一训练序列干扰及在数据字段2的前W-1个码片的一第二训练序列干扰。

15.根据权利要求14所述的装置，其包括连续自己储存的突发数据减去该第一及第二训练序列干扰的装置。

16.一种并列训练序列消除的装置，其包括：

设置用以储存一包括至少第一及第二数据部份及训练序列的已接收突发数据的单元；

建构设置用以在该第一该数据部份的一尾端上构建训练序列的单元，该第一数据部份是突出在响应信道响应及训练序列偏移数目的训练序列字段；

设置用以于响应该训练序列偏移数目及信道响应的该第二数据部份的一第一组码片上构建训练序列干扰的单元；

设置用以自该训练序列的一第一已知码片数目减去该训练序列干扰，以提供一中间结果的单元；及

设置用以自该中间结果的该第二数据部份的一第一已知码片数目减去该训练序列干扰，以提供经训练序列消除的突发数据的单元。

17.根据权利要求16所述的装置，其中该训练序列偏移数目是藉由将已接收训练序列偏移转为训练序列编码而得到。

18.根据权利要求16所述的装置，其中该第一数据部份的训练序列干扰包括在突出于训练序列字段的第一数据部份的一卷积尾端的训练序列干扰。

19.根据权利要求16所述的装置，其中建构在该第二数据部份的码片的该训练序列干扰包括该第二数据部份的前W-1个码片，其中W＝码片数目。

20.一种训练序列消除的装置，其包括：

转移一训练序列至一多阶段移位寄存器的装置；

施用在该寄存器的每一个阶段的值至一附属乘法器的装置，藉此每一个乘法器将其附属阶段的训练序列乘以信道响应；

将每一个乘法器的输出分为实数部份及虚数部份的装置；及

分别储存该实数及虚数部份的装置。

21.根据权利要求20所述的装置，其更包括：

将在每一个阶段的内容以一已知方向移位以将每一个上游阶段的内容向前送至一乘法器的装置，其伴随着下一个下游阶段。

22.根据权利要求21所述的装置，其更包括累加每一个乘法器输出。

23.根据权利要求20所述的装置，其更包括从一突发数据的训练序列字段的一已知数目的码片中减去该实数及虚数部分。

24.根据权利要求20所述的装置，其更包括从一突发数据的数据字段的一已知数目的码片中减去该实数及虚数部分。

25.根据权利要求20所述的装置，其中每一个乘法器包括：

一加法器/减法器以分别将一信道响应加至一总值，当一导码内容为一第一二进制状态及自该总值减去该信道响应时，其训练序列内容为一种第二二进制状态；

一累加器，以将该加法器/减法器的输出加至目前内容以提供一总值；及

一多任务器，以提供该总值至该加法器/减法器以进行下一个加法/减法操作。

26.根据权利要求25所述的装置，其更包括起始化响应一消除操作的起始化的该累加器的装置。

27.一种从由第一及第二数据字段及多位训练序列所组成的一已接收突发数据消除训练序列干扰的装置，该装置包括：

多个处理组件；

自该突发数据得到信道响应及训练序列的装置；

选择性地耦合该信道响应至每一个处理组件的装置

连续地耦合该训练序列的每一个位至每一个处理组件的装置；

每一个处理组件包括合并每一个信道响应及每一个训练序列位的装置；

第一及第二累加器以累加每一个信道响应的每一个处理组件的输出；及

分别自该第一及第二数据字段移除在该第一及第二累加器的每一个值的装置。

28.根据权利要求27所述的装置，其中每一个处理组件的合并装置包括；

一加法器/减法器，以分别对一已知值加上或减去一附属信道响应，该已知值提供至该加法器/减法器，该加法器/减法器响应一训练序列位的一二进制状态，该二进制状态耦合至该训练序列位；

一多任务器，以选择性地将该加法器/减法器的输出耦合至该第一及第二累加器其中之一；及

一多任务器，以选择性地供给该第一及第二累加器其中之一的内容以提供该已知值至该加法器/减法器。

29.根据权利要求28所述的装置，其更包括起始化该第一及第二累加器的装置，以提供一种预备消除操作的起始已知值。

30.根据权利要求27所述的装置，其中该信道响应由实数及虚数成份所组成；及

每一个处理组件的合并装置包括第一及第二加法器/减法器以分别自一已知值加上或减去该信道响应。

31.根据权利要求30所述的装置，其中该第一及第二加法器/减法器分别累加实数及虚数成份。

32.根据权利要求30所述的装置，其中每一个加法器/减法器选择性地处理要被个别地自第一及第二数据字段消除的干扰值。

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