CN100433332C - 存储增益单元及其形成和操作状态读取方法与存储电路 - Google Patents

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Abstract

一种用于存储电路的增益单元，一种由多个增益单元形成的存储电路，以及制作此种增益单元和存储电路的方法。所述存储增益单元包括存储电容器，写入部件和读取部件，所述写入部件与所述存储电容器电连接，从而对所述存储电容器进行充电和放电，以限定存储电荷。所述读取部件包括一个或多个半导电的碳纳米管，其每一个均电连接在源极和漏极之间。每个碳纳米管的一部分均受读取栅极和存储电容器的栅控，由此调整通过每个半导电的碳纳米管由源极流至漏极的电流。所述电流与所述存储电容器存储的电荷成正比。在某些实施例中，所述存储增益单元可以包括多个存储电容器。

Description

存储增益单元及其形成和操作状态读取方法与存储电路
技术领域
本发明大体上涉及半导体结构和器件及其制造方法，尤其涉及存储增益单元(memory gain cells)和存储电路以及制造这种存储增益单元和存储电路的方法。
背景技术
随机存取存储(RAM)器件允许在其存储单元上进行读写操作，以操作和访问所存储的二进制数据或二进制操作状态。举例的RAM器件包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。典型地，高二进制操作状态(即高逻辑电平)近似等于电源电压，低二进制操作状态(即低逻辑电平)近似等于通常为地电位的参考电压。SRAM存储单元用于保持所存储的二进制操作状态，直到保持值被新数值改写或断电。相反，除非每隔几个毫秒就感测保持值并将保持值写回DRAM单元，从而将DRAM存储单元恢复到初始状态，否则DRAM存储单元就会丢失所存储的二进制操作状态。尽管存在这种限制，由DRAM存储单元构成的存储电路还是比基于SRAM存储单元的存储电路更受很多应用的青睐，因为前者具有显著提高的可用单元密度，并且只需要小功率。
每个SRAM存储单元所需的面积对确定SRAM存储电路的数据存储容量有影响。这一面积是构成每个存储单元的元件数目以及每个元件外形尺寸的函数。
常规SRAM存储单元是由四到六个晶体管组成的，其具有四个交叉连接(cross-coupled)晶体管或两个晶体管和两个电阻器，以及两个单元访问(cell-access)晶体管。与每个SRAM存储单元需要大量晶体管相反，DRAM存储单元可以由用于保持电荷的单个电容器和用于访问作为电荷存储在电容器中的保持值的单个晶体管构成。由于光刻技术的发展而带来的形体尺寸的降低可以改善绝对(absolute)SRAM单元尺寸。但是，对SRAM单元尺寸的进一步降低可能要求对基本单元构造做出更为根本的改变。尽管和DRAM单元相比具有优势，但是传统的SRAM单元造价高，要在衬底表面上占用很大面积，这限制了单元密度。
增益单元的操作与SRAM的操作和DRAM单元的操作都相反。在传统的增益单元中，存储电容器所保留的电荷起着调节通过远程访问电路感测到的流经传感(sense)源极和传感漏极的电流的栅极的作用。与DRAM单元类似，必须对增益单元的保持值进行周期性地刷新。尽管增益单元没有DRAM单元小巧，但是增益单元的操作比DRAM单元更快。尽管增益单元的操作比SRAM单元慢，但是增益单元比SRAM单元更加小巧。因此，增益单元适合作为诸如芯片上高速缓存的应用的候选者。
因此，需要这样一种存储电路，在这种存储电路中，每个增益单元比传统的SRAM单元占据更小的每单元面积，并结合了作为存储部件的存储电容器，此外，还具有存取要求简化的特点。
发明内容
根据本发明的原理，存储增益单元包括：存储电容器；与存储电容器电耦合，用于对存储电容器进行充电和放电以确定所存储的电荷的写入部件；以及读取部件。读取部件包括源极，漏极，覆盖存储电容器的读取栅极，以及至少一个半导电的碳纳米管，其第一和第二末端分别与所述源极和漏极电耦合。每个碳纳米管位于第一和第二末端之间的部分通过读取栅极和存储电容器受到栅控(gated)，从而调节从源极经过每个半导电的碳纳米管流至漏极的电流。电流的大小依存储电容器所存储的电荷而定。在本发明的某些备选实施例中，存储增益单元可以包括额外的存储电容器。存储电路可以由存储增益单元的互连阵列构成。
附图说明
所包含的，作为本说明的一部分的附图对本发明的实施例进行了举例说明，附图连同上文中对本发明的一般性说明，以及下文中给出的对实施例的详细说明用来说明本发明的原理。
图1A是衬底的一部分的概略性顶视图。
图1B是大体沿图1A中1B-1B线得到的剖面图。
图1C是大体沿图1A中1C-1C线得到的剖面图。
图2A、2B和2C是在后续制造阶段中分别与图1A、1B和1C类似的图示。
图3A、3B和3C是在后续制造阶段中分别与图2A、2B和2C类似的图示。
图4A、4B和4C是在后续制造阶段中分别与图3A、3B和3C类似的图示。
图5A、5B和5C是在后续制造阶段中分别与图4A、4B和4C类似的图示。
图6A、6B和6C是在后续制造阶段中分别与图5A、5B和5C类似的图示。
图7A、7B和7C是在后续制造阶段中分别与图6A、6B和6C类似的图示。
图8A、8B和8C是在后续制造阶段中分别与图7A、7B和7C类似的图示。
图9A、9B和9C是在后续制造阶段中分别与图8A、8B和8C类似的图示。
图10A、10B和10C是在后续制造阶段中分别与图9A、9B和9C类似的图示。
图11A、11B和11C是在后续制造阶段中分别与图10A、10B和10C类似的图示。
图12A、12B和12C是在后续制造阶段中分别与图11A、11B和11C类似的图示。
图13A、13B和13C是在后续制造阶段中分别与图12A、12B和12C类似的图示。
图14A、14B和14C是在后续制造阶段中分别与图13A、13B和13C类似的图示。
图15是本发明的存储增益单元的备选实施例的概略性剖面图。
图16是本发明的存储增益单元的备选实施例的概略性剖面图。
图17是本发明的存储增益单元的备选实施例的概略性剖面图。
具体实施方式
参照图1A、1B和1C，在由半导体材料构成的衬底12上形成垫结构(padstructure)10。衬底12优选为单晶硅晶片，其含有浓度相对较低的掺杂剂，从而使其为n型或p型。典型地，垫结构10为绝缘体，其包括通过诸如二氧化硅(SiO2)的薄氧化层11与衬底12隔开地氮化物层(Si3N4)，可以通过将衬底12暴露在干燥的氧气环境中或加热环境下的蒸汽中的方法生成薄氧化层。如下所述，光刻胶图案化层14形成于垫结构10上，用于限定隔离的衬底区域。
文中以举例的方式而不是以限制的方式引用诸如“垂直”、“水平”等术语，从而建立起参考系。文中使用的术语“水平”定义为与衬底12的常规平面或表面平行的平面，而不管方向如何。术语“垂直”表示与所定义的“水平”相垂直的方向。诸如“在......上(on)”、“上”(above)、“下”(below)、“侧(如侧壁中的侧)”(side)、“高”(higher)、“低”(lower)、“以上”(over)、“以下”(beneath)以及“之下”(under)的术语是参照“水平面”定义的。应当理解的是：在不背离本发明的精神和范围的前提下，也可以采用其他参考系。
参照图2A、2B和2C，其中类似的功能部件引用图1A、1B和1C中类似的参考数字，在后续的制造阶段中，采用光刻胶图案化层14作为平版印刷模板通过标准的蚀刻工艺对垫结构10和衬底12构图，以限定衬底12中的沟槽。剥去光刻胶14后，通过向沟槽中完全填充适当电介质材料的共形(conformal)层的方法形成隔离区16，例如，电介质材料可以是通过化学气相淀积法(CVD)共形(conformally)淀积的二氧化硅。去除覆盖有源区域18的电介质材料，将隔离区16和有源区域18所限定的合成表面磨平，并通过化学机械抛光工艺或任何其他合适的平面化技术平面化。图案化垫结构10为平面化操作起着抛光阻挡的作用，在平面化操作结束后，将其从衬底12上去除。平面化操作在隔离区16和衬底12的有源区域18之间产生一个共平面的表面。隔离区16限定了衬底12中有源区域18的尺寸和布局，可以在有源区域18的内部和上面构建半导体器件。
参照图3A、3B和3C，其中类似的功能部件参照图2A、2B和2C中类似的参考数字，在后续制造阶段中，形成半导体写入部件20，其被示为金属-氧化物-半导体场效应晶体管(MOSFET)。在有源区域18上形成图案化栅极电介质21。栅极电介质优选包括从干燥氧气环境或蒸汽中生长的氧化物(即SiO2)。栅极电介质21的厚度视写入部件20所要求的性能而定。
之后，在栅极电介质之上淀积一层导电材料，在导电材料上淀积一层绝缘材料，并通过标准的光刻技术和蚀刻工艺去除所选择的区域，从而形成写入部件20的栅电极22。在构图后，由绝缘材料构成的自对准帽盖层29覆盖由导电材料构成的栅电极22。每个有源区域18的栅电极22与对应的栅极电介质21之间具有覆盖关系。电极22的导电材料可以是多晶硅，其通过适当的掺杂剂使其高度导电。在备选实施例中，栅电极22可以由一种或多种诸如钼、钛、钽或镍的金属，或金属硅化物，或金属氮化物构成，栅极电介质21可以由众多候选的高介电常数(高k)材料中的任何一种构成，其包括但不限于本领域的普通技术人员所认可的Si3N4、氮氧化物SiOxNy、SiO2和Si3N4的栅极电介质叠层以及类似Ta2O5的金属氧化物。
例如，可以采用本领域的普通技术人员所熟悉的技术，在栅电极22的相对侧形成源极延伸24和漏极延伸26。简而言之，可以采用栅电极22作为自对准离子注入掩模将适合p型延伸区域或n型延伸区域24、26的掺杂剂物质注入到衬底12当中，并对衬底12进行热退火，以活化掺杂剂。之后，可以在栅电极22上，采用本领域的普通技术人员所熟悉的诸如Si3N4的材料形成侧壁隔层28。栅电极22和侧壁隔层28在注入掺杂剂物质的过程中起着自对准掩模的作用，注入掺杂剂物质的目的在于形成深掺杂源极区域30和深掺杂漏极区域32。注入掺杂剂物质以形成源极区域30和漏极区域32的技术是本领域的普通技术人员所熟悉的。简而言之，可以采用栅电极22和侧壁隔层28作为自对准离子注入掩模将适合p型或n型源极区域30和漏极区域32的掺杂剂物质注入到衬底12的有源区域18当中，并对衬底12进行热退火，以活化掺杂剂。衬底12限定在源极区域30和漏极区域32之间的部分构成沟道23，其电阻率受到从电源施加给栅电极22，并通过栅极电介质21静电耦合至沟道23的电压控制。
栅电极22延伸到页面平面中并延伸到其外，用于连接排列在存储电路的一列中的写入部件20。覆盖栅极电介质21的一段栅电极22作为用于存储增益单元64(图14A-C)的写入部件20的单个栅电极运行，存储增益单元64是构成存储电路的众多相同的增益单元中的一个。与栅电极22类似，并且通常与之平行的其他写入线连接位于存储电路的其他列中的写入部件20。
参照图4A、4B和4C，其中类似的功能部件引用图3A、3B和3C中类似的参考数字，在后续制造阶段中，通过例如CVD的方法在衬底12上淀积诸如SiO2的电绝缘材料或其他电介质层34，之后，通过CMP工艺或其他合适的平面化技术，采用帽盖层29为抛光阻挡层将层34磨平。之后，在层34上淀积由诸如Si3N4的另一种绝缘物质构成的抛光阻挡层36。
参照图5A、5B和5C，其中类似的功能部件参照图4A、4B和4C中类似的参考数字，在后续制造阶段，采用标准的平版印刷技术和各向异性蚀刻技术在层34和层36中、隔离区16的电介质材料中以及与写入部件20相邻的衬底12中形成开口。形成开口的过程中所采用的平版印刷步骤所包括的步骤有：将光刻胶涂布到抛光阻挡层36上，将光刻胶暴露到辐射图案下，并采用常规显影剂对光刻胶中的图案显影。所采用的蚀刻步骤包括能够去除层34和层36，以及隔离区16的未掩蔽区域，并在衬底12中渗透至适当深度的，诸如反应离子蚀刻的常规干法蚀刻工艺。在剥去光刻胶层之后，在开口的底部以及开口的侧壁上形成由诸如热氧化物或Si3N4的，适当的电介质构成的层40，该层40在可将导电插头39与衬底12有效隔离的垂直范围内形成。填充开口的导电插头39始于由诸如重掺杂的多晶硅的导体构成的共形层，该共形层通过CMP工艺或任何其他合适的平面化技术磨平，截止于抛光阻挡层36的上水平面上。
参照图6A、6B和6C，其中，类似的功能部件参照图5A、5B和5C中类似的参考数字，在后续的制造阶段，通过定时的干法蚀刻工艺使导电插头39凹陷至垂直方向低于漏极区域32的水平位置并位于隔离区16的垂直范围内的深度。图案化层36在对插头39进行凹入处理的蚀刻工艺中起着硬掩模的作用，这一蚀刻工艺对于形成层40的材料也具有选择性。如果隔离区16和层34未受层40的保护，那么这一蚀刻工艺还必须对形成隔离区16和形成层34的材料具有选择性。
参照图7A、7B和7C，其中类似的功能部件参照图6A、6B和6C中类似的参考数字，在后续的制造阶段，从衬底12的侧壁上去除垂直层40，直至导电插头39的凹陷平面的深度。之后，通过标准的平版印刷技术和蚀刻工艺将接触开口42(图7A)开口至源极区域30。简而言之，将光刻胶层44涂布到衬底12上并通过常规方法构图，以限定覆盖层36的掩蔽和非掩蔽区域，之后通过各向异性的干法蚀刻工艺在图案的未掩蔽区域中去除层34和层36的诸部分。
参照图8A、8B、和8C，其中类似的功能部件参照图7A、7B和7C中类似的参考数字，在后续制造阶段剥去图案化的光刻胶层44。导电插头39之上的凹陷是由另一个导电插头45填充的，导电插头45源自由诸如重掺杂多晶硅的导体构成的共形层，将其填充到凹陷部分，之后，通过CMP工艺或任何其他合适的平面化技术磨平，这里再次依赖层36的上表面作为抛光阻挡层。通过这种方式，在导电插头39、45和漏极区域32之间建立接触。垂直层40还将导电插头39、45和衬底12隔离开，以界定存储电容器38，在本实施例中，存储电容器38采取了深沟式(deep-trench)电容器的构造，其中，导电插头39、45形成了存储电容器38的一侧，衬底12提供了存储电容器38的另一侧，垂直层40界定了电容器的电介质。提供导电插头的过程还在接触开口42中形成了界定与源极区域30之间的接触的触点42a。将衬底12连接至可以为地电位的基准电压。
参照图9A、9B和9C，其中类似的功能部件参照图8A、8B和8C中类似的参考数字，在后续制造阶段中，在填充存储电容器38的导电材料之上形成栅极介质层46。层46是由诸如SiO2的，不催化碳纳米管合成(synthesis)的电介质材料构成的薄膜形成的。如果填充存储电容器38的导电材料为多晶硅，那么可以通过标准的氧化工艺形成层46。形成层46的工序还在触点42a之上形成了临时帽盖层43，在形成写入位线58(图12A-C)之前将去除所形成的临时帽盖层43。
通过传统的剥离工艺或标准的平版印刷技术和蚀刻工艺在层36上预选的特定位置处形成小型的晶种块(seed pad)48。晶种块48可以由任何能够在适于促进纳米管生长的化学反应条件下，在暴露于适当的CVD反应剂中时，对半导电的碳纳米管的合成或生长起成核和支持作用的催化材料构成。所述催化材料可以是，但不限于铁、镍、钴，这些金属化合物，例如金属氧化物，以及这些金属的合金。
一个或多个半导电的碳纳米管50从晶种块48上生长并在栅极介质层46的上方水平延伸，大致覆盖存储电容器38的导电插头45。碳纳米管50是通过CVD工艺或等离子增强CVD工艺，将晶种块48暴露于气态的或汽化的含碳反应剂中而形成的。适当的反应剂包括，但不限于一氧化碳(CO)和氢气(H2)、乙烯(C2H4)、甲烷(CH4)、二甲苯(C6H4(CH3)2)、乙炔(C2H2)、C2H2和氨(NH3)的混合物、C2H2和氮气(N2)的混合物、C2H2和H2的混合物以及乙醇(C2H6O)和N2的混合物。提供这些反应剂的生长条件要适于促进在晶种块48的催化材料上发生的合成半导电的碳纳米管50的化学反应。纳米管的合成被认为是通过在碳纳米管50和晶种块48之间的界面添加来自反应剂的碳原子而发生的。晶种块48的催化材料在自身未在化学反应中受到转换或消耗的情况下，降低了形成碳纳米管50的化学反应的活化能。选择纳米管条件和反应剂和/或构成晶种块48的催化剂材料的类型，以便有选择地生长具有半导电特性的碳纳米管50。在跨越存储电容器38的上表面的方向上，引导反应剂跨越晶种块48的表面水平流动，从而可以促进碳纳米管50在预期的方向上水平生长和延长。
参照图10A、10B和10C，其中类似的功能部件参照图9A、9B和9C中类似的参考数字，在后续制造阶段中，通过标准平版印刷技术和蚀刻工艺修整或截短碳纳米管50。具体地说，将先前与晶种块48接触的每个碳纳米管50的末端截短，在必要时，也截短每个碳纳米管50的相对自由端。通过诸如化学湿法蚀刻的传统蚀刻工艺，采用适当的水溶蚀刻剂去除晶种块48。
参照图11A、11B和11C，其中类似的功能部件参照图10A、10B和10C中类似的参考数字，在后续制造阶段中，在覆盖栅极电介质层46和存储电容器38的位置形成由适当的绝缘材料构成的栅极电介质52。在某些实施例中，是通过原子层淀积法淀积SiO2层，并通过标准的平版印刷技术和蚀刻工艺对该层构图而形成栅极电介质52的。做为选择，栅极电介质52可以由众多备选的高介电常数(高k)材料中的任何一种的图案化层构成，其包括但不限于本领域的普通技术人员所认可的Si3N4、SiOxNy、SiO2和Si3N4的栅极电介质叠层以及类似Ta2O5的金属氧化物。栅极电介质52的电介质材料共形地涂覆并封装了位于栅极电介质46的外径之内的一段碳纳米管50。在构图构成栅极电介质52的电介质材料后，暴露碳纳米管50的相对自由端。
参照图12A、12B和12C，其中类似的功能部件参照图11A、11B和11C中类似的参考数字，在后续制造阶段中，通过采用标准的平版印刷技术和蚀刻工艺处理由诸如重掺杂多晶硅的导体构成的导体层的方法形成传感漏极54、传感源极56、写入位线58和读取栅电极60。通过触点42a将写入位线58电连接至写入部件20的源极区域30以及制作在相邻的有源区域18中的存储增益单元64的类似写入部件20的相应触点42a。传感漏极54与碳纳米管50的一个自由端电连接，传感源极56与碳纳米管50的相对自由端电连接。传感漏极54和传感源极56各自跨越衬底12的表面延伸，从而电连接至与增益单元64类似或相同的相邻增益单元的碳纳米管50的相对端，进而分别充当位于存储器阵列的一行中的增益单元64的公共漏极和公共源极。在栅极电介质52上形成读取栅电极60，栅极电介质52将读取栅电极60与存储电容器38电隔离。碳纳米管50界定一沟道区，其两端分别连接至传感漏极54和传感源极56。由碳纳米管50界定的沟道区所具有的电阻率受到从电源提供给读取栅电极60，并通过栅极电介质52静电耦合至沟道区的电压控制。这些元件的结合界定了用参考数字61总体表示的读取部件。
参照图13A、13B和13C，其中类似的功能部件参照图12A、12B和12C中类似的参考数字，在后续制造阶段中，通过例如CVD的方法在衬底12上淀积由诸如SiO2的绝缘材料或另一种电介质构成的层62，之后，通过CMP工艺或任何其他合适的平面化技术将层62磨平。绝缘层62掩埋并电隔离了传感漏极54、传感源极56、位线58和读取栅电极60。
参照图14A、14B和14C，其中类似的功能部件参照图13A、13B和13C中类似的参考数字，在后续制造阶段中，通过标准平版印刷技术和蚀刻工艺，在每个有源区域18的相应的栅电极60上方的位置上形成由诸如铝或钨的导电材料的淀积层构成的读取栅极触点66，从而完成每个存储增益单元64的制作。之后，通过标准的平版印刷技术和蚀刻工艺形成由诸如铝或钨的导电材料构成的淀积层形成的读取位线68。读取位线68与已完成的存储器阵列中的每个存储增益单元64的读取栅极触点66电连接。制作在诸有源区域18之一上的增益单元64的阵列由单独为每个存储增益单元64寻址(address)的外围电路提供服务。
碳纳米管50为存储增益单元64的读取部件61提供了一沟道，从而使读取部件(图12)能够直接在存储电容器38之上叠置，这与常规存储增益单元相反。因此，存储增益单元64依赖于垂直器件设计，比常规增益单元更为紧凑，因而节约了每个存储增益单元64在衬底12上占用的空间。
在使用中，将多个增益单元64电连接至外围电路，已界定存储电路。外围电路用于为特定增益单元64的写入部件20单独寻址，从而为已寻址的存储增益单元64的存储电容器38充电，以设置两个互斥的(mutuallyexclusive)，自持(self-maintaining)二进制操作状态零(即关off)或一(即开on)中的一个。出于这一目的，写入部件20通过将电压加到由写入位线58选定的特定增益单元64的栅电极22上的方式运行，所述电压使分隔源极区域30和漏极区域32的沟道23的电阻率发生变化。从源极区域30迁移到漏极区域并随后在漏极区域32和存储电容器38之间迁移的载流子对存储电容器38充放电，以设置二进制操作状态。此后，将存储电容器38与写入位线58电隔离，从而将数据位存储到存储增益单元64中。
外围电路对特定增益单元64的读取部件61寻址，从而感测已寻址的存储增益单元64的存储电容器38的操作状态(即存储的电荷或数据位)。当外围电路对读取栅电极60供电，引起电流在底层一段碳纳米管50中流动时，流经传感漏极54和传感源极56之间的碳纳米管50的电流检测所存储的二进制操作状态。存储电容器38和栅电极60对碳纳米管50进行栅控，从而允许电流在传感漏极54和传感源极56之间流动。流经碳纳米管50的电流是存储电容器38上的存储电荷的函数，并且反映已寻址存储增益单元64的二进制操作状态。更具体地说，如果充电后的存储电容器38的电位高(即开on)，那么与充电后的电位低(即关off)相比，从传感漏极54通过碳纳米管流至传感源极56的电流更大。
由于引进了存储电容器38作为增益单元存储部件并以简化的访问要求为特征，所以存储增益单元64不同于传统的增益单元。与传统增益单元所形成的存储电路中允许的单元密度相比，相对于读取部件61叠置存储电容器38所允许的单元密度更高。在读取时，存储增益单元64受到读取栅电极60和存储电容器38的双重栅控。
已经按照制造阶段和步骤的特定顺序，对存储增益单元64的制造进行了说明。但是，应当理解的是这一顺序可以和得到说明的顺序不同。例如，可以相对于所展示的顺序改变两个或多个步骤的顺序。也可以同时或部分交叉地执行两个或多个步骤。此外，可以省略多个步骤并添加其他步骤。应当理解的是所有的此类变化均在本发明的范围内。
在图15到17中介绍了本发明的各种备选实施例，其中存储增益单元具有单个读取部件和一对存储电容器，这与上述单存储电容器实施例不同。但是，本发明不仅限于下述增益单元，本发明可以不止于包含两个存储电容器和单个读取部件。可以在位于碳纳米管和单个读取部件以下的位置上添加其他存储电容器。
参照图15，其中类似的功能部件参照图14A、14B和14C中类似的参考数字，根据本发明的备选实施例，增益单元70包含一对存储电容器38a和38b，每个存储电容器在结构上与存储电容器38(图8A-C)类似。在图15中，采用分别添加了a或b的类似参考数字，对存储电容器38a和38b中与存储电容器38中相对应的元件进行了标注。构建存储电容器38a和38b的制造工艺与形成存储电容器38的制造工艺相同。将存储电容器38a和38b中的每一个都连接至与写入部件20类似的相应写入部件(未示出)，所述写入部件通过与写入位线58(图12A和图12C)类似的写入位线(在图15中看不到)连接至相邻增益单元70的写入部件。两个存储电容器38a和38b的存在允许增益单元70在每个存储单元中存储超过一位的数据。如下所述，存储电容器38a和38b共享读取部件72。如此对连接在传感漏极54和传感源极56之间的碳纳米管50定向，使其整段中的相应部分位于每个存储电容器38a和38b上方。传感漏极54和传感源极56均由相应的隔层74和76覆盖。
增益单元70的读取部件72包括一对由导电材料构成的读取栅极78和80，每个读取栅极分别为电绝缘隔层82和84所覆盖。与读取栅极78和80相关的栅极电介质52a和52b的电介质材料分别涂覆和封装了位于每个读取栅极78和80下的碳纳米管50的段。纳米管50的相对端未被栅极电介质52a和52b涂覆，从而分别与传感漏极54和传感源极56建立接触，碳纳米管位于读取栅极78和80之间的段也未被栅极电介质52a和52b涂覆。半导电的碳纳米管50界定一沟道区，其在相对端分别连接至传感漏极54和传感源极56。导电层86界定了一分路，这一分路保持碳纳米管50未处于读取栅极78和80，以及隔层82和84之下的部分或段处于以电阻降低为特征的连续导通状态。读取栅极78和80，隔层82和84，以及导电层86是通过本领域的普通技术人员所熟悉的工艺形成的。可以对隔层82和84的宽度进行调整，从而勾划出由相应的存储电容器38a和38b栅控的特定的一段纳米管50。
增益单元70的两个“位”是通过碳纳米管50串联的。因此，当读取栅极78和80提供阈值电压时，碳纳米管50在断路状态下传导阈值电流。在相应的写入部件对存储电容器38a或38b中的一个进行设置，以提供二进制1时，向相应的读取栅极78和80提供相应的读取电压，使底层的一段碳纳米管50导通，从而增大从传感源极56流至传感漏极54的电流。与传感漏极54连接的存储电路的外围电路对该电流进行检测。为了区分特定的存储电容器38a和38b，将不同的读取电压提供给读取栅极78和80，从而在碳纳米管50的相应底层部分中产生有区别的，可识别的电流。在向两个读取栅极78和80提供读取电压时，两个存储电容器38a和38b均被充电至高电位，碳纳米管中流过的电流比存储电容器38a和38b中仅一个充电时大。
参照图16，其中类似的功能部件参照图15中类似的参考数字，根据本发明的备选实施例，增益单元90的导电层86与读取栅极78和80串联。只有要将数据从增益单元90中读出时才向导电层86提供电压。栅极电介质91将读取部件72的读取栅极78和80，以及导电层86与碳纳米管50除接近其两个自由端的段以外的所有部分或段电隔离，碳纳米管50的相对自由端分别与传感漏极54和传感源极56连接。在读取增益单元90时，同时向与碳纳米管50的不同段电容性耦合的读取栅极78、80和导电层86提供电压，从而使这些不同的段导电。如上所述，可以对隔层82和84的宽度进行调整，从而勾划出由相应的存储电容器38a和38b栅控的碳纳米管的特定部分或段。对于存储电容器38a和38b的各种二进制操作状态，单元操作与针对增益单元70(图15)所做的说明类似。
参照图17，其中类似的功能部件参照图16中类似的参考数字，根据本发明的备选实施例，增益单元92包括对存储电容器38a和38b从两侧所夹的碳纳米管50的底层区域进行栅控的读取栅极94。读取栅极94由绝缘隔层96覆盖，并通过栅极电介质97与碳纳米管50隔离。读取栅极94并未覆盖位于存储电容器38a或38b之上的碳纳米管50的主要部分，相反，只对层34上方的碳纳米管50的部分或段进行栅控。覆盖存储电容器38a的一部分或一段碳纳米管50具有与存储电容器38a所保持的电荷成正比的电阻。类似地，覆盖存储电容器38b的一部分或一段碳纳米管50具有与存储电容器38b所保持的电荷成正比的电阻。因此，在由存储电容器38a和38b之一或两者同时对碳纳米管50进行栅控时，在传感漏极54和传感源极56之间流动的电流随着一段或多段碳纳米管50的电阻率的减小而增大。正如本领域的普通技术人员所理解的，传感漏极54、传感源极56和读取栅极94可以和存储电容器38a和38b自对准。在通过存储电路的外围电路将电压加到读取栅极94上时，碳纳米管50的底层段或部分变为导通状态，从而使从来自传感漏极54和传感源极56的电流增大。所检测的电流与每个存储电容器38a、38b的充电状态成正比，这样可以让外围电路区分存储电容器38a和38b中没有一个充电至高电位，只有一个充电至高电位，还是两者均充电至高电位。存储在每个存储电容器38a和38b中的，决定电容器电压的电荷必须有所不同，这样在读增益单元92时，才能区分存储电容器38a和38b。
尽管已经通过各种实施例对本发明进行了说明，而且已经对这些实施例进行了相当详细的说明，但是申请人的目的不是将附加的权利要求书的范围限定或以任何方式限制在这些细节上。对于本领域的熟练技术人员来讲其他的优势和改动将显而易见。因此，从更宽的方面来讲，本发明不限于所展示和说明的具体细节、代表性设备和方法以及说明性实例。因此，在不背离申请者总的发明构思的范围和精神的前提下，可以偏离这些细节。

Claims (62)

1.一种存储增益单元，其包括：
能够保持所存储的电荷的第一存储电容器，以及
一读取部件，其包括源极、漏极、读取栅极和至少一个半导电的碳纳米管，所述碳纳米管具有与所述源极电连接的第一末端、与所述漏极电连接的第二末端、以及位于所述第一和第二末端之间的第一部分，所述第一部分受所述读取栅极和所述第一存储电容器栅控，以此调整通过所述至少一个半导电的碳纳米管从所述源极流至所述漏极的电流，当所述第一部分受到栅控时，流经所述至少一个半导电的碳纳米管的电流取决于存储在所述第一存储电容器中的电荷，
其中，所述第一部分位于所述第一存储电容器和所述读取栅极之间。
2.如权利要求1所述的存储增益单元，其进一步包括：
一电连接至所述第一存储电容器的写入部件，其适于对所述第一存储电容器进行充电和放电，以限定所述存储电荷。
3.如权利要求2的存储增益单元，其中所述写入部件是MOSFET。
4.如权利要求1所述的存储增益单元，其中，所述至少一个半导电的碳纳米管包括位于所述第一存储电容器上方且未被所述读取栅极覆盖的第二部分。
5.如权利要求1所述的存储增益单元，其进一步包括：
能够保持所存储电荷的第二存储电容器，当所述第一部分受到所述读取部件栅控时，由所述第二存储电容器存储的电荷影响流经所述至少一个半导电的碳纳米管的电流。
6.如权利要求5所述的存储增益单元，其中，所述至少一个半导电的碳纳米管包括位于所述第二存储电容器上方的第二部分，并且所述第一部分不在所述第二存储电容器上方。
7.如权利要求5所述的存储增益单元，其进一步包括：
一电连接至所述第二存储电容器的写入部件，其适于对所述第二存储电容器进行充电和放电，以限定所述所存储电荷。
8.如权利要求7的存储增益单元，其中所述写入部件是MOSFET。
9.如权利要求1所述的存储增益单元，其进一步包括：
一由导电材料构成的分路，其适于栅控所述至少一个半导电的碳纳米管的位于所述第一和第二末端之间且未与所述第一部分重合的第二部分。
10.如权利要求9所述的存储增益单元，其中，所述分路与所述至少一个第二部分电隔离，从而使所述至少一个第二部分只有在所述第一部分受到所述读取栅极栅控时才受到所述分路的栅控。
11.如权利要求9所述的存储增益单元，其中，所述分路与所述至少一个第二部分电连接，从而使所述至少一个第二部分被连续地选通。
12.一种存储电路，其包括在存储单元阵列中相互连接的多个如权利要求1所述的存储增益单元。
13.一种存储增益单元，其包括：
一存储电容器；
一电连接至所述存储电容器的写入部件，其适于对所述存储电容器进行充电和放电，以限定所存储电荷；以及
一读取部件，其包括源极、漏极、覆盖所述电容器的读取栅极、和至少一个半导电的碳纳米管，所述碳纳米管具有与所述源极电连接的第一末端、与所述漏极电连接的第二末端、以及位于所述第一和第二末端之间的部分，所述部分位于所述存储电容器和所述读取栅极之间，从而使所述部分受到所述读取栅极和所述存储电容器的栅控，以此调整通过所述至少一个半导电的碳纳米管从所述源极流至所述漏极的电流，所述电流取决于所述存储电容器的所述所存储电荷。
14.如权利要求13所述的存储增益单元，其中，在将对所述部分起着栅控作用的电压提供给所述读取栅极时，所述读取栅极改变所述至少一个半导电的碳纳米管的所述部分的电阻率。
15.如权利要求13所述的存储增益单元，其中，由所述存储电容器存储的所述所存储电荷改变所述至少一个半导电的碳纳米管的所述部分的电阻率。
16.如权利要求13所述的存储增益单元，其中所述写入部件是MOSFET。
17.如权利要求16所述的存储增益单元，其中，所述MOSFET包括：
与所述存储电容器电连接的漏极；
一源极；
夹在所述MOSFET的所述源极和所述漏极间的沟道区；以及
一与所述沟道区电隔离的栅电极，所述栅电极的作用在于控制所述沟道区的电阻率，从而通过从所述MOSFET的所述源极向所述MOSFET的所述漏极转移载流子的方式对所述存储电容器充放所述所存储电荷。
18.一种存储电路，其包括在存储单元阵列中相互连接的多个如权利要求13所述的存储增益单元。
19.一种存储增益单元，其包括：
第一和第二存储电容器；
第一和第二写入部件，分别与所述第一和第二存储电容器电连接，并且适于单独对所述第一和第二存储电容器中的相应一个充电和放电，以限定相应的所存储电荷；以及
一读取部件，其包括源极、漏极、读取栅极和至少一个半导电的碳纳米管，所述碳纳米管具有与所述源极电连接的第一末端、与所述漏极电连接的第二末端、以及所述第一和第二末端之间的第一部分，所述第一部分位于所述读取栅极与所述第一和第二存储电容器所夹隔离区之间，所述第一部分受到所述读取栅极和所述第一和第二存储电容器的栅控，以此调整通过所述至少一个半导电的碳纳米管从所述源极流至所述漏极的电流，所述电流取决于所述第一和第二存储电容器两者中保持的所述所存储电荷。
20.如权利要求19所述的存储增益单元，其中，所述至少一个半导电的碳纳米管包括位于所述第一末端和所述第一部分之间的第二部分，和位于所述第二末端和所述第一部分之间的第三部分，所述第二部分位于所述第一存储电容器上方，所述第三部分位于所述第二存储电容器上方。
21.如权利要求20所述的存储增益单元，其中，在将对所述第一部分起着栅控作用的电压提供给所述读取栅极时，所述读取栅极改变所述至少一个半导电的碳纳米管的所述第一部分的电阻率。
22.如权利要求20所述的存储增益单元，其中，所述第一存储电容器的所述所存储电荷改变所述至少一个半导电的碳纳米管的所述第二部分的电阻率。
23.如权利要求20所述的存储增益单元，其中，所述第二存储电容器的所述所存储电荷改变所述至少一个半导电的碳纳米管的所述第三部分的电阻率。
24.如权利要求19所述的存储增益单元，其中，每一个所述第一和第二写入部件是MOSFET。
25.如权利要求24所述的存储增益单元，其中，所述MOSFET包括：
与所述存储电容器电连接的漏极；
一源极；
夹在所述MOSFET的所述源极和所述漏极之间的沟道区；以及
一与所述沟道区电隔离的栅电极，所述栅电极的作用在于控制所述沟道区的电阻率，从而通过从所述MOSFET的所述源极向所述MOSFET的所述漏极转移载流子的方式对所述第一和第二存储电容器中的相应一个充放所述所存储电荷。
26.一种存储电路，其包括在存储单元阵列中相互连接的多个如权利要求19所述的存储增益单元。
27.一种存储增益单元，其包括：
第一和第二存储电容器；
第一和第二写入部件，分别与所述第一和第二存储电容器电连接，并且适于单独对所述第一和第二存储电容器中的相应一个充电和放电，以限定相应的所存储电荷；
一读取部件，其包括源极、漏极、第一和第二读取栅极和至少一个半导电的碳纳米管，所述碳纳米管具有与所述源极电连接的第一末端，与所述漏极电连接的第二末端、以及所述第一和第二末端之间的第一和第二部分，所述第一部分位于所述第一存储电容器与所述第一读取栅极之间，所述第二部分位于所述第二存储电容器与所述第二读取栅极之间，所述第一部分受到所述第一读取栅极和所述第一存储电容器的栅控，所述第二部分受到所述第二读取栅极和所述第二存储电容器的栅控，以此调整通过所述至少一个半导电的碳纳米管从所述源极流至所述漏极的电流，所述电流取决于所述第一和第二存储电容器两者中保持的所述所存储电荷；
一由导电材料构成的分路，其适于栅控所述至少一个半导电的碳纳米管的位于所述第一和第二末端之间且未与所述第一和第二部分重合的第三部分。
28.如权利要求27所述的存储增益单元，其中，如此配置所述分路，使得只有当所述第一和第二部分受到所述第一和第二读取栅极栅控时，所述分路才通过改变所述至少一个第三部分的电阻率的方式对所述至少一个第三部分进行栅控。
29.如权利要求27所述的存储增益单元，其中，配置所述分路，从而通过改变所述至少一个第三部分的电阻率的方式对所述至少一个第三部分进行连续选通。
30.如权利要求27所述的储存增益单元，其中，在将对所述第一部分起着栅控作用的电压提供给所述第一读取栅极时，所述第一读取栅极改变所述至少一个半导电的碳纳米管的所述第一部分的电阻率。
31.如权利要求27所述的储存增益单元，其中，在将对所述第二部分起着栅控作用的电压提供给所述第二读取栅极时，所述第二读取栅极改变所述至少一个半导电的碳纳米管的所述第二部分的电阻率。
32.如权利要求27所述的存储增益单元，其中，所述第一存储电容器的所述所存储电荷改变所述至少一个半导电的碳纳米管的所述第一部分的电阻率。
33.如权利要求27所述的存储增益单元，其中，所述第二存储电容器的所述所存储电荷改变所述至少一个半导电的碳纳米管的所述第二部分的电阻率。
34.如权利要求27所述的存储增益单元，其中，所述第一和第二写入部件的每一个是MOSFET。
35.如权利要求34所述的储存增益单元，其中，所述MOSFET包括：
与所述存储电容器电连接的漏极；
一源极；
夹在所述MOSFET的所述源极和所述漏极之间的沟道区；以及
一与所述沟道区电隔离的栅电极，所述栅电极的作用在于控制所述沟道区的电阻率，从而通过从所述MOSFET的所述源极向所述MOSFET的所述漏极转移载流子的方式对所述第一和第二存储电容器中的相应一个充放所述所存储电荷。
36.如权利要求27所述的存储增益单元，其中，所述第一读取栅极垂直叠置在所述第一存储电容器之上。
37.如权利要求27所述的存储增益单元，其中，所述第二读取栅极垂直叠置在所述第二存储电容器之上。
38.一种存储电路，其包括在存储单元阵列中相互连接的多个如权利要求27所述的存储增益单元。
39.一种形成增益单元结构的方法，其包括：
形成适于存储电荷的存储电容器；
在由能够支持碳纳米管合成的催化材料构成的晶种块上合成至少一个半导电的碳纳米管，所述至少一个半导电的碳纳米管位于所述存储电容器上方；以及
形成覆盖所述至少一个半导电的碳纳米管并与之具有电隔离关系的读取栅极。
40.如权利要求39所述的方法，其中，所述至少一个半导电的碳纳米管的一部分置于所述读取栅极和所述存储电容器之间。
41.如权利要求39所述的方法，其中，所述至少一个半导电的碳纳米管的合成进一步包括：
通过化学气相淀积工艺形成所述至少一个半导电的碳纳米管。
42.如权利要求41所述的方法，其中，引导所述化学气相淀积工艺的含碳反应剂水平跨越所述晶种块。
43.如权利要求39所述的方法，其进一步包括：
在形成所述读取栅极之前，在所述至少一个半导电的碳纳米管上共形地淀积一介质层，所述介质层将所述读取栅极与所述至少一个半导电的碳纳米管电隔离。
44.如权利要求39所述的方法，其进一步包括：
在合成至少一个半导电的碳纳米管前淀积一将所述存储电容器与所述读取栅极分隔开的介质层。
45.如权利要求39所述的方法，其进一步包括：
形成一写入部件，其与所述存储电容器电连接，从而对所述存储电容器进行充电和放电，以限定所存储电荷。
46.一种形成增益单元结构的方法，其包括：
形成第一和第二存储电容器，其每一个均适于存储电荷；
在由能够支持碳纳米管合成的催化材料构成的晶种块上合成至少一个半导电的碳纳米管，所述至少一个半导电的碳纳米管的第一部分位于所述第一存储电容器上方，所述至少一个半导电的碳纳米管的第二部分位于所述第二存储电容器上方；以及
形成第一和第二读取栅极，其覆盖所述至少一个半导电的碳纳米管的所述第一和第二部分中的相应一个，并与之具有电隔离关系。
47.如权利要求46所述的方法，其中，所述至少一个半导电的碳纳米管的所述第一部分位于垂直放置的所述第一读取栅极和所述第一存储电容器之间。
48.如权利要求46所述的方法，其中，所述至少一个半导电的碳纳米管的所述第二部分位于垂直放置的所述第二读取栅极和所述第二存储电容器之间。
49.如权利要求46所述的方法，其进一步包括：
形成由导电材料构成的分路，其适于栅控所述至少一个半导电的碳纳米管的位于所述至少一个半导电的碳纳米管的两端之间且未与所述第一和第二部分重合的第三部分。
50.如权利要求49所述的方法，其中所述分路的形成进一步包括：
配置所述分路，以实现仅在所述第一和第二部分受到所述第一和第二读取栅极栅控时，才通过改变所述至少一个第三部分的电阻率对所述至少一个第三部分进行栅控。
51.如权利要求49所述的方法，其中所述分路的形成进一步包括：
配置所述分路，从而通过改变所述至少一个第三部分的电阻率对所述至少一个第三部分进行连续选通。
52.如权利要求47所述的方法，其进一步包括：
形成第一和第二写入部件，分别与所述第一和第二存储电容器电连接从而对所述第一和第二存储电容器中的相应一个进行充电和放电，以限定相应的所存储电荷。
53.一种形成增益单元结构的方法，其包括：
形成第一和第二存储电容器，其每一个均适于存储电荷；
在由能够支持碳纳米管合成的催化材料构成的晶种块上合成至少一个半导电的碳纳米管，所述至少一个半导电的碳纳米管的第一部分位于所述第一存储电容器上方，所述至少一个半导电的碳纳米管的第二部分位于所述第二存储电容器上方，第三部分位于所述第一和第二存储电容器之间的隔离区上方；以及
形成覆盖所述至少一个半导电的碳纳米管的第三部分并与之具有电隔离关系的读取栅极。
54.如权利要求53所述的方法，其中，所述至少一个半导电的碳纳米管的合成进一步包括：
通过化学气相淀积工艺形成所述至少一个半导电的碳纳米管。
55.如权利要求54所述的方法，其中，引导所述化学气相淀积工艺的含碳反应剂水平跨越所述晶种块。
56.如权利要求53所述的方法，其进一步包括：
形成第一和第二写入部件，分别与所述第一和第二存储电容器电连接从而对所述第一和第二存储电容器中的相应一个进行充电和放电，以限定相应的所存储电荷。
57.一种从权利要求1-11、13-17、19-25和27-37中任一的增益单元读取操作状态的方法，其包括：
在第一存储电容器上限定第一所存储电荷；在第二存储电容器上限定第二所存储电荷；以及
读取在至少一个半导电的碳纳米管中流动的电流，所述电流取决于所述第一和第二所存储电荷的量以及提供给单个读取部件的栅极电压。
58.如权利要求57所述的方法，其中，读取在至少一个半导电的碳纳米管中流动的电流包括：
为所述读取部件的读取栅极提供用于对所述至少一个半导电的碳纳米管的第一部分进行栅控的电压，由此调整通过所述至少一个半导电的碳纳米管从所述读取部件的源极流至所述读取部件的漏极的电流。
59.如权利要求58所述的方法，其中，所述至少一个半导电的碳纳米管的所述第一部分位于所述读取栅极和所述第一和第二存储电容器中的一个之间。
60.如权利要求58所述的方法，其中，所述至少一个半导电的碳纳米管的所述第一部分位于所述读取栅极和分隔所述第一和第二存储电容器的隔离区之间。
61.如权利要求58所述的方法，其进一步包括：
对所述至少一个半导电的碳纳米管的第二部分进行连续选通。
62.如权利要求58所述的方法，其进一步包括：
仅在所述第一部分受到所述读取栅极栅控时，才对所述至少一个半导电的碳纳米管的第二部分进行栅控。
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