CN100378916C - 沟渠电容器氧化物颈圈的制造方法 - Google Patents

沟渠电容器氧化物颈圈的制造方法 Download PDF

Info

Publication number
CN100378916C
CN100378916C CNB2004100033800A CN200410003380A CN100378916C CN 100378916 C CN100378916 C CN 100378916C CN B2004100033800 A CNB2004100033800 A CN B2004100033800A CN 200410003380 A CN200410003380 A CN 200410003380A CN 100378916 C CN100378916 C CN 100378916C
Authority
CN
China
Prior art keywords
precursor compound
layer
substrate
reaction compartment
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100033800A
Other languages
English (en)
Other versions
CN1525531A (zh
Inventor
H·塞德尔
M·古特斯彻
T·赫奇特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1525531A publication Critical patent/CN1525531A/zh
Application granted granted Critical
Publication of CN100378916C publication Critical patent/CN100378916C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3141Deposition using atomic layer deposition techniques [ALD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387Making the trench

Abstract

本发明是关于一种用于在实质上与一衬底顶表面垂直配置的起伏轮廓的区域上制造图案化陶瓷层的方法。如此的图案化陶瓷层是,举例而言,为一沟渠电容器的氧化物颈圈,该氧化物颈圈是通过首先以一抗蚀剂加以填满沟渠的下部区段并接着通过低温ALD法的辅助在未覆盖的衬底上产生一氧化物层而加以产生,并且,通过非等向性蚀刻,仅会剩余与沟渠的壁垂直配置的陶瓷层的那些部分,接着,该抗蚀剂充填,举例而言,通过一氧等离子体可被移除。

Description

沟渠电容器氧化物颈圈的制造方法
技术领域
本发明是关于制造实质上被配置垂直于衬底顶侧的起伏轮廓区域上的图案化陶瓷层。
背景技术
半导体产业的经济成就是大大地受到能产生于微型芯片上的最小特征尺寸的更进一步减少的影响,而减少最小特征尺寸是使得增加电子组件,如在微型芯片上的晶体管或电容器,的积体密度,以及因此增加处理器的计算速度以及亦增加内存模块的储存容量成为可能。而为了保持在芯片表面上所需要的组件的小巧,则衬底的深度亦在电容器的例子中加以利用,首先,沟渠是被引入晶圆的中,的后,为了增加导电性,一底部电极是通过如毗邻该已掺杂沟渠的侧壁的晶圆区域而加以产生,一介电质的薄层接着施加于该底部电极之上,最后,为了获得一对电极,该沟渠是以一导电物质加以填满,而该对电极是亦作为顶部电极。此一电极及介电质的配置则表示该电容,正如以往,是加以折叠(folded)。假设有固定尺寸的电极区域,亦即相同的电容,在芯片表面的电容器的侧向延伸可以最小化,如此的电容器亦可以作为“深沟(deep trench)”电容器。
在内存芯片中,该电容器的已充电及已放电的状态是对应于两个二位状态0及1。为了能够可靠地决定该电容器的充电状态,以及因此储存于该电容器中的信息,该电容器必须具有一特定的最小电容。若电容或是,在已部分放电的电容器的例子中的电荷低于此最小电容值时,信号会消失于噪音的中,也就是说,关于该电容的充电状态的信息是遗失的。在写入的后,该电容器是通过引起该电容两电极间的电荷平衡的漏电流而加以放电。为了透过该电容器的放电而反作用该信息的遗失,在DRAM中,该电容器的充电状态是在规律的间隔被检查,并且若可以的话,适当的更新,亦即,部分以放电的电容器被再次充电至一原有的状态。然而,技术限制是在于所谓的更新时间,也就是说,它们无法任意地被缩短。因此,在更新时间期间,该电容器的充电是被允许仅减少至一区域,所以,该充电状态的可靠决定是为可能。为了一已设定的漏电流,该电容器必须因此在该更新时间的一开始而具有一特定的最小电荷,所以,在该更新时间结束时,该充电状态是仍然够高于该噪音,而能确实地读取储存于该电容中的信息。随着该电容器规模的减少,由于穿隧重要的影响增益,而使得该漏电流增加。为了能够确定信息的确实储存,即使是随着持续发展的微型化,该电容器必须具有足够的电容值,而不管减少的结构尺寸,为了获得所需的高电容值,解决方法的多样性是继续进行。因此,举例而言,当该电极的长度及宽度减少时,为了使其表面可以做得越大越好,该电极的表面被提供以一结构,更甚者,新的材料是加以使用,如此的尝试是用以取代迄今已被使用的二氧化硅为介电质,通过具有较高介电常数的材料。
为了达成一已知尺寸的电容器的最高可能电容值,尝试是更进一步以尽可能高地掺杂直接毗邻该介电质的半导体区域,因此,以产生直接邻近该介电质的电极的最高可能表面电荷密度。
在内存芯片中,该电容器是通过该电容器的电荷状态可被控制的方式而连接至一晶体管,在深沟电容器中,该晶体管是经常被配置于电容器之上,而为了能够在电容器及晶体管间达成足够的在绝缘性,沟渠的最上部与该晶体管毗邻的处,是不加以掺杂,因此,在制造深沟电容器期间,其必须限制半导体衬底将被掺杂的区域,而举例而言,为了制造该底部电极,该沟渠是以固态形式的掺质加以填满,限制仅尽可能远至该沟渠的壁打算被掺杂的处。为了这个目的,该沟渠是首先被如砷玻璃(arsenic glass)完全填满,并且,此填满是接着被回蚀远至该半导体将被掺杂之处之下的深度,的后,半导体基被加热,因此,该掺质,在这个例子中是砷离子,是由于热能量而自该砷玻璃扩散进入周围的半导体。然而,随着沟渠规模的减少,足够量的掺质并无法通过砷玻璃而达成,更甚者,由于在掺杂操作期间砷玻璃的消耗,当热处理步骤的操作期间增加时,由于最大掺质浓度是自沟渠壁迁移进入半导体中,砷在半导体中的最大浓度是没有直接位于于沟渠的壁上。
因此,为了达成足够高的掺杂,即使是小规模的沟渠,转换是加以执行以将掺质自气相引入半导体中,既然足够高浓度的掺质是持续地可以以气相的形式获得,因此可以达成在完成的电容器中形成底部电极的半导体区段的高掺杂,其是有可能设定高掺质浓度,特别是在半导体及介电质间的接口。然而,这需要将打算维持未掺杂的那些半导体区域以一扩散阻障层加以覆盖,因此,在制造深沟电容器期间,首先,由氮化硅制成的颈圈是建构于沟渠的上部,而此颈圈是接着在气相掺杂期间作为一扩散阻障层。为了达成这个结果,举例而言,沟渠可以首先以多晶硅加以填满,然后该多晶硅接着被等向性回蚀,远至将被制造的颈圈的下缘。的后,由氮化硅制成的薄层是沉积于该沟渠上部区段中未被覆盖的壁之上,此条词材料是一般通过CVD(chemical vapor deposition,化学气相沉积)方法或ALD(atomic layer deposition,原子层沉积)方法而加以沉积。然后,该沉积于多晶是充填上的氮化硅层是被非等向性回蚀,因此,该氮化硅层仅剩余与衬底顶侧垂直配置的沟渠壁,并形成该颈圈。由于该氮化硅层的回蚀,由多晶硅所制成的充填的顶侧则再次成为未被覆盖,该多晶硅最终再次被移除,以藉此再次获得原有的沟渠,具有配置于邻近有关于衬底顶侧的沟渠开口的沟渠壁的上部终端的颈圈。接着,未覆盖的衬底壁可以通过气相掺杂而加以掺杂。如此的沟渠电容器的构型亦可以指称为“颈圈优先(collarfirst)”概念。
但当移除由多晶是制成的充填时,困难出现了。一方面,该充填应该能够被完全地移除,另一方面,然而,包围在该充填周围的半导体在移除该充填期间不应该受到伤害。迄今,这个问题已经通过该沟渠首先由一蚀刻停止层完全加以衬垫而获得解决举例而言,通过由Si3N4所制成的一层,而在建构氧化物颈圈的后,该多晶硅充填是接着在第一步骤被移除,在第二步骤中,该蚀刻停止层通过以磷酸水溶液蚀刻氮化硅而被移除,但在此例子中,在蚀刻停止层及该颈圈材料间的选择性是不确定地,因此,移除蚀刻停止层的条件必须非常精确地遵从。
在化学气相沉积期间,一陶瓷层是以气态前体化合物被馈至一衬底表面的方式而加以制造,并且,该前体化合物是加以沉积以形成用来形成该陶瓷层的该陶瓷材料。在这例子中,该前体化合物是包含至少一亦为该陶瓷材料组成的成分,以及致能与更进一步的前体化合物的反应的活性取代基。这些取代基可以被切开,举例而言,并且,包含于该前体化合物中的成分可被转换成为该陶瓷材料。化学沉积法实质上可以有两种实施方法。在第一种方法中,所有包含于该陶瓷材料中的成分的前体化合物接同时被馈至衬底表面,而该前体化合物接着在衬底表面与彼此反应,以使该陶瓷材料沉积于该衬底表面。通过此法,在相对而言较短的时间内,可以产生大到复数个微米的层厚度。而为了达成尽可能均匀的层厚度,则化学沉积期间所进行的反应因此被分成复数个次步骤。在ALD方法中,在每个例子里,都仅有一个成分的前体化合物会在衬底表面被吸收以形成一单分子层,一般而言,活性取代基是被提供于衬底表面,而前体化合物则在制程中与该活性取代基以起被转换并不可逆地加以键结。ALD法的优点在于,其是以自我限制的方式进行,并且,制程条件的变动并不会导致沉积于衬底上的层厚度的变动,然而自单分子层建构陶瓷层的缺点则是,一层的建构是非常耗时,更甚者,单分子层的形成在每个例子中皆应该要尽可能的完整。为了获得高转换率以及因此高的层同构型,前体化合物因此经常在一相对而言较高的温度下沉积,一般而言在高于300℃的温度。
为了保持在制造半导体组件期间的温度负荷,各式的低温ALD法已经被发展出来,这些方法能在室温的温度区域达成就像仅有在前述所使用的ALD法于高于300℃的温度才能达成的沉积率。
在第一低的ALD方法中,前体化合物的沉积是于一等离子体的作用下而加以实施。在这个例子中,至少一前体化合物的部分分子是由于等离子体的帮助而被转换以形成具有非常高反应性的自由基,在向室温一样低的温度下,该自由基是与该衬底上所提供的取代基非常快速的反应,如此的方法是描述于,举例而言,US 6,342,277B1。
一更低温度的ALD方法,为了使得在与室温一样低的温度下以足够快的速度进行前体化合物的沉积成为可能,是利用一催化剂。在此例子中,虽然该催化剂参与此沉积反应,但是其本身并不会因为这个反应而有任何变化,如此的方法是通过如J.W.Klaus,O.Sneh,A.W.Ott以及S.M.George在Surface Review & Lettera(1999),435-448中而有所描述。为了建构包括二氧化硅的一陶瓷层,小部分的啶(pyridine)是于每个例子中被加入于前体化合物SiCl4以及水中。透过啶的催化效应,前体化合物的沉积可以一足够高的速度进行,甚至是在室温区域的温度下。
此方法的更进一步发展是由J.-E.Park,J.-H.Ku,J.-W,Lee,J.-H.Yang,K.-S.Chu,S.-H.Lee,M.-H.Park,N.-I.Lee,H.-K.Kang以及K.-P.Such(IEEE 2002)所报导。他们使用SiCl6(HCD)作为硅包含前体化合物,啶亦同样使用做为催化剂,以及水是作为氧的前体化合物,在这个方法中,高品质的均匀层可以以高沉积率而加以制造。
发明内容
本发明的目的是在于提供制造实质上配置垂直于衬底表面的起伏轮廓区域上图案化陶瓷层的方法,而通过此一方法,其可能以一简单的方式,特别地产生正如用于沟渠电容器制造的氧化物颈圈。
本目的的达成,是通过制造实质上配置垂直于衬底表面的起伏轮廓区域上图案化陶瓷层的方法,该方法具有下列步骤:
提供一半导体衬底,而于该衬底的顶侧之上形成一起伏轮廓,而该起伏轮廓是具有实质上与一衬底表面垂直配置的区域;
以一抗蚀剂充填该起伏轮廓至一特定的起伏轮廓深度而获得一抗蚀剂层;
通过一低温ALD(atomic layer deposition,原子层沉积)法沉积由一陶瓷材料所建构成的一陶瓷层,该低温ALD法是于低于该抗蚀剂的软化温度的温度下加以执行;
非等向性蚀刻该陶瓷层,因此仅残留在与该衬底的该顶侧垂直配置的区域以及在配置于该陶瓷层之下的该抗蚀剂层的一顶侧的该陶瓷层是至少成段未被覆盖;以及
移除该抗蚀剂层。
根据本发明的方法是使用一抗蚀剂(resist)作为充填材料。如此的抗蚀剂是包含有机材料,通常是有机聚合物,而其是可以在一温和的条件下,举例而言,通过使用一适合的溶剂而剥去,或通过使用氧等离子体而焚化,而自衬底表面被移除而不残留,由于此温和的条件,半导体衬底在该抗蚀剂层被移除的期间并不会受到伤害。根据本发明的方法所示用的抗蚀剂是已被用于制造半导体组件,举例而言,作为制造蚀刻屏蔽的抗蚀剂、或作为导电层间介电质。因此,已知制造微型芯片的材料可以用作为根据本发明的方法的抗蚀剂,该抗蚀剂层可以通过惯用的方法而加以施加,举例而言,通过旋镀(spinning-on),并可以通过惯用的方法而自衬底表面再次加以移除。
为了于制造图案画陶瓷层,如一氧化物颈圈,举例而言,可以导致该抗蚀剂层的破坏者,的期间避免高热负荷,一低温ALD方法是用于制造该图案化陶瓷层。如此的低温ALD方法可以在与室温一样低的温度下以足够高的沉积率而加以实现,所以,在沉积陶瓷层期间,并没有需要害怕对抗蚀剂层有任何伤害。
一陶瓷层被理解为一无机介电质,其是可被应用于薄层中,并可被配置为导电层间的绝缘体。一般而言,金属氧化物或金属氮化物是用做为陶瓷材料,而适用于根据本发明的方法的典型陶瓷材料是为氧化硅、氮化硅,或其它,氧化铝。
特别地是,程序是,一开始在半导体衬底中以惯用的方式形成一起伏轮廓。而为了完成这个结构,举例而言,首先,可由一屏蔽材料制成的屏蔽是于该半导体衬底之上,而该屏蔽所指定的结构则接着通过蚀刻制成而转移至半导体衬底中,在用于蚀刻至屏蔽被移除的后,若适当的话,该起伏轮廓是以抗蚀剂加以充填至与对应于将被制造的图案化陶瓷层的区域的起伏轮廓深度一样远。因此,在这个沟渠电容器的例子中,沟渠的上部区段仍然维持闲置,而一颈圈则将被建构于其中。在此例子中,该起伏轮廓深度是对应于该颈圈的低缘。该抗蚀剂层是作为充填材料或其它屏蔽,所以,由陶瓷材料制成的层现在可以被沉积于上部区域。为了达成,是使用一低温ALD方法,在沉积期间的温度是加以选择以低于该抗蚀剂的软化温度(softening temperature),若该抗蚀剂是于该陶瓷材料沉积期间软化,该抗蚀剂层的终端所定义的低缘则不再以一清楚的方式加以定义。该陶瓷材料的沉积是因此较佳地在至少低于该抗蚀剂至软化温度30℃的温度下加以实施,并且,该陶瓷材料是沉积于整个区域之上,也就是说,不仅是在与该起伏轮廓垂直的区域上,而是亦在衬底的顶侧之上,以及该抗蚀剂层的顶侧之上。这些部分实质上与衬底顶侧平行的陶瓷层是接着再次通过非等向性蚀刻步骤而加以移除,在这个例子中,该抗蚀剂层的顶侧是以再次至少成段不再受到覆盖,该抗蚀剂层接着可以自该沟渠或该起伏轮廓的下部区段再次被移除。
仅需要低温的非常温和的方法是以于该抗蚀剂层移除期间加以使用,而在半导体衬底上的该热负荷则由于此而为低。更进一步而言,并不需要在多晶硅制成的充填的例子中为了避免半导体衬底的伤害所提供的蚀刻停止层。
根据本发明的方法因此包括两基本要件。首先,一抗蚀剂层用作为充填材料,其中,抗蚀剂层可以在温和条件下再次被移除。第二,一低温ALD方法用于陶瓷层的制造,所以仅需接受低热负荷。
任何所需的低温ALD方法可自然地用于陶瓷材料的沉积。通过自由基的形成而加以活化的至少一前体化合物的方法是为适合者,举例而言。所产生的自由基接着非常迅速地与吸附于衬底表厌的其它前体化合物进行反应,为此,半导体衬底是首先被配置在一反应空间中,并且,一个循环是接续地加以实施,该循环具有下列步骤:
导入至少一第一前体化合物进入该反应空间中,该第一前体化合物是吸附于该衬底的该表面上;
导入至少一第二前体化合物进入该反应空间,该第二前体化合物是吸附于该衬底的该表面上;
自该反应空间移除未键结的该第二前体化合物;
而产生源自至少一部分该第一前体化合物及/或至少一部分该第二前体化合物的自由基,其中该自由基是与吸附于该衬底表面的该前体化合物进行反应;以及该循环是加以重复,直到该陶瓷层所需的所需厚度达成为止。
于制造该陶瓷层时是需要至少两前体化合物。在金属氧化物的例子中,举例而言,该第一前体化合物是包括一金属化合物,而同时该第二前体化合物是包括氧。若该氧化物层是意欲于包括复数种金属,则该循环是通过对应数目的步骤而加以延长,其中对应的前体化合物是被导入该反应空间中。根据本发明的方法因此亦使得产生图案化的陶瓷层,举例而言,包括混合的氧化物,也就是说,包括多余一种金属,成为可能。在此例子中,该混合的金属可以在该陶瓷层的整个体积皆具有同质的组成,其亦有可能一层一层地沉积个别金属氧化物层,以藉此获得一层堆栈,举例而言,包括由氧化铝制成以及二氧化硅制成的层。
该自由基较佳地是以一等离子体的帮助而加以产生。在此例子中,该自由基可以产生于整个反应空间中,或是与反应空间分开的反应室亦可以提供作为该自由基的产生,其中,该反应室中自由基是接着被馈至该反应空间。所以,根据本发明的方法可以使用惯用的ALD设备再提供以用于产生等离子体的装置而加以实现,等离子体的产生是同样以惯用的方法加以实施,在这个例子中,条件是加以选择,所以为了达到前体化合物的足够高沉积率,即使在低温,足够数量的自由基是加以产生,因此,分别前体化合物的连续的单分子层是形成于是于工业应用的时间周期。
上述循环的一前体化合物是被导入于该反应空间中并沉积的一个别步骤亦可再进一步的细分。在这个例子中,该分别的前体化合物是在一循环中加以沉积,其具有下列步骤:
将该前体化合物导入该反应空间中;
自该前体化合物的至少一部份产生自由基,该自由基是与沉积于该衬底表面的其它前体化合物进行反应;以及
自该反应空间移除未键结的前体化合物,
而该循环是至少重复一次。
该自由基辅助低温ALD法(radical-assisted low temperature)是使得沉积大量的陶瓷材料,如氧化物或氮化物,成为可能。若该陶瓷层是建构自氧化铝(Al2O3)时,此方法是特别较佳地加以使用。
关于一更进一步的实施例,该低温ALD方法是使用一催化剂而加以实现。在此催化剂ALD法的例子中,相同的,该半导体衬底一开始是被配置于一反应空间中,接着实行一循环,其包括下列步骤:
将至少一第一前体化合物导入该反应空间中,该第一前体化合物是被吸附于该衬底的该表面之上;
自该反应空间移除未键结的该第一前体化合物;
将至少一第二前体化合物导入该反应空间的中,该第二前体化合物是被吸附于该衬底的该表面之上;
自该反应空间移除未键结的该第二前体化合物;
添加催化剂至该第一前体化合物及/或该第二前体化合物。
此沉积可以仅该前体化合物的其中的一的沉积受到催化剂的催化,或是所有前体化合物的沉积接受到催化剂的催化的方式而加以实现。在此,相同的具有该陶瓷材料,举例而言,在此例子中为氧化物,可仅包含一单一金属的事实,然而,其亦有可能提供在陶瓷材料中提供复数种金属。因此该陶瓷材料是在此例子中形成为混合的氧化物。
一路易士碱(Lewis base),较佳地是一芳香环含氮盐基(aromaticnitrogen base),是使用作为催化剂,在此芳香环含氮盐基的例子中,氮是较佳的配置于环中,啶是特别较佳地是使用作为芳香环含氮盐基。
催化反映的低温ALD法亦使得沉积大量的陶瓷材料成为可能,如氮化金属或氧化金属,该陶瓷材料是特别较佳地建构自SiO2、Si3N4、Al2O3、或这些化合物的组合,若使用这些化合物的组合,该陶瓷层可同质地加以建构,或建构为在每一层中天性同质的层堆栈。
为了定义该图案化陶瓷层的终端,该起伏轮廓是仅以该抗蚀剂加以填满至将被制造的该图案化陶瓷层的下缘,在此例子中,程序较佳的是该起伏轮廓首先以该抗蚀剂完全加以填满,然后,该抗蚀剂层接着被移除至特定起伏轮廓深度,在此法中,该起伏轮廓深度可以被高度准确地加以控制。
为了能够在所有起伏轮廓的图案花样(cutout)中设定均匀的起伏轮廓深度,在一较佳实施例中,所获得的抗蚀剂是首先于该起伏轮廓被完全被该抗蚀剂填满的后加以平坦化,惯用的CMP(Chemical mechanicalpolishing,化学机械研磨)方法是用于此目的。
为了再次移除该抗蚀剂层至所想向的起伏轮廓深度,该抗蚀剂较佳地是通过一含氧等离子体而加以移除,此干化学加工(dry-chemical process)仅增加可轻易自该反应空间中被释放的气态产品,也就是说,亦不污染衬底或反应空间。
为了在加工期间反抗在该抗蚀剂层中的改变,该抗蚀剂层是较佳地在沉积该陶瓷层的前先硬烤(baked),残留的溶剂仍然包含于该抗蚀剂中,并且,更甚者,该抗蚀剂的易挥发成分是于加工中被驱赶出去。
为了改善该图案化陶瓷层的品质,则在移除该抗蚀剂层的后实施致密化该陶瓷层的热处理步骤。仍然剩余在陶瓷材料中的活性取代基可于该热处理步骤期间加以移除,而因为该陶瓷层是更进一步通过该热处理步骤而致密化,所以发生于完整的电容器中的漏电流可以被降低至一非常低的程度。
根据本发明的方法是特别适合于制造一沟渠电容器的氧化物颈圈。为了制造如此的沟渠电容器,所以,具有高深宽比(high aspect ratio)的沟渠是为了该起伏轮廓而形成于衬底的中,而如此沟渠的深宽比是较佳地被选择为大于5∶1,特别是大于50∶1。
正如上述所解释,根据本发明的方法的必要特征是为使用低温ALD方法,为了抵抗在抗蚀剂层中的变化,该陶瓷层的沉积是因此较佳地在一低于100℃的温度下进行,该陶瓷层是特别较佳地在室温下加以沉积。
本发明将以伴随的图是做为参考而于的后有更详细的说明,在此例子中,相同物体是提供以相同的参考符号。
附图说明
图1是显示在实施根据本发明用于制造一氧化物颈圈的方法时的工作步骤的图式说明;
图2是显示用于实现一催化作用的低温ALD法的概略举例说明;
图3是显示催化作用的ALD法的加工执行的的图例举例说明;
图4是显示用于实现伊甸将加强ALD法的装置的概略式举例说明;以及
图5是显示店将加强ALD法的加工顺序的概略式举例说明。
具体实施方式
图1是概略式地显示在制造沟渠中氧化物颈圈期间,根据本发明的方法的必要工作步骤流程。此举例说明在每个例子中是显示一半导体衬底1的剖面侧视,而在其中一沟渠2是被导入。该半导体衬底1是由一覆盖层3所加以覆盖于其顶侧,该覆盖层,举例而言,是由氮化硅所加以建构。初始状态是在第1-1图中举例说明。首先,该沟渠是接着完全由一抗蚀剂4所加以填满,如第2-2图所示,在此例子中的抗蚀剂层一般并不会在该渠2的下缘终结,而该抗蚀剂层亦被配置于该半导体衬底1的顶侧或该覆盖层3之上。为了在回蚀加工期间达到对该抗蚀剂层4均匀的移除至一想象的起伏轮廓深度,该抗蚀剂层4是首先被平坦化,此可通过惯用的CMP法而加以完成。在如图1-3中所举例说明排列中,该抗蚀剂层是被向下移除至该覆盖层3的顶侧,然而,该抗蚀剂层4的平面化亦可以更早终结,所以,一均匀厚度的抗蚀剂层亦可遗留在该覆盖层3的顶侧,该抗蚀剂层4是接着通过氧等离子体而被等向性地加以回蚀至与一起伏轮廓深度5一样的深度,在该起伏轮廓深度5之下,该沟渠2的壁2a是由该抗蚀剂层4所加以覆盖,而同时该沟渠壁a是在该起伏轮廓深度的尚未被覆盖。一保角(conformal)氧化物层6则接着被沉积于该未覆盖层之上,正如图1-5所示,根据本发明,一低温ALD法是用于此一目的。为了形成该氧化颈圈,该氧化物层配置于该覆盖层的顶测以及该抗蚀剂层4的顶侧的部分是接着在一非等向性蚀刻步骤中被移除,而在此蚀刻步骤的后,正如第1-6图所示,仅垂直于该氧化物层6的部分剩余在该沟渠2的壁2a。在此例子中,垂直于该氧化物层6的区段的下部终结处是通过该抗蚀剂层4的顶侧而加以定义,在在该抗蚀剂层4的顶侧的该陶瓷层6已经被移除的后,该抗蚀剂层4可以被移除,举例而言,一氧包含等离子体可被用于此一目的,而此等离子体是转换该抗蚀剂层4的组成份,通常为一有机聚合物,成为气相成分。在移除该抗蚀剂层4的后,该沟渠2,如第1-7图所示,是更接近其下部区段,所以,该沟渠壁是为未覆盖,而一颈圈7是配置于该沟渠2的上部区段,该沟渠的更进一步制造是以惯用的方式加以达成。因此,举例而言,该沟渠2的下部区段是可以藉一蚀刻方法(湿瓶蚀刻,wet bottleetching)而扩展,在完整电容器中形成底部电极的掺杂的区域8亦可通过气相掺杂而加以产生,此概略性的建构是举例说明于第1-8图。该沟渠2在其上部区段是具有一由陶瓷材料所制程的颈圈7,而该沟渠于其下部区段已加以扩张,一掺杂已被导入于毗邻该沟渠壁的区段8中,完成该沟渠电容器的程序是以一惯用的方式进行。在沟渠2中,首先,一介电质是以一薄层的形式加以沉积,然后,一对电极是接着通过被如多晶硅(未显示)所填满的沟渠2的剩余腔而加以产生。
图2是概略式地显示通过催化作用的低温ALD法而沉积陶瓷层的装置的部分必要组成。一半导体衬底10是配置于一反应空间9中,而在该半导体衬底之上是已导入一起伏轮廓,举例而言,以沟渠的形式。该反应空间9亦可配备有一加热装置(未举例说明),而藉此,该半导体衬底10可以被加热至所需的温度。其亦有可能使用惯用的加热装置,因此,用于固定半导体衬底10的装置给被提供以一加热装置。然而,其亦有可能提供照射器,所以该半导体衬底可透过光的辐射而被加热至所需的温度。该反应空间9可以通过泵浦11的帮助而排空,而该泵浦可以连接至该反应空间9或经由一第一阀5而与其间切断。前体化合物可经由一馈料线13而被馈至该反应空间9,供给第一前体化合物14、第二前体化合物15以及催化剂16的容器是为了此目的而加以提供,该供给容器可以经由第二至第四阀17、18、19而连接至该馈料线13,在混合反应室中20,个别的成分可以在他们接续地被导入该反应空间9的前可先加以混合。
有关沉积的进程是以第3图做为参考而加以解释。第一至第四阀12、17、18、19的开启状态在此是分别加以举例说明。在此例子中的状态1是对应一开启的阀,当状态0是对应一关闭的阀,在每个例子中的时间是绘于X轴,并且,此举例说明包括一循环。在此例子中,图3-1是对应该阀12的开关状态,而图3-2是对应阀17的开关状态,图3-3是对应阀18的开关状态,图3-4是对应阀19的开关状态。
在开始一个循环的后,该反应空间9是首先被排空,也就是说,阀12是为开启,所以,该泵浦是连接至该反应室9,在阀12关闭的后,阀17及19是被开启,因此来自供给容器14的第一前体化合物,以及来自供给容器16的催化剂可以流入该馈料线13而于该混合反应室20中加以混合。的后,该混合物流入该反应空间9,该第一前体化合物责备吸附于该逼版10的表面,该阀17以及19则接着再次被关闭,并且该阀12则被开启,因此,则为被吸附的该第一前体化合物会自该反应室9被抽走。来自供给容器15的第二前体化合物以及来自供给容器16的催化剂则接着流入该馈料线13并于他们被导入该反应空间9的前,先在该混合反应室20中加以混合,该第二前体化合物接着可以被沉积于该衬底10的表面之上,在此,其是与先前所沉积的第一前体化合物进行反应已在催化剂的作用下形成该陶瓷层。在下一个循环的一开始,为了自该反应空间9移除为键结的第二前体化合物以及催化剂,阀18及19是接着被再次关闭而阀12则被开启。
在以图2及图3做为参考而加以解释的方法的每个例子中,为了移除过量的前体化合物,在个别生产步骤间,该反应空间是加以排空。另一个选择是,该反应空间亦可以在个别生产步骤间,以一冲洗惰性气体加以冲洗,如氮气,此方法对用于生产的较大设备装置而言特别具有优势,因此,以此方法,未反应的前体化合物可以一非常简单的方式,通过对应的适合的冲洗时间而完全的自该反应空间被移除。在以一冲洗气体进行冲洗的例子中,其特别具有优势的是,其可以避免再反应空间中的压力变动。而在此例子中,陶瓷层的沉积是以在所有生产步骤中,反应空间10中普遍相同压力的方式而加以达成,该冲洗气体是接着自该反应空间通过前体化合物的导入而加以驱散,然而,无庸置疑地是,该冲洗步骤亦可以在该冲洗步骤结束时通过自该反应空间9的排空而移除剩余的冲洗气体以及接着仅将分别的前体化合物导入该反应空间9的方式而加以达成。
用于在低温沉积陶瓷层的更进一步可能性在于通过产生自由基而加速沉积的进行。是于实行一等离子体加强ALD法的装置的部分必要组成是概略式举例说明于第4图中。在此,半导体衬底10是被配置于一反应空间9中,在此,同样的,如在第2图的例子中所解释的一样,一加热装置(未举例说明)是加以提供,而藉此该半导体衬底10可以被加热至所需的温度,一泵浦11是经由一第一阀12而连接至该反应空间9,该泵浦11可以连接至该反应空间或在其间被切断。第一前体化合物以及第二前体化合物可经由一馈料线13而被馈至该反应空间9,该第一前体化合物所对应的供给容器21以及该第二前体化合物所对应的供给容器22是为此目的而加以提供。该供给容器21及22是经由阀23、24而连接至该馈料线13,一用于产生等离子体的等离子体反应室23是更进一步加以提供,自该等离子体反应室23,所产生的等离子体是经由该馈料线24而馈至该反应空间9。
更详细的方法顺序将以图5做为参考而加以解释说明。在此例子中,图5-1是显示该阀12的开关状态,而图5-2是显示阀23的开关状态,图5-3是显示阀24的开关状态,图5-4是显示一无线频率线圈(radiofrequency coil)的开关状态,并界此一等离子体可被产生于该等离子体反应室23中。在每个例子中是举例说明一个循环。状态1对应于一开启的阀或一开启的RF线圈,状态1对应一关闭的阀或一关闭的RF线圈。
首先该反应空间是通过开启该阀12而加以排空,因此,该反应空间9是连接至该泵浦11,然后,由于该阀12是加以关闭以及阀23倍开启,所以来自该供给容器21的第一前体化合物则可以经由该馈料线13而流入该懒应空间9的中,同时,该等离子体反应室23的该RF线圈是加以开启,所以一等离子体是加以产生,该等离子体是自该第一前体化合物产生自由基,该自由基是吸附于该衬底10的表面并予以在该表面上的取代基进行反应,然后,阀23被关闭,而为了自该反应空间9移除未键结的第一前体化合物,该等离子体反应室23的RF线圈是被关闭,并且阀12亦加以开启,在下一个步骤中,该阀12再次被关闭而该阀24则被开启,因此,来自该供给容器的第二前体化合物是经由该馈料线13而被导入该反应空间9的中,在此同时,该等离子体反应室10中的该RF线圈是被开启,所以等离子体将再次被产生,产生自该第二前体化合物的自由基是予以吸附于该衬底10的表面上的第一前体化合物进行反应,因而产生一陶瓷材料,到此结束一个循环。在下一个循环的开始,该阀23是加以关闭,而该等离子体反应室23的线圈是被关闭,而阀12则加以开启,所以,未键结的第二前体化合物是自该反应空间9被移除。
在图3及图5中所示的循环是于每个例子中不断重复,直到达到所需的陶瓷层厚度为止。
在此,相同的,如在图2及图3的例子中所解释的一样,将未反应的前体化合物吸走亦可以通过冲洗步骤而加以取代,其中该反应空间9是在每个例子中被一惰性冲洗气体所冲洗,如氮气或惰性气体。在此,相同的,在此法中是有可能避免在反应空间9中的压力变动。

Claims (17)

1.一种用于在与一衬底表面垂直配置的起伏轮廓的区域上制造图案化陶瓷层的方法,其具有下列步骤;
提供一半导体衬底,而于该衬底的顶侧上形成一起伏轮廓,其具有与一衬底表面垂直配置的区域;
以一抗蚀剂充填该起伏轮廓至一特定的起伏轮廓深度,而获得一抗蚀剂层;
通过一原子层沉积法沉积由一陶瓷材料所建构成的一陶瓷层,该原子层沉积法于低于该抗蚀剂的软化温度的温度下加以执行;
非等向性蚀刻该陶瓷层,因此残留于与该衬底的该顶侧垂直配置的区域以及于配置于该陶瓷层之下的该抗蚀剂层的一顶侧的该陶瓷层是至少成段未被覆盖;以及
移除该抗蚀剂层。
2.如权利要求1所述的方法,其中该陶瓷层是通过一自由基辅助原子层沉积法而加以沉积,其中该半导体衬底是配置于一反应空间中,并实施具有下列步骤的循环:
将至少一第一前体化合物导入该反应空间中,该第一前体化合物被吸附于该衬底的该表面上;
自该反应空间移除未键结的该第一前体化合物;
将至少一第二前体化合物导入该反应空间中,该第二前体化合物被吸附于该衬底的该表面上;
自该反应空间移除未键结的该第二前体化合物;
自该第一前体化合物的至少一部份及/或该第二前体化合物的至少一部份产生自由基,其中该自由基与吸附于该衬底的该表面上的该前体化合物进行反应以形成该陶瓷材料;以及
重复该循环直到达到该陶瓷层的一所需层厚度为止。
3.如权利要求2所述的方法,其中该自由基是通过一等离子体而加以产生。
4.如权利要求1或2所述的方法,其中该前体化合物是在一具有下列步骤的循环中加以沉积:
将该前体化合物导入该反应空间中;
自该前体化合物的至少一部份产生自由基,其中该自由基与沉积于该衬底表面上的该前体化合物进行反应;以及
自该反应空间移除未键结的前体化合物,
至少重复一次该循环。
5.如权利要求2所述的方法,其中该陶瓷层由Al2O3所建构。
6.如权利要求1所述的方法,其中该陶瓷层是通过一催化作用的原子层沉积法所产生,其中该半导体衬底被配置于一反应空间中,并由具有至少下列步骤的一循环而加以实施:
将至少一第一前体化合物导入该反应空间中,该第一前体化合物被吸附于该衬底的该表面上;
自该反应空间移除未键结的该第一前体化合物;
将至少一第二前体化合物导入该反应空间中,该第二前体化合物被吸附于该衬底的该表面上;
自该反应空间移除未键结的该第二前体化合物;以及
添加催化剂至该第一前体化合物及/或该第二前体化合物,其中该催化剂催化一前体化合物与其它前体化合物的反应。
7.如权利要求6所述的方法,其中该催化剂为一芳香环含氮盐基。
8.如权利要求7所述的方法,其中该芳香环含氮盐基为吡啶。
9.如权利要求6-8任一所述的方法,其中该陶瓷层由SiO2、Si3N4、Al2O3或这些化合物的结合所加以建构。
10.如权利要求1所述的方法,其中该起伏轮廓首先被该抗蚀剂所完全填满,而该抗蚀剂层接着被移除至该特定起伏轮廓深度。
11.如权利要求10所述的方法,其中在该起伏轮廓被该抗蚀剂完全填满之后,平坦化该抗蚀剂层。
12.如权利要求1所述的方法,其中该抗蚀剂是通过一含氧等离子体而加以移除。
13.如权利要求1所述的方法,其中在沉积该陶瓷层之前,该抗蚀剂层是加以硬烤。
14.如权利要求1所述的方法,其中在移除该抗蚀剂层之后,实施用于致密化该陶瓷层的一热处理步骤。
15.如权利要求1所述的方法,其中该起伏轮廓具有一高深宽比的沟渠是形成于该衬底中。
16.如权利要求1所述的方法,其中该陶瓷层的沉积于低于100℃的温度下实施。
17.如权利要求15所述的方法,其中该沟渠是功能性地加以形成以作为电容器。
CNB2004100033800A 2003-01-29 2004-01-29 沟渠电容器氧化物颈圈的制造方法 Expired - Fee Related CN100378916C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10303413A DE10303413B3 (de) 2003-01-29 2003-01-29 Verfahren zur Herstellung eines Oxidkragens für einen Grabenkondensator
DE10303413.7 2003-01-29

Publications (2)

Publication Number Publication Date
CN1525531A CN1525531A (zh) 2004-09-01
CN100378916C true CN100378916C (zh) 2008-04-02

Family

ID=32667922

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100033800A Expired - Fee Related CN100378916C (zh) 2003-01-29 2004-01-29 沟渠电容器氧化物颈圈的制造方法

Country Status (3)

Country Link
US (1) US7087485B2 (zh)
CN (1) CN100378916C (zh)
DE (1) DE10303413B3 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050221557A1 (en) * 2004-03-30 2005-10-06 Infineon Technologies Ag Method for producing a deep trench capacitor in a semiconductor substrate
US20050250345A1 (en) * 2004-05-06 2005-11-10 Chien-Jung Sun Method for fabricating a bottle-shaped deep trench
DE102004052626B3 (de) * 2004-10-29 2006-08-03 Infineon Technologies Ag Verfahren zum Bestimmen einer Kantenabdeckung bei Beschichtungsprozessen und Vorrichtung zur Durchführung des Verfahrens
TWI277202B (en) * 2005-09-27 2007-03-21 Promos Technologies Inc Bottle-shaped trench and method of fabricating the same
US7776395B2 (en) * 2006-11-14 2010-08-17 Applied Materials, Inc. Method of depositing catalyst assisted silicates of high-k materials
US7749574B2 (en) * 2006-11-14 2010-07-06 Applied Materials, Inc. Low temperature ALD SiO2
TWI668126B (zh) * 2018-08-02 2019-08-11 三勝文具廠股份有限公司 印章的覆蓋組件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5916365A (en) * 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
CN1271179A (zh) * 1999-04-16 2000-10-25 国际商业机器公司 高选择颈圈氧化物腐蚀工艺
US6342277B1 (en) * 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19842665C2 (de) * 1998-09-17 2001-10-11 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
US6689220B1 (en) * 2000-11-22 2004-02-10 Simplus Systems Corporation Plasma enhanced pulsed layer deposition
DE10113187C1 (de) * 2001-03-19 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5916365A (en) * 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
US6342277B1 (en) * 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
CN1271179A (zh) * 1999-04-16 2000-10-25 国际商业机器公司 高选择颈圈氧化物腐蚀工艺

Also Published As

Publication number Publication date
US7087485B2 (en) 2006-08-08
US20050037565A1 (en) 2005-02-17
DE10303413B3 (de) 2004-08-05
CN1525531A (zh) 2004-09-01

Similar Documents

Publication Publication Date Title
KR100615743B1 (ko) 처리 표면 패턴화 공정, 산화물 층 배열 공정 및 커패시터구조 생성 공정
CN101809711B (zh) 在晶圆上沉积薄膜的装置与方法以及进行填隙沟渠的方法
KR100737304B1 (ko) 텍스처 커패시터 전극 위의 컨포멀 박막
TWI535882B (zh) 使用非碳可流動cvd製程形成氧化矽的方法
CN100561694C (zh) 用于深槽的掺杂硅填充的工艺步骤
US7148155B1 (en) Sequential deposition/anneal film densification method
US20030008501A1 (en) Tantalum nitride CVD deposition by tantalum oxide densification
KR20180057528A (ko) 성막 처리 방법 및 성막 처리 장치
CN100378916C (zh) 沟渠电容器氧化物颈圈的制造方法
KR20030038438A (ko) 반응가스로써 과산화수소 또는 물을 사용하여 고밀도플라즈마 기상 증착함으로써 기판의 침하부를 실리콘이산화물로 충진하는 방법
US6989561B2 (en) Trench capacitor structure
KR100646469B1 (ko) 트렌치 커패시터 제작 방법, 메모리 셀 제작 방법, 트렌치커패시터 및 메모리 셀
KR20000045295A (ko) 반도체 메모리 소자의 캐패시터 제조방법
US20080054400A1 (en) Capacitor and method of manufacturing the same
KR100659918B1 (ko) 반응 물질들의 유입을 변경시킴으로써 증착된 층을 가지는 반도체 디바이스를 형성하는 방법
CN101621010A (zh) 半导体器件及其制造方法
US20080305561A1 (en) Methods of controlling film deposition using atomic layer deposition
CN1979799A (zh) 用电介质材料形成隔离沟槽的方法
CN1501438A (zh) 由二氧化硅制成之铅直图案层之制造方法
KR20060058723A (ko) 반도체 장치, 반도체 장치의 제조 방법, 반도체 제조 장치및 컴퓨터 기록 매체
KR100722843B1 (ko) 박막 증착 방법
CN115841982A (zh) 浅槽隔离结构的制备方法、浅槽隔离结构和半导体结构
KR100653214B1 (ko) 극성 처리를 이용한 박막 증착 방법
KR20090000519A (ko) 원통형 전하저장전극을 구비하는 캐패시터 제조 방법
KR20010008502A (ko) 반도체장치의 커패시터 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Munich, Germany

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: INFINEON TECHNOLOGIES AG

TR01 Transfer of patent right

Effective date of registration: 20120920

Address after: Munich, Germany

Patentee after: QIMONDA AG

Address before: Munich, Germany

Patentee before: Infineon Technologies AG

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160112

Address after: German Berg, Laura Ibiza

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: QIMONDA AG

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080402

Termination date: 20160129

EXPY Termination of patent right or utility model